CN104409423B - 具有提供多层压缩力的防分层结构的塑封器件 - Google Patents

具有提供多层压缩力的防分层结构的塑封器件 Download PDF

Info

Publication number
CN104409423B
CN104409423B CN201410543393.0A CN201410543393A CN104409423B CN 104409423 B CN104409423 B CN 104409423B CN 201410543393 A CN201410543393 A CN 201410543393A CN 104409423 B CN104409423 B CN 104409423B
Authority
CN
China
Prior art keywords
substrate
hole
semiconductor device
multilayer semiconductor
plastic
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201410543393.0A
Other languages
English (en)
Other versions
CN104409423A (zh
Inventor
L·奥勒雷斯
叶月萍
张文楷
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hong Kong Applied Science and Technology Research Institute ASTRI
Original Assignee
Hong Kong Applied Science and Technology Research Institute ASTRI
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hong Kong Applied Science and Technology Research Institute ASTRI filed Critical Hong Kong Applied Science and Technology Research Institute ASTRI
Priority to CN201410543393.0A priority Critical patent/CN104409423B/zh
Publication of CN104409423A publication Critical patent/CN104409423A/zh
Application granted granted Critical
Publication of CN104409423B publication Critical patent/CN104409423B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/48137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H01L2224/48139—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate with an intermediate bond, e.g. continuous wire daisy chain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/4847—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond
    • H01L2224/48472—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a wedge bond the other connecting portion not on the bonding area also being a wedge bond, i.e. wedge-to-wedge
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73253—Bump and layer connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]

Abstract

本发明提供一种塑封的多层半导体器件，包括：第一基板、第二基板和抗分层结构(ADS)。该ADS包括连接部和延展结构，并且被绝缘材料填充。通过ADS的机械锁住，减小了由于硅芯片和基板之间的热膨胀系数不匹配而产生的剪切应力。本发明能够提供具有更高可靠性和更长寿命的塑封半导体器件。

Description

具有提供多层压缩力的防分层结构的塑封器件
技术领域
本发明涉及半导体器件，具体地涉及塑封的多层半导体器件。
背景技术
近年来，功率半导体已经被广泛地用于汽车电子、电源管理和自动化技术。通常组合这些功率半导体形成适应客户具体要求的模块。
在这样的功率半导体模块中，一般将各个电子部件安装在基板上。基板通常是以夹层的形式制造，陶瓷板层夹在两个外金属板之间。这些金属板通常是由铜制成的，因为铜在导电性和导热性方面具有非常好的特性。具有铜/陶瓷/铜夹层结构的基板被称为直接覆铜(DBC)基板。DBC基板具有接合到陶瓷基底上的两层铜，承载大电流并提供高电压隔离。
高功率IGBT模块通常用于工业中。期望该模块提供高达兆瓦(MW)的超高功率、长达15年的使用寿命以及高达200℃的工作温度。陶瓷基直接覆铜板常被用作电介质载体，硅树脂和塑料外壳则提供相应的密封。图1是根据现有技术的传统IGBT模块的示意图。
与微电子相比，功率电子必须满足一系列苛刻的要求，如长的功率循环测试、具有高碰撞的振动测试和较长的使用寿命。因此，有很多关于该领域的发明。
US6715203提供了一种用于具有通镀焊料的功率半导体模块的基板，包括两个金属板和陶瓷板，其中陶瓷板固定为金属板之间的层并且具有形成在其中的通孔。该基板是通过使金属板之一中的通孔与陶瓷板中的通孔对准并且将糊状焊料涂敷到基板的一面上来被通镀的。接着使基板经历炉步骤，以使糊状焊料流入通孔并且焊料使得两个金属板之间永久接触。然而，具有焊料的通孔提供了陶瓷层两个表面的电连接。
US6703707提供了一种半导体器件，其包括介于一对辐射元件之间的并且热和电连接到辐射元件的两个半导体芯片。辐射元件中的一个具有两个突出部并且突出部的前端连接到半导体芯片的主电极。辐射元件由含有Cu或Al为主要成分的金属材料制成。半导体芯片和辐射元件由树脂密封，具有外部暴露的辐射表面。然而，介于两个金属块之间的芯片不提供电压隔离。
US5465898公开了提供的一种工艺，其中陶瓷金属基板是通过如下步骤制造的：在陶瓷层的任一侧上粘附金属箔以形成金属层并且通过在开口中放置金属制造贯通连接以形成桥，使得金属层通过直接接合而电连接在一起，并将金属体插入开口中以几乎填满它，同时金属体的表面提供有具有金属和反应气体的化学化合物的层。然而，金属桥形成了陶瓷层的两个表面的电连接。
然而，模块的保护不足可能会导致其在严格的可靠性测试中失效。图2是根据现有技术的直接覆铜(DBC)基板在经过大约100次温度循环之后失效的照片。铜层与陶瓷层剥离，并且这种故障是由于陶瓷和接合铜之间的热膨胀系数(CTE)不匹配造成的。
因此，存在对于提供高可靠性和长寿命的电子模块的未满足的需求。
发明内容
相应地，本文请求保护的发明是为了提供一种塑封的多层半导体器件。
根据本文请求保护的发明的实施方式，一种塑封的多层半导体器件包括：第一基板，其包括至少一个第一复合层和至少一个第一通孔；第二基板，其包括至少一个第二复合层和至少一个第二通孔；和，至少一个抗分层结构(ADS)，其由塑封在半导体器件的至少一侧上且填充在第一基板和第二基板之间的绝缘材料制成。
该ADS还包括连接部、第一延展结构和第二延展结构，第一延展结构和第二延展结构分别位于连接部的两侧，且具有比连接部大的横截面积；其中连接部穿过第一通孔和第二通孔，用于提供压缩力以防止多层半导体器件的分层。优选地，第一延展结构在第一基板的外表面上水平延展，第二延展结构在第二基板的外表面上水平延展，用于提供压缩力以防止多层半导体器件的分层。
优选地，第一通孔的横截面积与第二通孔的不同。
优选地，第一通孔的横截面积与第二通孔的相同。
优选地，为了优化内部应力分布以减小应力集中的强度，第一通孔在不同的第一复合层中具有不同的横截面积，和/或第二通孔在不同的第二复合层中具有不同的横截面积。
优选地，第一通孔在不同的第一复合层中具有相同的横截面积，和/或第二通孔在不同的第二复合层中具有相同的横截面积。
优选地，第一复合层和/或第二复合层包含陶瓷层和至少一个金属层。第一通孔和/或第二通孔在陶瓷层中具有比在金属层中小的横截面积。在金属层中第一通孔和/或第二通孔包括台阶形状。
优选地，绝缘材料是通过一次注塑成形的环氧树脂注塑化合物。
本发明能够提供一种具有更高可靠性和更长寿命的塑封的多层半导体器件，通过ADS的机械锁住，减小了由于硅芯片和基板之间的热膨胀系数不匹配产生的剪切应力。此外，可以进一步减小半导体器件的重量和尺寸。
附图说明
在下文中参考附图更详细地描述本发明的实施方式，其中：
图1是根据现有技术的常规IGBT模块的示意图；
图2是根据现有技术的直接覆铜(DBC)基板在经过大约100次温度循环之后失效的照片；
图3A是根据本文请求保护的发明的实施方式的没有过模塑的塑封的多层半导体器件的示意图；
图3B是图3A的器件的第一DBC基板的放大图；
图4A-D是根据本文请求保护的发明的第一、第二、第三和第四实施方式的没有过模塑的塑封的四个多层半导体器件的示意图；
图5A-B是根据本文请求保护的发明的第一和第二实施方式的过模塑的两个塑封的多层半导体器件的示意图；
图6是根据本文请求保护的发明的实施方式的制造塑封多层半导体器件的流程图；
图7A-C示出了根据本文请求保护的发明的实施方式的分别是不具有ADS、具有在陶瓷和铜层上有不同直径孔的ADS和具有在陶瓷和铜层上有相同直径的孔的ADS的三个塑封多层半导体器件的剪切应力模拟结果；
图8A-B示出了根据本文请求保护的发明的实施方式的分别是不具有ADS和具有ADS的两个塑封多层半导体器件的剪切应力模拟结果。
具体实施方式
在以下描述中，提出塑封的多层半导体器件作为优选的例子。本领域技术人员显而易见的是，包括添加和/或替换的修改可以在不脱离本发明的范围和精神的前提下进行。可以省略具体细节以免混淆本发明；然而，书面公开使本领域技术人员能够实践本文的教导，而不需要过多的实验。
图3A是根据本发明请求保护的发明的一实施方式的塑封的多层半导体器件的示意图。完全塑封的器件300包括第一DBC基板301a、第二DBC基板301b、抗分层结构(ADS)302和电子部件303。
第一DBC基板301a包括上部第一铜层303a、第一陶瓷层304a和下部第一铜层303b。第一DBC基板301a还包括由上部第一铜层303a中的上部第一铜孔306a形成的第一通孔305a、第一陶瓷层304a中的第一陶瓷孔307a和下部第一铜层303b中的下部第一铜孔306b。上部第一铜孔306a的直径比第一陶瓷孔307a的直径大，并且下部第一铜孔306b的直径比第一陶瓷孔307a的直径大。上部第一铜孔306a和下部第一铜孔306b为台阶形状，用于优化内部应力分布以减小应力集中的强度。
类似地，第二DBC基板301b包括上部第二铜层303c、第二陶瓷层304b和下部第二铜层303d。第二DBC基板301b还包括由上部第二铜层303c中的上部第二铜孔306c形成的第二通孔305b、第二陶瓷层304b中的第二陶瓷孔307b和下部第二铜层303d中的下部第二铜孔306d。上部第二铜孔306c的直径比第二陶瓷孔307b的直径大，并且下部第二铜孔306d的直径也比第二陶瓷孔307b的直径大。上部第二铜孔306c和下部第二铜孔306d也为台阶形状以优化内部应力分布以减小应力集中的强度。
ADS 302包括在第一通孔305a内和第二通孔305B内，填充在第一DBC基板301a和第二DBC基板301b之间的环氧注塑化合物(EMC)。ADS 302包括连接部，其穿过第一DBC基板301a的第一通孔305a和第二DBC基板301b的第二通孔305b。与连接部连接的ADS 302的两个端部，在第一DBC基板301a和第二DBC基板301b的外表面上水平地延展，以分别形成上部延展结构和下部延展结构。压缩力由ADS 302同时提供以防止多层半导体器件300的分层。
EMC保护电子部件303，如互连结构和硅芯片。通过机械地将这些不同类的材料锁在一起，面内运动减少，使得由于硅片和基板之间的热膨胀系数(CTE)不匹配所产生的热机械应力重新分布。
图3B是图3A的器件的第一DBC基板的放大图。图3B示出了作用于第一DBC基板301a的力。大箭头表示EMC自身内在的收缩力311，而较小的箭头表示由EMC的收缩力311引起的作用于多层第一DBC基板301a上的压缩力312。由于固化期间EMC的收缩，ADS 302内的EMC产生了收缩力311。压缩力312作用于各个基板的所有层面，防止了铜-陶瓷界面和EMC-铜界面的分层。
相应地，在DBC基板的不同复合层处通孔的直径是不同的，使得多层器件中的内部应力分布通过通孔的水平表面面积的增加而得到优化。
相应地，通孔的直径在铜层处比在陶瓷层处大，以增加ADS中的水平表面面积。通孔的直径在底部基板处比在顶部基板处大，从而通过增加在底部基板处的通孔上的绝缘材料的体积而加强了施加到多层半导体器件上的压缩力。
图4A-D分别是根据本文请求保护的发明的第一、第二、第三和第四实施方式的四个没有过模塑的塑封多层半导体器件的示意图。器件没有过模塑指的是塑封体没有超过第一和第二DBC基板的水平表面。
在如图4A所示的实施方式中，第一DBC基板401a的第一通孔402a与第二DBC基板401b的第二通孔402b是相同的。第一通孔402a和第二通孔402b两个都是直通孔。上部和下部延展结构403a和403b分别在上部第一铜层404a和下部第二铜层404b内水平延展。这样的结构可以减少蚀刻出下部第一铜层406a和上部第二铜层406b上的铜的步骤，从而简化了制造工艺。
图4B的实施方式与图4A的实施方式类似，但第一DBC基板401a和第二DBC基板401b在第一通孔402a和第二通孔402b的端部分别被半蚀刻，用于填入EMC。进一步扩大ADS的上部和下部延展结构403a和403b以与塑封体405连接，这可以增加ADS的端部和基板表面之间的接触面积。下部第一铜层406a中的第一通孔402a和上部第二铜层406b中的第二通孔402b被蚀刻成台阶形状。
图4C的实施方式与图4A的实施方式类似，但两个直通孔分别形成在上部第一铜层404a和下部第二铜层404b上，并且上部和下部延展结构403a和403b水平地延展并分别完全地在上部第一铜层404a和下部第二铜层404b内。这样的结构可以减弱蚀刻出在上部第一铜层404a和下部第二铜层404b上的铜的复杂性，从而简化了制造工艺。
图4D的实施方式与图4A的实施方式类似，但第一DBC基板401a和第二DBC基板401b在上部第一铜层404a中的第一通孔402a和下部第二铜层404b中的第二通孔402b的端部处分别被半蚀刻成台阶形状，以用于填入EMC。进一步扩大ADS的上部和下部延展结构403a和403b以与塑封体405连接，这可以增加ADS的端部和基板表面之间的接触面积。
图5A-B是根据本文请求保护的发明的第一和第二实施方式的两个具有过模塑的塑封多层半导体器件的示意图。器件具有过模塑指的是塑封体的一部分超出第一和第二DBC基板的水平面的一部分。
在图5A的实施方式中，第一DBC基板501a的第一通孔502a是直通孔，并且与第二DBC基板501b的第二通孔502b相同，并且ADS的两个端部都在第一和第二DBC基板501a和501b的表面上方水平延展，使得上部和下部延展结构503a和503b与塑封体505连接。这样的结构可以减少蚀刻第一和第二通孔的步骤，从而简化了制造工艺，同时由于ADS的端部的水平延展仍保持了高压缩力。
图5B的实施方式与图5A的实施方式类似，但第一通孔502a比第二通孔502b小。此外，上部第一铜层504a和下部第一铜层506a中的第一通孔502a为台阶形状。类似地，上部第二铜层506b和下部第二铜层504b中的第二通孔502b为台阶形状，其进一步优化了ADS的内部应力分布并减小了应力集中的强度。
图6是根据本文请求保护的发明的实施方式的制造塑封的多层半导体器件的流程图。在步骤601中，在顶部基板上施加球贴附材料。在步骤602中，在顶部基板上贴附焊料球。在步骤603中，在底部基板上施加芯片和球贴附材料。在步骤604中，在底部基板上贴附芯片。在步骤605中，在芯片表面上施加球贴附材料。在步骤606中，将顶部基板和底部基板组装在一起。在步骤607中，顶部基板和底部基板的组装件经注塑以形成塑封的多层半导体器件。
图7A-C示出了根据本文请求保护的发明的实施方式的分别是不具有ADS、具有在陶瓷层和铜层上有不同的直径的通孔的ADS和具有在陶瓷层和铜层上有相同直径的通孔的ADS的三个塑封多层半导体器件的剪切应力模拟结果。在剪切应力模拟结果中，颜色越深代表剪切应力越高。如图7A所示，对于没有ADS的器件，在陶瓷和铜层之间的边界处发现了高剪切应力。如图7B所示，对于具有在陶瓷层和铜层上有不同的直径的通孔的ADS的器件，仅在陶瓷和铜层之间的边界处发现了轻微的剪切应力。如图7C所示，具有在陶瓷层和铜层上有相同直径通孔的ADS的器件，与具有不同直径的相比，在陶瓷和铜层之间的边界处具有较高的剪切应力，但是与没有ADS的器件相比，剪切应力要低得多。
模拟的数值结果示于表1。
表1
与没有ADS的器件相比，具有在陶瓷层和铜层上有不同直径的通孔和相同直径通孔的ADS的器件分别实现了达到49.8％和30.4％的应力减小。
图8A-B示出了根据本发明请求保护的发明的实施方式的分别是没有ADS和具有ADS的两个塑封多层半导体器件的剪切应力模拟结果。如图8A所示，对于没有ADS的器件，高应力集中在EMC/基板的角部和边界上。如图8B所示，对于具有ADS的器件，应力主要集中在ADS上，远离EMC/基板的角部，而且最大剪切应力被ADS大大降低。
与传统的IGBT模块(英飞凌，1200V/80A，BSM50GP120)进行比较，本发明的塑封模块更轻、尺寸更小，如表2所示。
表2
通常，铜基底板用于热释放和热管理，但它也被认为是一个重且笨拙的组件。由于本发明中使用了两个DBC基板，可以避免常规使用的铜基底板，导致大幅的重量减少(78％)和尺寸减少(80％)，同时在温度循环下提供更好的可靠性。
提供本发明的上述描述用于说明和描述的目的。并非意在穷举或将本发明限制为所公开的明确形式。对于本领域普通技术人员来说，许多修改和变化是显而易见的。
为了更好的说明本发明的原理及其实际应用，选择并描述了这些实施例，由此能够使本领域的技术人员理解本发明的各种实施例，且具有适合具体预期用途的各种修改。应该意识到，本发明的范围由所附权利要求及其等效含义来限定。

Claims (20)

1.一种塑封的多层半导体器件，包括：
第一基板，其包含至少一个第一复合层和至少一个第一通孔；
第二基板，其包含至少一个第二复合层和至少一个第二通孔；和
至少一个抗分层结构(ADS)，其由填充在第一基板和第二基板之间的绝缘材料制成；
其中ADS包含通过第一通孔和第二通孔的连接部、第一延展结构和第二延展结构，并且连接部、第一延展结构和第二延展结构由绝缘材料填充；
其中第一延展结构和第二延展结构分别位于连接部的两侧，且具有比连接部的横截面积更大的横截面积，提供压缩力以防止多层半导体器件的分层。
2.根据权利要求1所述的塑封的多层半导体器件，其中第一延展结构在第一基板的外表面上水平延展，第二延展结构在第二基板的外表面上水平延展。
3.根据权利要求1所述的塑封的多层半导体器件，其中第一通孔的横截面积与第二通孔的横截面积不同。
4.根据权利要求1所述的塑封的多层半导体器件，其中第一通孔的横截面积与第二通孔的横截面积相同。
5.根据权利要求1所述的塑封的多层半导体器件，其中第一通孔在不同的第一复合层中具有不同的横截面积，并且/或第二通孔在不同的第二复合层中具有不同的横截面积，以优化内部应力分布，从而减小应力集中的强度。
6.根据权利要求1所述的塑封的多层半导体器件，其中第一通孔在不同的第一复合层中具有相同的横截面积，并且/或第二通孔在不同的第二复合层中具有相同的横截面积。
7.根据权利要求1所述的塑封的多层半导体器件，其中第一复合层和/或第二复合层包含陶瓷层和至少一个金属层。
8.根据权利要求7所述的塑封的多层半导体器件，其中第一通孔和/或第二通孔在陶瓷层中具有比在金属层中小的横截面积。
9.根据权利要求7所述的塑封的多层半导体器件，其中在金属层中第一通孔和/或第二通孔包括台阶形状。
10.根据权利要求1所述的塑封的多层半导体器件，其中第一基板和/或第二基板是直接覆铜(DBC)基板，直接覆铜基板包含位于两个铜层之间的陶瓷层。
11.根据权利要求1所述的塑封的多层半导体器件，其中绝缘材料是环氧树脂注塑化合物，其塑封在半导体器件的至少一侧上。
12.根据权利要求1所述的塑封的多层半导体器件，其中绝缘材料是通过一次注塑成形的。
13.根据权利要求1所述的塑封的多层半导体器件，其中至少一个电子部件嵌在第一基板和第二基板之间。
14.根据权利要求1所述的塑封的多层半导体器件，还包括位于第一基板和第二基板侧面的塑封体。
15.根据权利要求14所述的塑封的多层半导体器件，其中第一延展结构和/或第二延展结构与第一基板和/或第二基板的外表面上的塑封体连接。
16.根据权利要求1所述的塑封的多层半导体器件，其中第一基板和第二基板在第一通孔和第二通孔的一个端部处被半蚀刻，用于填充绝缘材料。
17.根据权利要求1所述的塑封的多层半导体器件，其中填充在第一基板和第二基板之间的绝缘材料用于保护互连结构和贴附在第一基板或第二基板上的芯片，并且再分布由于芯片和第一基板或第二基板之间的热膨胀系数不匹配而产生的热机械应力。
18.根据权利要求1所述的塑封的多层半导体器件，第一通孔的直径在第一基板的不同复合层处比在第二基板的不同复合层处大，使得第一通孔上的绝缘材料的体积增加从而加强了施加到多层半导体器件上的压缩力。
19.一种高功率电子模块，其包括根据权利要求1所述的塑封的多层半导体器件。
20.一种高功率电子模块，其包括根据权利要求2所述的塑封的多层半导体器件。
CN201410543393.0A 2014-10-15 2014-10-15 具有提供多层压缩力的防分层结构的塑封器件 Active CN104409423B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201410543393.0A CN104409423B (zh) 2014-10-15 2014-10-15 具有提供多层压缩力的防分层结构的塑封器件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201410543393.0A CN104409423B (zh) 2014-10-15 2014-10-15 具有提供多层压缩力的防分层结构的塑封器件

Publications (2)

Publication Number Publication Date
CN104409423A CN104409423A (zh) 2015-03-11
CN104409423B true CN104409423B (zh) 2017-06-30

Family

ID=52647039

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410543393.0A Active CN104409423B (zh) 2014-10-15 2014-10-15 具有提供多层压缩力的防分层结构的塑封器件

Country Status (1)

Country Link
CN (1) CN104409423B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107393882B (zh) * 2017-06-22 2019-06-25 中国工程物理研究院电子工程研究所 基于三层dbc基板的碳化硅器件封装结构及制造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1984533A (zh) * 2005-12-13 2007-06-20 三星电机株式会社 具有嵌入式电子元件的印刷电路板及其制造方法
CN101026102A (zh) * 2006-01-24 2007-08-29 三星电子株式会社 使用防翘曲绝缘材料的层叠芯片封装及其制造方法
CN102815051A (zh) * 2012-07-09 2012-12-12 江苏田森宝电子科技有限公司 一种铜基覆铜板

Family Cites Families (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3383759B2 (ja) * 1997-11-28 2003-03-04 イビデン株式会社 多層プリント配線板及び多層プリント配線板の製造方法
JP2003347454A (ja) * 2002-05-24 2003-12-05 Kyocera Corp 多層配線基板

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1984533A (zh) * 2005-12-13 2007-06-20 三星电机株式会社 具有嵌入式电子元件的印刷电路板及其制造方法
CN101026102A (zh) * 2006-01-24 2007-08-29 三星电子株式会社 使用防翘曲绝缘材料的层叠芯片封装及其制造方法
CN102815051A (zh) * 2012-07-09 2012-12-12 江苏田森宝电子科技有限公司 一种铜基覆铜板

Also Published As

Publication number Publication date
CN104409423A (zh) 2015-03-11

Similar Documents

Publication Publication Date Title
US11776945B2 (en) Package-on-package structure including a thermal isolation material
US10186477B2 (en) Power overlay structure and method of making same
US11158595B2 (en) Embedded die package multichip module
CN104517909B (zh) 带有印制电路板的半导体模块及其制造方法
CN103620762B (zh) 半导体装置
CN108630615A (zh) 半导体封装结构和基板结构
US20140264799A1 (en) Power overlay structure and method of making same
CN103378017A (zh) 高密度3d封装
CN104051395A (zh) 芯片堆叠封装及其方法
CN102956594A (zh) 带有引线框连接的功率覆盖结构
US10475752B2 (en) Semiconductor package structure and method of making the same
EP2929560A1 (en) An integrated electronic device including an interposer structure and a method for fabricating the same
TW201828431A (zh) 一種封裝結構及其製造方法
TWI611541B (zh) 具有內建電性隔離件以及防潮蓋之線路板製備方法及其半導體組體
KR102520917B1 (ko) 반도체 패키지 및 그 제조 방법
KR100594716B1 (ko) 공동부를 구비한 캡 웨이퍼, 이를 이용한 반도체 칩, 및그 제조방법
CN103367174B (zh) 制造半导体器件的方法以及半导体器件
CN103650135B (zh) 半导体装置
KR20130129712A (ko) 반도체 패키지 및 이의 제조방법
CN104409423B (zh) 具有提供多层压缩力的防分层结构的塑封器件
WO2011021364A1 (ja) 半導体装置およびその製造方法
US9397053B2 (en) Molded device with anti-delamination structure providing multi-layered compression forces
CN104766855A (zh) 芯片装置及其制造方法
CN102903821A (zh) 晶圆级封装结构及其制作方法
TW202220118A (zh) 具有強化基板之半導體裝置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant