TW202220118A - 具有強化基板之半導體裝置 - Google Patents

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Abstract

本文中揭示具有經組態以減輕熱機械應力之強化結構之半導體裝置以及相關聯系統及方法。在一個實施例中，一種半導體封裝包括一半導體晶粒及耦接至該半導體晶粒之一基板。該基板可包括一基底結構及至少部分地在該基板之一晶粒陰影區內之一強化結構。該強化結構可至少部分地由該基底結構環繞。該強化結構與該基底結構相比具有一較高勁度。

Description

具有強化基板之半導體裝置
本發明技術大體上係關於半導體裝置，並且更確切而言係關於具有經組態以減輕熱機械應力之強化結構之基板之半導體裝置。
包括記憶體晶片、微處理器晶片及成像器晶片之經封裝半導體晶粒通常包括安裝在基板上且包覆在保護性覆蓋物中之半導體晶粒。半導體晶粒可包括功能特徵，例如記憶體單元、處理器電路及成像器裝置，以及電連接至功能特徵之接合墊。接合墊可電連接至保護性覆蓋物外部之端子以允許半導體晶粒連接至較高層級電路。
在一些半導體總成中，經封裝半導體晶粒可經由配置在球狀柵格陣列(BGA)中之焊料凸塊電耦接至印刷電路板(PCB)。然而，半導體封裝之循環加熱及/或冷卻可能引發半導體封裝與PCB之間的顯著熱機械應力，此係歸因於此等組件之熱膨脹係數(CTE)之失配。通常，應力可能引起半導體封裝在焊料接頭處或附近開裂，從而可能導致半導體封裝不可操作。
根據本發明技術之各種態樣，一種半導體總成包含：半導體晶粒以及基板。基板耦接至半導體晶粒。基板包括基底結構以及強化結構。強化結構至少部分地在基板之晶粒陰影區內。強化結構至少部分地由基底結構環繞。強化結構與基底結構相比具有較高勁度。
根據本發明技術之另一態樣，一種用於製造半導體總成之方法包含：藉由在基底結構中形成凹部以及至少部分地將強化結構定位在凹部中來製造基板；以及將半導體晶粒安裝至基板上，使得半導體晶粒至少部分地定位在強化結構之上。強化結構與基底結構相比具有較高勁度。
下文描述半導體裝置以及相關聯系統及方法之若干實施例之特定細節。在一些實施例中，例如，根據本發明技術而組態之半導體裝置包括耦接至半導體晶粒之基板。基板可包括基底結構及至少部分地嵌入在基底結構中(例如，至少部分地由基底結構環繞)之強化結構(例如，由例如金屬材料之加強或加勁材料形成之結構)。強化結構可至少部分地位於與本文中被稱作基板之「晶粒陰影區」之半導體晶粒之周邊相關聯的區內，並且該強化結構與基底結構相比可具有較高勁度。在一些實施例中，強化結構之幾何形狀、屬性及配置減少或防止基板在晶粒陰影區處或附近之變形，例如歸因於循環加熱及冷卻期間之CTE失配之扭曲或彎折。本文中所描述之強化結構可減少在操作期間在半導體裝置上(例如，在將基板耦接至PCB之焊料連接器上)之熱機械應力之量，因此減少開裂、疲勞或其他機械及/或電失效之可能性。本發明技術可提高半導體裝置之可靠性及穩固性，確切而言，在例如汽車應用的涉及溫度及/或功率循環或其他惡劣現場使用條件之應用中。
熟習相關領域技術者將認識到，本文中所描述之方法之合適階段可在晶圓級或在晶粒級執行。因此，取決於其使用上下文，術語「基板」可指晶圓級基板或單粒化之晶粒級基板。此外，除非上下文另有指示，否則可使用習知的半導體製造技藝來形成本文中所揭示之結構。可例如使用化學氣相沈積、物理氣相沈積、原子層沈積、鍍覆、無電鍍覆、旋塗及/或其他合適技藝來沈積材料。類似地，可例如使用電漿蝕刻、濕式蝕刻、化學機械平坦化或其他合適技藝來移除材料。
本文中揭示許多特定細節以提供本發明技術之實施例之詳盡且有用的描述。然而，熟習此項技術者將理解，本技術可具有額外實施例，並且本技術可在沒有下文參考圖2A至圖5所描述之實施例之細節中之若干者的情況下實踐。例如，已省略此項技術中眾所周知的半導體裝置及/或封裝之一些細節，以免使本發明技術模糊不清。一般而言，應理解，除了本文中所揭示之彼等特定實施例之外的各種其他裝置及系統可在本發明技術之範疇內。
如本文中所使用，術語「豎直」、「橫向」、「上部」、「下部」、「上方」以及「下方」可鑒於圖中所展示之定向而指半導體裝置中之特徵之相對方向或位置。例如，「上部」或「最上部」可指比另一特徵更接近頁面頂部定位之特徵。然而，此等術語應廣泛地理解為包括具有其他定向之半導體裝置，該等定向係例如倒置或傾斜定向，其中頂部/底部、之上/之下、上方/下方、向上/向下以及左側/右側可取決於定向而互換。
圖1A係包括經由連接器陣列120 (例如，焊料BGA)耦接至PCB 104之半導體封裝102之半導體總成100 (「總成100」)的側視橫截面圖。半導體封裝102包括安裝在封裝基板110上且由模具材料112囊封之半導體晶粒108。如圖1A中可見，封裝基板110包括豎直地在半導體晶粒108下面且至少大體上與半導體晶粒108之周邊邊緣之對準的晶粒陰影區116 (例如，基板110的由半導體晶粒108之周界界定之佔據面積內之區)。
圖1B係總成100例如在製造及/或使用期間經受熱機械應力時的側視橫截面圖。熱機械應力可例如由組裝過程、由組件/板級可靠性測試期間之熱循環及/或熱衝擊及/或由終端消費者使用期間之溫度及/或功率循環而引發。在一些實施例中，半導體封裝102或其組件(例如，封裝基板110)具有不同於PCB 104之CTE的CTE，並且此等組件之間的CTE失配可能致使此等組件在總成100之冷卻及/或加熱期間相對於彼此變形(例如，扭曲、彎折)。例如，如圖1B中所展示，半導體封裝102及PCB 104在加熱及/或冷卻之後具有扭曲之非平面形狀。半導體封裝102及PCB 104之相對變形造成連接器120之熱機械負載，從而導致疲勞及/或蠕變失效。例如，如圖1B中所展示，裂縫可在位於晶粒陰影區116附近或內之連接器120，確切而言，在晶粒陰影區116之邊緣處或附近之連接器120a至120b內形成及傳播。裂縫亦可例如在封裝基板110及/或PCB 104之材料中的在連接器120與半導體封裝102或PCB 104之間的交接部處形成及傳播。一旦裂縫長度達到臨界值，則封裝102與PCB 104之間的電耦接中斷，從而致使總成100完全地或部分地不可操作。在總成100經受循環負載及/或極端溫度波動之條件下(例如，在汽車應用中)，此過程加速。
圖2A係根據本發明技術之實施例而組態的具有具備強化結構之封裝基板之半導體總成200的側視橫截面圖。總成200包括經由連接器220之陣列耦接至PCB 204之半導體封裝202。半導體封裝202包括半導體晶粒208，其可包括半導體基板(例如，矽基板、砷化鎵基板、有機層壓物基板等)及各種類型之半導體組件及/或功能特徵，例如記憶體電路(例如，動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、快閃記憶體或其他類型之記憶體電路)、控制器電路(例如，DRAM控制器電路)、邏輯電路、處理電路、電路元件(例如，電線、跡線、互連件、電晶體等)、成像組件，及/或其他半導體特徵。儘管所繪示實施例展示單一半導體晶粒208，但在其他實施例中，半導體封裝202可包括配置在一或多個晶粒堆疊中之多個半導體晶粒(例如，兩個、四個、五個、六個、七個、八個、九個、十個或更多個晶粒)。
半導體封裝202亦可包括承載半導體晶粒208之封裝基板210。封裝基板210可包括重佈結構、插入件、印刷電路板、介電間隔物、另一半導體晶粒(例如，邏輯晶粒)或另一合適基板。在一些實施例中，封裝基板210包括半導體組件(例如，經摻雜矽晶圓或砷化鎵晶圓)、不導電組件(例如，各種陶瓷基板，例如氧化鋁(Al 2O 3)等)、氮化鋁，及/或導電部分(例如，互連電路、矽通孔(TSV)等)。封裝基板210可經由複數個互連器(例如，凸塊、微凸塊、柱、樁、立柱等—未展示)電耦接至半導體晶粒208。
半導體封裝202可進一步包括形成在封裝基板210之上及/或至少部分地在半導體晶粒208周圍之模具材料212。模具材料212可為樹脂、環氧樹脂、聚矽氧基材料、聚醯亞胺，或適於囊封半導體晶粒208及/或封裝基板210之至少部分以保護此等組件免受污染物及/或實體損壞之影響的任何其他材料。在一些實施例中，半導體封裝202包括例如外部散熱器、套管(例如，導熱套管)、電磁干擾(EMI)屏蔽組件等其他組件。
半導體封裝202可經由連接器220 (例如，焊料球、導電凸塊、導電柱、導電環氧樹脂及/或其他合適導電元件)之陣列電耦接至PCB 204。每一連接器220可例如經由此等組件之表面上之各別接合墊(未展示)將封裝基板210電耦接至PCB 204。因此，半導體晶粒208可經由封裝基板210及連接器220電耦接至PCB 204。視情況，連接器220可由底部填充材料(未展示)環繞。
封裝基板210包括相對於半導體晶粒208而組態以減少或減輕連接器220上之熱機械應力之一或多個強化結構230a。如上文所論述，位於晶粒陰影區216附近或下面之連接器220可尤其容易由於熱機械應力而失效。因此，強化結構230a可在晶粒陰影區216之至少部分處或附近增加封裝基板210之勁度以減少或防止封裝基板210之彎折或其他變形，例如，在溫度循環期間。在所繪示實施例中，例如，封裝基板210包括基底結構218，並且強化結構230a至少部分地嵌入在基底結構218中及/或至少部分地由該基底結構環繞。每一強化結構230a可部分地或完全地位於晶粒陰影區216內。例如，圖2A之實施例包括部分地位於半導體晶粒208之邊緣下面且與晶粒陰影區216之周邊邊緣或邊界重疊的兩個強化結構230a。在其他實施例中，封裝基板210可包括更少或更多的強化結構230a (例如，一個、三個、四個、五個、六個、七個、八個、九個、十個或更多個)，及/或強化結構230a可在不同位置處，如下文中進一步所描述。
強化結構230a可各自包含具有高楊氏模數及/或高CTE之材料，包括但不限於銅、鋁、矽或其他合適金屬或加強或加勁材料。強化結構230a之材料與封裝基板210之基底結構218之材料相比可具有較高楊氏模數及/或CTE。例如，基底結構218可由通常用於半導體封裝基板之任何材料製成，例如層壓物(例如，環氧樹脂基層壓物、樹脂基層壓物)、聚合物(例如，聚醯亞胺)、纖維強化材料或其組合。因此，強化結構230a與基底結構218相比可具有較大勁度。例如，強化結構230a可比基底結構218勁至少2倍、3倍、4倍、5倍、10倍或20倍。較勁強化結構230a可減少或抑制在半導體封裝202之循環加熱及/或冷卻期間封裝基板210之彎折或扭曲，因此減少封裝基板210及/或連接器220上之可能導致蠕變、開裂及/或其他機械及/或電失效之熱機械負載。
強化結構230a可具有任何合適尺寸(例如，橫截面積、寬度、高度等)。例如，強化結構230a可包括小於封裝基板210之總厚度T 1的高度h 1。在一些實施例中，高度h 1可不超過厚度T 1之5%、10%、20%、30%、40%或50%。視情況，高度h 1可在厚度T 1之20%至30%之範圍內。封裝基板210之厚度T 1可在100至300微米之範圍內。在此類實施例中，高度h 1可不超過5、25、50、75、100、125或150微米。
強化結構230a可定位在一或多個連接器220之上及/或與該一或多個連接器對準。強化結構230a可具有部分地或完全地橫跨一或多個連接器220 (例如，定位成鄰近晶粒陰影區216或在該晶粒陰影區附近或以其他方式容易失效之連接器)之寬度w 1。例如，在所繪示實施例中，強化結構230a定位在晶粒陰影區216之周邊部分219附近之連接器220a至220b之上。然而，在其他實施例中，強化結構230a中之一些或全部可定位在其他連接器220之上，例如在晶粒陰影區216之中心或內部部分217附近之一或多個連接器220c。
在一些實施例中，連接器220配置在具有間距p之陣列中，並且寬度w 1在間距p之25%至200%之範圍內。例如，寬度w 1可為間距p之至少5%、10%、15%、20%、25%、30%、40%、50%、60%、70%、80%、90%、100%、110%、120%、130%、140%、150%、160%、170%、180%、190%或200%。作為另一實例，寬度w 1可不超過間距p之5%、10%、15%、20%、25%、30%、40%、50%、60%、70%、80%、90%、100%、110%、120%、130%、140%、150%、160%、170%、180%、190%或200%。在一些實施例中，寬度w 1可為至少50、100、150、200、250、300、350、400、450或500微米。替代地或組合地，寬度w 1可不超過50、100、150、200、250、300、350、400、450或500微米。
如上文所論述，強化結構230a可至少部分地或完全地在基板210之晶粒陰影區216內。晶粒陰影區216可包括中心部分217及環繞中心部分217之周邊部分219。周邊部分219可位於晶粒陰影區216之邊緣附近，並且具有由半導體晶粒208之周界界定之外邊界，而中心部分217可自周邊部分219向內間隔開。在一些實施例中，周邊部分219與中心部分217在熱機械負載下呈現更多的應變。因此，強化結構230a可局部化至晶粒陰影區216之周邊部分219，使得中心部分217僅包括沒有任何強化結構230a之基底結構218。然而，在其他實施例中，強化結構230a可延伸至中心部分217中或可完全位於中心部分217內，因此中心部分包括基底結構218及強化結構230a兩者。
在所繪示實施例中，強化結構230a自晶粒陰影區216之外邊界橫向朝外延伸，使得周邊部分219僅包括強化結構230a之部分。然而，在其他實施例中，強化結構230a可完全地在晶粒陰影區216內，使得周邊部分219包括整個強化結構230a。在所繪示實施例中，周邊部分219亦包括強化結構230a之下的基底結構218之部分。在其他實施例中，周邊部分219可僅包括沒有基底結構218之強化結構230a。
在一些實施例中，周邊部分219具有寬度w 2。寬度w 2可大致等於、小於或大於連接器220之間距p。例如，周邊部分219之寬度w 2可為間距p之約5%、10%、15%、20%、25%、30%、40%、50%、60%、70%、80%、90%、100%、110%、120%、130%、140%、150%、160%、170%、180%、190%或200%。在另一實例中，周邊部分219之寬度w 2可為約50、100、150、200、250、300、350、400、450或500微米。
強化結構230a可具有任何適合橫截面形狀。在所繪示實施例中，例如，強化結構230a各自具有矩形形狀。在其他實施例中，強化結構230a中之一些或全部可具有不同橫截面形狀，例如圓形、正方形、長方形、卵形、直線、橢圓形、多邊形或弧形橫截面形狀，或其組合。視情況，強化結構230a之拐角中之一些或全部可為圓形，例如，以減小應力集中。
強化結構230a可定位在封裝基板210內之任何合適豎直位置處。例如，封裝基板210包括在半導體晶粒208附近之上部表面210a，以及與半導體晶粒208間隔開且在連接器220附近的與上部表面210a相對之下部表面210b。在所繪示實施例中，強化結構230a定位在封裝基板210之上部表面210a附近或處，並且朝向封裝基板210之下表面210b部分地延伸穿過封裝基板210之厚度T 1。在其他實施例中，強化結構230a中之一些或全部可在封裝基板210內之不同豎直位置處，如下文更詳細地所論述。在一些實施例中，強化結構230a接觸半導體晶粒208。在其他實施例中，強化結構230a並不接觸半導體晶粒208，而是與半導體晶粒208間隔開(例如，藉由晶粒附接膜、例如微凸塊之互連器、底部填充材料等)。
半導體總成200可以多種不同方式製造。例如，可藉由在基底結構218中形成一或多個凹部來製造封裝基板210。在一些實施例中，藉由移除基底結構218之部分(例如，藉由切割、鑽削等)形成每一凹部。替代地，基底結構218可預成型有凹部。隨後，每一強化結構230a可至少部分地或完全地定位在對應凹部中且固定至基底結構218以便形成封裝基板210 (例如，藉由沈積、接合、層壓等)。在一些實施例中，每一強化結構230a為插入至凹部中之預成型固體組件。在其他實施例中，每一強化結構230a可在凹部內原位形成(例如，藉由熟習此項技術者已知之沈積或其他製程)。半導體晶粒208可接著安裝至封裝基板210上，使得半導體晶粒208至少部分地定位在強化結構230a之上。半導體晶粒208可包括面朝封裝基板210之主動或前側208a及背對封裝基板210之背側208b。然而，在其他實施例中，半導體晶粒208可安裝有面朝上且遠離封裝基板210之前側208a及面朝下朝向封裝基板210之背側208b。
圖2B至圖2F繪示根據本發明技術之實施例而組態的具有強化結構之各種實例之半導體總成。圖2B至圖2F中所展示之總成可大體上類似於關於圖2A所描述之總成200。因此，相同數字用於識別類似或相同組件，並且對圖2B至圖2F中所展示之總成之論述將限於不同於圖2A之總成200之彼等特徵。
圖2B係根據本發明技術之實施例而組態的包括具有強化結構230b之封裝基板210之半導體總成200b的側視橫截面圖。強化結構230b大體上類似於圖2A之強化結構230a，不同之處在於強化結構230b之高度h 2大於或等於厚度T 1之50%，並且小於厚度T 1之100%。在一些實施例中，高度h 2為厚度T 1之至少50%、60%、70%、80%、90%或95%。例如，封裝基板210之厚度T 1可在100至300微米之範圍內，並且高度h 2可為至少50微米且小於300微米(例如，大於或等於60、70、80、90、100、125、150、175、200、225、250或275微米)。
圖2C係根據本發明技術之實施例而組態的包括具有強化結構230c之封裝基板210之半導體總成200c的側視橫截面圖。強化結構230c大體上類似於圖2A之強化結構230a，不同之處在於強化結構230c延伸穿過封裝基板210之整個厚度T 1，使得強化結構230c之高度h 3等於或大致等於厚度T 1。例如，封裝基板210之厚度T 1可在100至300微米之範圍內，並且高度h 3可為100、125、150、175、200、225、250、275或300微米。此外，因為強化結構230c延伸穿過封裝基板210之整個厚度T 1，所以強化結構230c在封裝基板210之上部表面210a及下部表面210b兩者處或附近。
圖2D係根據本發明技術之實施例而組態的包括具有強化結構230d之封裝基板210之半導體總成200d的側視橫截面圖。強化結構230d大體上類似於圖2A之強化結構230a，不同之處在於強化結構230d位於封裝基板210之下部表面210b而非上部表面210a處或附近。如先前關於圖2A至圖2C所描述，強化結構230d之高度h 4可小於或等於封裝基板210之厚度T 1之10%、20%、30%、40%、50%、60%、70%、80%、90%或95%。
圖2E係根據本發明技術之實施例而組態的包括具有強化結構230e之封裝基板210之半導體總成200e的側視橫截面圖。強化結構230e大體上類似於圖2A之強化結構230a，不同之處在於強化結構230e位於封裝基板210之上部表面210a與下部表面210b之間，而不接觸上部表面210a及下部表面210b。因此，強化結構230e完全地嵌入在封裝支撐基板210內(即，完全地由封裝基板210之材料環繞)。強化結構230e可與上部表面210a間隔開第一距離d 1，並且可與下部表面210b間隔開第二距離d 2。例如，第一距離d 1及第二距離d 2可各自獨立地為5、25、50或100微米，或任何其他合適距離。在一些實施例中，第一距離d 1及第二距離d 2可各自獨立地不超過封裝基板210之總厚度T 1之50%、40%、30%、20%或10%。在一些實施例中，第一距離d 1及第二距離d 2相等或大致相等。在其他實施例中，第一距離d 1可大於第二距離d 2，或反之亦然。
半導體總成200e可以許多不同方式製造。在一些實施例中，例如，藉由在第一基板區段(例如，對應於基底結構218之下部部分)中形成凹部且將強化結構230e定位至凹部中(例如，如上文關於圖2A所論述)來製造半導體總成200e。隨後，藉由將第二基板區段(例如，對應於基底結構218之上部部分)耦接至第一基板區段(例如，藉由層壓、接合)來組裝封裝基板210，使得強化結構230e安置於第一基板區段與第二基板區段之間。作為另一實例，封裝基板210可由三個不同基板區段組裝：下部基板區段(例如，對應於基底結構218之下部部分)、中間基板區段(例如，包括強化結構230e且對應於鄰近於強化結構230e之基底結構218之部分)，以及上部基板區段(例如，對應於基底結構218之上部部分)。三個基板區段可單獨地形成，接著隨後藉由層壓、接合等耦接至彼此以形成封裝基板210。
圖2F係根據本發明技術之實施例而組態的包括具有強化結構230f之封裝基板210之半導體總成200f的側視橫截面圖。強化結構230f大體上類似於圖2A之強化結構230a，不同之處在於強化結構230f突出至封裝基板210之上部表面210a上方且將半導體晶粒208與上部表面210a分離。突出至上部表面210a上方之強化結構230f之部分可具有5、10、25、50、75、100、125、150、175或200微米之高度h 5。在一些實施例中，圖2F中所展示之組態進一步藉由將半導體晶粒208與封裝基板210分離而減少歸因於CTE失配之封裝基板210之變形。
在所繪示實施例中，半導體晶粒208被定向，其中主動側208a背對封裝基板210且背側208b面朝封裝基板210。半導體晶粒208之主動側208a可經由線接合(未展示)電耦接至封裝基板210。在其他實施例中，半導體晶粒208被定向，其中主動側208a面朝封裝基板210且背側208b背對封裝基板210。在此類實施例中，高度h 5可足夠小，使得主動側208a可經由例如微凸塊、柱等互連器電耦接至封裝基板210。例如，高度h 5可小於或等於150、125、100、75、50、25、10或5微米。
圖3A係根據本發明技術之實施例而組態的包括強化結構330a之封裝基板310的仰視橫截面圖。封裝基板310可大體上類似於關於圖2A至圖2F所描述之封裝基板210。因此，相同數字用於識別與圖2A至圖2F之對應組件類似或相同之封裝基板310之組件。例如，封裝基板310包括基底結構318及至少部分地嵌入在基底結構318中之強化結構330a。強化結構330a可經組態以具有任何合適佈局、幾何形狀(例如，大小、形狀)，並且沿著封裝基板310之晶粒陰影區316及/或在該晶粒陰影區內定位。在所繪示實施例中，強化結構330a橫跨晶粒陰影區316之所有邊緣及拐角。強化結構330a可包括中心孔口332 (例如，正方形孔口)，使得強化結構330a局部化至晶粒陰影區316之周邊部分(例如，沿著邊緣及拐角)，並且實質上不延伸至晶粒陰影區316之中心部分中。在一些實施例中，強化結構330a為嵌入在基底結構318中之單一連續結構。在其他實施例中，強化結構330a可包括分佈在整個晶粒陰影區316中(例如，沿著晶粒陰影區316之所有邊緣及/或拐角定位)之複數個個別離散結構，如下文進一步詳細地所論述。
圖3B至圖3G繪示根據本發明技術之實施例的具有強化結構之各種實例而組態之封裝基板。圖3B至圖3G中所展示之封裝基板可大體上類似於關於圖3A所描述之封裝基板310。因此，相同數字用於識別類似或相同組件，並且圖3B至圖3G中所展示之封裝基板之描述將限於不同於圖3A之封裝基板310之彼等特徵。此外，關於圖3A至圖3G所描述之封裝基板之各種特徵可彼此組合及/或併入在參考圖2A至圖2F所論述之半導體總成中之任一者中。
圖3B係根據本發明技術之實施例而組態的包括強化結構330b之封裝基板310b的仰視橫截面圖。強化結構330b大體上類似於圖3A之強化結構330a，不同之處在於強化結構330b僅沿著晶粒陰影區316之一些邊緣定位。例如，圖3B之實施例繪示沿著晶粒陰影區316之相對邊緣定位之兩個強化結構330b。每一強化結構330b可具有橫跨晶粒陰影區316之對應邊緣之整個長度的伸長形狀(例如，矩形形狀)。替代地，每一強化結構330b可僅橫跨對應邊緣之長度之部分(例如，邊緣之長度之75%、50%或25%)。在其他實施例中，封裝基板310b可包括沿著晶粒陰影區316之鄰近邊緣(例如，兩個或三個鄰近邊緣)之強化結構330b。視情況，封裝基板310b可包括更少或更多的強化結構330b (例如，沿著單一邊緣定位之單一強化結構330b、沿著晶粒陰影區316之三個邊緣定位之三個強化結構330b)。
圖3C係根據本發明技術之實施例而組態的包括強化結構330c之封裝基板310c的仰視橫截面圖。強化結構330c大體上類似於圖3A之強化結構330a，不同之處在於強化結構330c包括沿著晶粒陰影區316之邊緣及拐角分佈之多個結構。例如，圖3C之實施例繪示沿著晶粒陰影區316之四個邊緣中之每一者分佈的四個強化結構330c及在晶粒陰影區316之四個拐角中之每一者處的四個強化結構330c。在其他實施例中，封裝基板310c包括僅沿著晶粒陰影區316之邊緣及/或拐角中之一些(例如，僅沿著三個邊緣、兩個邊緣或單一邊緣；僅在三個拐角、兩個拐角或單一拐角處)分佈之強化結構330c。視情況，封裝基板310c可包括沿著晶粒陰影區316之每一邊緣分佈之更少或更多的強化結構330c (例如，一個、兩個、三個、四個、五個、六個、七個、八個、九個、十個或更多個)。在一些實施例中，可省略晶粒陰影區316之拐角處之強化結構330c中之一些或全部。每一強化結構330c可獨立地具有任何合適形狀(例如，正方形或矩形形狀)，如下文中進一步所論述。
圖3D係根據本發明技術之實施例而組態的包括強化結構330d之封裝基板310d的仰視橫截面圖。強化結構330d大體上類似於圖3A之強化結構330a，不同之處在於強化結構330d僅位於晶粒陰影區316之拐角處。例如，圖3D之實施例繪示位於晶粒陰影區316之四個拐角中之每一者處的一個強化結構330d。替代地，強化結構330d可位於晶粒陰影區316之三個拐角、兩個拐角或單一拐角處。在其他實施例中，封裝基板310d可包括在晶粒陰影區316之每一拐角處之更少或更多的強化結構330d (例如，一個、兩個、三個、五個、六個或更多個)。每一強化結構330d可獨立地具有任何合適形狀(例如，正方形或矩形形狀)，如下文中進一步所論述。
圖3E係根據本發明技術之實施例而組態的包括強化結構330e之封裝基板310e的仰視橫截面圖。強化結構330e大體上類似於圖3D之強化結構330d，不同之處在於強化結構330e具有不同橫截面形狀。例如，圖3E之實施例將強化結構330e繪示為各自具有具備圓角之矩形形狀。此組態對於減少強化結構330e之拐角處之應力集中可為有利的。
圖3F係根據本發明技術之實施例而組態的包括強化結構330f之封裝基板310f的仰視橫截面圖。強化結構330f大體上類似於圖3D之強化結構330d，不同之處在於強化結構330f具有不同橫截面形狀。例如，圖3F之實施例將強化結構330f繪示為各自具有圓形形狀。
圖3G係根據本發明技術之實施例而組態的包括圓形或橢圓形強化結構330g之封裝基板310g的仰視橫截面圖。強化結構330g可與晶粒陰影區316之拐角中之一些或全部重疊。視情況，強化結構330g可包括中心孔口334 (例如，圓形或橢圓形孔口)，使得強化結構330g局部化至晶粒陰影區316之周邊部分，並且實質上不延伸至晶粒陰影區316之中心部分中。強化結構330g可為有利的，因為預期圓形或橢圓形形狀以避免拐角中之應力集中。
將瞭解，關於圖3A至圖3G所描述之強化結構330a至330g可具有任何合適橫截面形狀(例如，長方形、卵形、橢圓形、多邊形或弧形，或其組合)。在封裝基板包括多個強化結構之實施例中，強化結構中之一些或全部可具有相同形狀或不同形狀。此外，強化結構中之一些或全部可具有相同尺寸(例如，橫截面積、高度、寬度等)或不同尺寸。強化結構330a至330g之數目及組態亦可按需要而變化。
圖4A及圖4B繪示在熱機械負載下半導體總成中之連接器的模擬應變能量密度圖。更確切而言，圖4A為圖1A及圖1B之總成100 (其不包括強化結構)之連接器120之陣列的應變能量密度圖400a，並且圖4B為圖2A之總成200 (其包括強化結構)之連接器220之陣列的應變能量密度圖400b。在圖4A及圖4B中，每一單元表示各別陣列之單一連接器。陰影單元對應於各別晶粒陰影區402a至402b下面之連接器，而無陰影單元對應於晶粒陰影區402a至402b外部之連接器。每一單元中之數值指示對應連接器上之應變能量密度之量。應變能量密度可對應於連接器之疲勞壽命。例如，較高應變能量密度值可對應於連接器之較低平均壽命。
一起參考圖4A及圖4B，圖4A中之連接器之最大應變能量密度值係0.43 (由圖4A中之加粗值指示)，而圖4B中之連接器之最大應變能量密度值係0.35 (由圖4B中之加粗值指示)，減少約20%。圖4A及圖4B中所展示之模擬結果表明本文中所描述之強化結構可減少晶粒陰影區下面之連接器上之應變之量，此可提高連接器之疲勞壽命及/或減少失效之可能性。
具有上文參考圖2A至圖4B所描述之特徵的半導體裝置及/或封裝中之任一者可併入至無數更大及/或更複雜的系統中之任一者中，該等系統之代表性實例為圖5中示意性地展示之系統500。系統500可包括處理器502、記憶體504 (例如，SRAM、DRAM、快閃及/或其他記憶體裝置)、輸入/輸出裝置506，及/或其他子系統或組件508。上文參考圖2A至圖4B所描述之半導體晶粒及/或封裝可包括在圖5中所展示之元件中之任一者中。所得系統500可經組態以執行廣泛多種合適計算、處理、儲存、感測、成像及/或其他功能中之任一者。因此，系統500之代表性實例包括但不限於電腦及/或其他資料處理器，例如桌上型電腦、膝上型電腦、網際網路器具、手持式裝置(例如，掌上型電腦、可穿戴式電腦、蜂巢式或行動電話、個人數位助理、音樂播放器等)、平板電腦、多處理器系統、基於處理器之或可程式化之消費型電子裝置、網路電腦及微型電腦。系統500之額外代表性實例包括燈、攝影機、交通工具等。關於此等及其他實例，系統500可容納在單一單元中或例如經由通信網路分佈在多個互連單元之上。因此，系統500之組件可包括本端及/或遠端記憶體儲存裝置以及廣泛多種合適電腦可讀媒體中之任一者。
綜上所述，將瞭解，本文中已經出於說明之目的而描述本技術之特定實施例，但可在不偏離本發明的情況下進行各種修改。因此，本發明不受除所附申請專利範圍之外的限制。此外，特定實施例之上下文中所描述之新技術之某些態樣亦可在其他實施例中組合或消除。此外，儘管已在彼等實施例之上下文中描述與新技術之某些實施例相關聯之優點，但其他實施例亦可呈現此類優點，並且並非所有實施例都要呈現此類優點以落入本技術之範疇內。因此，本發明及相關聯技術可涵蓋未明確地在本文中展示或描述之其他實施例。
100:半導體總成 102:半導體封裝 104:印刷電路板(PCB) 108:半導體晶粒 110:封裝基板 112:模具材料 116:晶粒陰影區 120:連接器陣列 120a:連接器 120b:連接器 200:半導體總成 200b:半導體總成 200c:半導體總成 200d:半導體總成 200e:半導體總成 200f:半導體總成 202:半導體封裝 204:印刷電路板(PCB) 208:半導體晶粒 208a:主動側/前側 208b:背側 210:封裝基板 210a:上部表面 210b:下部表面 212:模具材料 216:晶粒陰影區 217:中心部分/內部部分 218:基底結構 219:周邊部分 220:連接器 220a:連接器 220b:連接器 220c:連接器 230a:強化結構 230b:強化結構 230c:強化結構 230d:強化結構 230e:強化結構 230f:強化結構 310:封裝基板 310b:封裝基板 310c:封裝基板 310d:封裝基板 310e:封裝基板 310f:封裝基板 310g:封裝基板 316:晶粒陰影區 318:基底結構 330a:強化結構 330b:強化結構 330c:強化結構 330d:強化結構 330e:強化結構 330f:強化結構 330g:強化結構 332:中心孔口 334:中心孔口 400a:應變能量密度圖 400b:應變能量密度圖 402a:晶粒陰影區 402b:晶粒陰影區 500:系統 502:處理器 504:記憶體 506:輸入/輸出裝置 508:其他子系統或組件 d 1:第一距離 d 2:第二距離 h 1:高度 h 2:高度 h 3:高度 h 4:高度 h 5:高度 P:間距 T 1:總厚度 w 1:寬度 w 2:寬度
參考以下圖式可更好地理解本發明技術之許多態樣。圖式中之組件未必按比例繪製。實際上，重點係清楚地繪示本發明技術之原理。
圖1A係半導體總成的側視橫截面圖。
圖1B係圖1A之半導體總成在經受熱機械應力時的側視橫截面圖。
圖2A係根據本發明技術之實施例而組態的包括具有強化結構之封裝基板之半導體總成的側視橫截面圖。
圖2B係根據本發明技術之實施例而組態的包括具有強化結構之封裝基板之半導體總成之另一實例的側視橫截面圖。
圖2C係根據本發明技術之實施例而組態的包括具有強化結構之封裝基板之半導體總成之另一實例的側視橫截面圖。
圖2D係根據本發明技術之實施例而組態的包括具有強化結構之封裝基板之半導體總成之另一實例的側視橫截面圖。
圖2E係根據本發明技術之實施例而組態的包括具有強化結構之封裝基板之半導體總成之另一實例的側視橫截面圖。
圖2F係根據本發明技術之實施例而組態的包括具有強化結構之封裝基板之半導體總成之另一實例的側視橫截面圖。
圖3A係根據本發明技術之實施例而組態的包括強化結構之封裝基板的仰視橫截面圖。
圖3B係根據本發明技術之實施例而組態的包括強化結構之封裝基板之另一實例的仰視橫截面圖。
圖3C係根據本發明技術之實施例而組態的包括強化結構之封裝基板之另一實例的仰視橫截面圖。
圖3D係根據本發明技術之實施例而組態的包括強化結構之封裝基板之另一實例的仰視橫截面圖。
圖3E係根據本發明技術之實施例而組態的包括強化結構之封裝基板之另一實例的仰視橫截面圖。
圖3F係根據本發明技術之實施例而組態的包括強化結構之封裝基板之另一實例的仰視橫截面圖。
圖3G係根據本發明技術之實施例而組態的包括強化結構之封裝基板之另一實例的仰視橫截面圖。
圖4A係圖1B之半導體總成內之連接器陣列的模擬應變能量密度圖。
圖4B係圖2A之半導體總成內之連接器陣列的模擬應變能量密度圖。
圖5係包括根據本發明技術之實施例而組態之半導體裝置或封裝之系統的示意圖。
200:半導體總成
202:半導體封裝
204:印刷電路板(PCB)
208:半導體晶粒
208a:主動側/前側
208b:背側
210:封裝基板
210a:上部表面
210b:下部表面
212:模具材料
216:晶粒陰影區
217:中心部分/內部部分
218:基底結構
219:周邊部分
220:連接器
220a:連接器
220b:連接器
220c:連接器
230a:強化結構
h1:高度
P:間距
T1:總厚度
w1:寬度
w2:寬度

Claims (23)

  1. 一種半導體總成，其包含： 一半導體晶粒；以及 一基板，其耦接至該半導體晶粒，其中該基板包括： 一基底結構；以及 一強化結構，其至少部分地在該基板之一晶粒陰影區內，其中該強化結構至少部分地由該基底結構環繞，並且其中該強化結構與該基底結構相比具有一較高勁度。
  2. 如請求項1之半導體總成，其中該強化結構包含一金屬。
  3. 如請求項1之半導體總成，其中該強化結構與該基底結構相比具有一較高熱膨脹係數。
  4. 如請求項1之半導體總成，其中該晶粒陰影區包括一中心部分及環繞該中心部分之一周邊部分，並且其中該強化結構在該周邊部分處。
  5. 如請求項4之半導體總成，其中該晶粒陰影區之該中心部分僅包括該基底結構。
  6. 如請求項1之半導體總成，其中該強化結構至少部分地延伸穿過該基板之一厚度。
  7. 如請求項1之半導體總成，其中該基板具有在該半導體晶粒附近之一第一表面及遠離該半導體晶粒之一第二表面，並且其中該強化結構位於該第一表面處。
  8. 如請求項7之半導體總成，其中該強化結構突出至該基板之該第一表面上方。
  9. 如請求項1之半導體總成，其中該基板包括複數個強化結構。
  10. 如請求項8之半導體總成，其中該強化結構沿著該晶粒陰影區之一或多個邊緣分佈。
  11. 如請求項1之半導體總成，其進一步包含耦接至該基板之一導電元件陣列，其中該強化結構具有在該陣列之一間距之25%至200%之一範圍內的一寬度。
  12. 一種用於製造一半導體總成之方法，該方法包含： 藉由以下操作來製造一基板： 在一基底結構中形成一凹部，以及 至少部分地將一強化結構定位在該凹部中，其中該強化結構與該基底結構相比具有一較高勁度；以及 將一半導體晶粒安裝至該基板上，使得該半導體晶粒至少部分地定位在該強化結構之上。
  13. 如請求項12之方法，其中藉由移除該基底結構之一部分來形成該凹部。
  14. 如請求項13之方法，其中藉由切割或鑽削來移除該基底結構之該部分。
  15. 如請求項12之方法，其中該強化結構沈積、接合或層壓至該凹部中。
  16. 如請求項12之方法，其中該強化結構為插入至該凹部中之一預成型組件。
  17. 如請求項12之方法，其中該強化結構在該凹部內原位形成。
  18. 如請求項12之方法，其進一步包含將一導電元件陣列耦接至該基板。
  19. 如請求項18之方法，其進一步包含將該基板與該陣列對準，使得該強化結構定位在該陣列之一或多個導電元件之上。
  20. 如請求項18之方法，其進一步包含經由該陣列將該基板安裝至一印刷電路板。
  21. 如請求項12之方法，其中該強化結構與該基底結構相比具有一較高熱膨脹係數。
  22. 如請求項12之方法，其中該半導體晶粒之一邊緣定位在該強化結構之上或附近。
  23. 如請求項12之方法，其中製造該基板進一步包含： 在該基底結構中形成複數個凹部；以及 將一強化結構定位在該等凹部中之每一者中。
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Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9064936B2 (en) * 2008-12-12 2015-06-23 Stats Chippac, Ltd. Semiconductor device and method of forming a vertical interconnect structure for 3-D FO-WLCSP
US20150262902A1 (en) * 2014-03-12 2015-09-17 Invensas Corporation Integrated circuits protected by substrates with cavities, and methods of manufacture
US20150380343A1 (en) * 2014-06-27 2015-12-31 Raytheon Company Flip chip mmic having mounting stiffener
US9941219B2 (en) * 2014-09-19 2018-04-10 Intel Corporation Control of warpage using ABF GC cavity for embedded die package
US9899238B2 (en) * 2014-12-18 2018-02-20 Intel Corporation Low cost package warpage solution
US10475750B2 (en) * 2016-04-02 2019-11-12 Intel Corporation Systems, methods, and apparatuses for implementing an organic stiffener with an EMI shield for RF integration
US9899305B1 (en) 2017-04-28 2018-02-20 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure
KR102163059B1 (ko) 2018-09-07 2020-10-08 삼성전기주식회사 연결구조체 내장기판
DE102019117199A1 (de) 2018-09-28 2020-04-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out-packages und verfahren zu deren herstellung
US11164754B2 (en) 2018-09-28 2021-11-02 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out packages and methods of forming the same
KR20200047132A (ko) * 2018-10-26 2020-05-07 삼성전자주식회사 반도체 패키지
KR102574409B1 (ko) * 2019-07-01 2023-09-04 삼성전기주식회사 반도체 패키지
US11824040B2 (en) * 2019-09-27 2023-11-21 Taiwan Semiconductor Manufacturing Company, Ltd. Package component, electronic device and manufacturing method thereof
US11728282B2 (en) * 2019-10-17 2023-08-15 Advanced Semiconductor Engineering, Inc. Package structure, assembly structure and method for manufacturing the same
KR20210047458A (ko) * 2019-10-22 2021-04-30 삼성전자주식회사 패키지 기판 및 그의 제조 방법, 및 패키지 기판을 포함하는 반도체 패키지 및 그의 제조 방법
KR102643424B1 (ko) * 2019-12-13 2024-03-06 삼성전자주식회사 반도체 패키지
US11244909B2 (en) * 2020-03-12 2022-02-08 Advanced Semiconductor Engineering, Inc. Package structure and method for manufacturing the same
US11894318B2 (en) * 2020-05-29 2024-02-06 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device and method of manufacture
US11552029B2 (en) * 2020-09-04 2023-01-10 Micron Technology, Inc. Semiconductor devices with reinforced substrates

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