KR102574409B1 - 반도체 패키지 - Google Patents

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Abstract

본 개시는 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩; 상기 반도체칩의 비활성면 상에 배치되며, 그래파이트계 물질을 포함하는 방열부재; 상기 반도체칩 및 상기 방열부재 사이에 배치된 접착부재; 상기 반도체칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재; 및 상기 반도체칩 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하며, 상기 봉합재는 상기 접착부재의 측면의 적어도 일부를 덮는, 반도체 패키지에 관한 것이다.

Description

반도체 패키지{SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지에 관한 것이다.
일반적으로 반도체 칩은 반도체 칩은 수 많은 미세 전기 회로가 집적 되어 있으나 그 자체로는 반도체 완성품으로서 역할을 할 수 없고, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 따라서 반도체 칩 자체를 그대로 사용하지 않고 반도체 칩을 패키징하여 패키지 상태로 전자기기 등에 사용한다.
최근 반도체 칩의 두께가 얇아지고 있으며, 반도체 패키지 역시 패키지의 소형화 및 박형화가 요구되고 있다.
또한 반도체 패키지가 고밀도화 및 고집적화 됨에 따라, 반도체 칩에서 발생하는 열을 빠르게 패키지 외부로 방출시키는 구조와 재료가 요구된다.
본 개시의 여러 목적 중 하나는, 반도체 패키지의 두께를 최소화 하면서도 반도체 칩의 방열 특성을 향상시킬 수 있는 반도체 패키지를 제공하는 것이다.
본 개시의 다른 목적 중 하나는, 고온에서도 계면 접합 신뢰성이 우수한 접착부재를 포함하는 반도체 패키지를 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 반도체 패키지에 있어서, 반도체칩의 비활성면 상에 저 점도 조성물을 이용한 얇은 두께를 갖는 접착부재를 매개로 하여 방열부재를 배치하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩; 상기 반도체칩의 비활성면 상에 배치되며, 그래파이트계 물질을 포함하는 방열부재; 상기 반도체칩 및 상기 방열부재 사이에 배치된 접착부재; 상기 반도체칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재; 및 상기 반도체칩 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하며, 상기 봉합재는 상기 접착부재의 측면의 적어도 일부를 덮는, 반도체 패키지일 수 있다.
본 개시의 여러 효과 중 일 효과로서 반도체 패키지의 두께를 최소화 하면서도 반도체 칩의 방열 특성을 향상시킬 수 있는 반도체 패키지를 제공할 수 있다.
또한 본 개시의 다른 효과로서, 고온에서도 계면 접합 신뢰성이 우수한 접착부재를 포함하는 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도이다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도이다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 7은 팬-아웃 반도체 패키지의 개략적인 모습을 나타낸 단면도이다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도이다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도 11a 및 도 11b는 일례에 따른 반도체 패키지의 실시예에 따른 접착부재 두께를 나타낸 단면도이다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도 15는 일례에 따른 반도체 패키지의 방열 효과에 대한 시뮬레이션 결과를 개략적으로 나타내는 그래프이다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 세트 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 세트 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 세트 관련부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 세트 관련부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120)들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 세트 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 금속물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID: Photo Image-able Dielectric)와 같은 절연 물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속(2160)이 더 형성될 수 있다. 언더범프금속(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 배선층(2142), 접속패드(2122)와 배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 본 개시에서의 반도체 패키지는 기본적으로 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로 설명하였으나, 부품 내장 기판의 구조 등에도 본 개시의 반도체 패키지에 대한 내용이 확장 및 적용될 수 있음은 물론이다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도이다.
도 10은 도 9의 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도 11a 및 도 11b은 일례에 따른 반도체 패키지의 실시예에 따른 접착부재 두께를 나타낸 단면도이다.
도면을 참조하면, 일례에 따른 반도체 패키지(100A)는, 관통홀(110H)을 갖는 프레임(110), 프레임(110)의 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 반도체칩(120)의 비활성면 상에 배치된 방열부재(190), 반도체칩(120)의 비활성면 및 방열부재(190) 사이에 배치된 접착부재(180), 프레임(110), 반도체칩(120) 및 방열부재(190) 각각의 적어도 일부를 덮는 봉합재(130), 프레임(110)의 하면 및 반도체칩(120)의 활성면 상에 배치되며 접속패드(122)와 전기적으로 연결된 재배선층(142)을 포함하는 연결구조체(140), 연결구조체(140)의 하면 상에 배치된 패시베이션층(150), 패시베이션층(150)의 개구부 상에 배치된 언더범프금속층(160), 패시베이션층(150)의 하면 상에 배치되며 언더범프금속층(160)과 연결된 전기연결금속(170)을 포함한다.
프레임(110)은 구체적인 재료에 따라 반도체 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 또한, 프레임(110)에 의하여 일례에 따른 반도체 패키지(100A)가 POP(Package on Package)의 일부로 사용될 수 있다. 프레임(110)은 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120)이 프레임(110)과 소정거리 이격되도록 배치된다. 반도체칩(120)의 측면 주위는 프레임(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있음은 물론이다. 도면 상에는 프레임(110) 상면의 높이보다 방열부재(190) 및 접착부재(180) 상면의 높이가 높은 것으로 도시되었으나 이에 한정되는 것은 아니며 통상의 기술자에 의해 얼마든지 설계 변경이 가능하다. 제한되지 않는 일례로, 프레임(110) 상면의 높이는 방열부재(190) 및 접착부재(180) 상면의 높이보다 높아, 관통홀(110H) 내에 방열부재(190) 및 접착부재(180)가 배치되도록 할 수 있다. 필요에 따라서는 프레임(110)을 생략할 수 있다. 또한, 프레임(110) 대신 상하 전기적 연결을 위하여 금속 포스트(Metal Post) 등이 도입될 수도 있다.
프레임(110)은 적어도 절연층(111)을 관통하는 관통홀(110H)을 가진다. 관통홀(110H)에는 반도체칩(120)이 배치되며, 필요에 따라서는 수동부품이 함께 배치될 수도 있다. 도 10에 도시된 것과 같이, 관통홀(110H)은 벽면이 반도체칩(120)을 둘러싸는 형태일 수 있으나, 반드시 이에 한정되는 것은 아니다. 프레임(110)은 후술하는 바와 같이, 절연층(111) 외에도, 배선층 및 배선비아를 더 포함하여, 상하 전기적 연결을 위한 전기연결부재로 기능할 수 있다.
절연층(111)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 절연물질, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 이러한 프레임(110)은 지지부재로 역할 할 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(Intergrated Circuit: IC)일 수 있다. 예를 들면, 반도체칩(120)은 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP)일 수 있으나, 이에 한정되는 것은 아니다. 예를 들면, 반도체칩(120)은 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM 및 플래시 메모리) 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체칩(120)은 접속패드(122)가 배치된 면이 활성면이 되고, 반대측 면이 비활성면이 된다. 반도체칩(120)은 액티브 웨이퍼를 기반으로 형성될 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 더 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 관통홀(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체칩을 배치할 수도 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다.
봉합재(130)는 관통홀(110H)의 적어도 일부를 채울 수 있으며, 프레임(110)과 반도체칩(120), 방열부재(190) 및 접착부재(180) 각각의 적어도 일부를 덮을 수 있다. 예를 들면, 봉합재(130)는 프레임(110)의 상면, 반도체칩(120)의 네 측면들, 방열부재(190)의 상면 및 네 측면들, 및 접착부재(180)의 네 측면들을 덮을 수 있다. 또한, 설계에 따라 관통홀(110H)의 벽면과 반도체칩(120)의 측면 사이의 공간, 관통홀(110H)의 벽면과 방열부재(190)의 측면 사이의 공간, 및 관통홀(110H)의 벽면과 접착부재(180)의 측면 사이의 공간 각각의 적어도 일부를 채울 수 있다.
봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 반도체칩(120)을 고정하기 위한 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다. 봉합재(130)는 절연물질을 포함하며, 절연물질로는 무기필러 및 절연수지를 포함하는 재료, 예컨대 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들에 무기필러와 같은 보강재가 포함된 수지, 구체적으로 ABF, FR-4, BT, 수지 등이 사용될 수 있다. 또한, EMC(Epoxy Molding Compound)와 같은 몰딩 물질을 사용할 수 있으며, 필요에 따라 감광성 재료, 즉 PIE(Photo Imagable Encapsulant)를 사용할 수도 있다. 필요에 따라 열경화성 수지나 열가소성 수지와 같은 절연수지가 무기필러와 함께 유리섬유 등에 함침된 재료를 사용할 수도 있다.
연결구조체(140)는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 재배선 될 수 있으며, 전기연결금속(170)을 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 프레임(110)의 하면 및 반도체칩(120)의 활성면 상에 배치된 절연층(141), 절연층(141)의 하면 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 재배선층(142)을 접속패드(122)와 각각 전기적으로 연결하는 접속비아(143)를 포함한다. 한편, 절연층(141)과 재배선층(142)과 접속비아(143)는 도면에 도시된 것 보다 많은 수 또는 적은 수의 층으로 구성될 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 감광성 절연물질(PID)을 사용할 수 있다. 이 경우, 포토 비아를 통한 파인 피치의 도입도 가능해지므로, 미세회로 및 고밀도 설계에 유리하여, 반도체칩(120)의 수십 내지 수백만의 접속패드(122)를 효과적으로 재배선할 수 있다. 절연층(141)은 서로 경계가 구분될 수도 있고, 경계가 불분명할 수도 있다.
재배선층(142)은 반도체칩(120)의 접속패드(122)를 재배선하여 전기연결금속(170)과 전기적으로 연결시킬 수 있다. 재배선층(142)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴을 포함할 수 있으며, 그 밖에, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 재배선층(142)은 비아 패드, 전기연결금속 패드 등을 포함할 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142)을 전기적으로 연결한다. 또한, 접속패드(122)와 재배선층(142)을 전기적으로 연결한다. 접속비아(143)는 반도체칩(120)이 베어 다이인 경우 접속패드(122)와 물리적으로 접할 수 있다. 접속비아(143) 각각의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 접속비아(143)는 각각 금속 물질로 완전히 충전되거나, 또는 금속 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 접속비아(143)는 그라운드용 비아, 파워용 비아, 신호용 비아 등일 수 있으며, 그라운드용 비아와 파워용 비아는 동일한 비아일 수도 있다. 접속비아(143)의 형상은 테이퍼 형상 등일 수 있다.
패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 생략될 수도 있다. 패시베이션층(150)은 연결구조체(140)의 최하측 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 각각의 개구부는 복수의 홀로 구성될 수도 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 또는, 솔더레지스트(SR: Solder Resist)가 사용될 수도 있다.
언더범프금속층(160)은 전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속층(160)도 생략될 수 있다. 언더범프금속층(160)은 패시베이션층(150)의 개구부를 통하여 노출된 최하측 재배선층(142)과 연결된다. 언더범프금속층(160)은 패시베이션층(150)의 개구부에 공지의 금속 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(170)은 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(170)을 통하여 전자기기의 메인보드에 실장 될 수 있다. 전기연결금속(170)은 저융점 금속, 예를 들면, 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(170)의 수는 수십 내지 수백만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(170) 중 적어도 하나는 반도체칩(120)의 팬-아웃 영역에 배치될 수 있다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
접착부재(180)는 반도체칩(120)의 비활성면 전체 상에 배치될 수 있으며, 반도체칩(120) 및 방열부재(190)와 함께 프레임(110)의 관통홀(110H) 내에 배치될 수 있다. 또는 도면에 도시된 바와 같이, 관통홀(110H) 상부에 배치될 수도 있다. 접착부재(180)는 평면 상에서 반도체칩(120)의 비활성면 및 방열부재(190)와 실질적으로 동일한 크기를 가질 수 있다. 예컨대, 접착부재(180)의 적어도 일 측면은 반도체칩(120)의 측면 및 방열부재(190)의 측면과 실질적으로 코플래너할 수 있다.
접착부재(180)는 에폭시 수지 및 (메트)아크릴레이트계 수지를 포함한다. 본 명세서에서 에폭시 수지 및 (메트)아크릴레이트계 수지를 포함한다는 것은 에폭시계 화합물 및 (메트)아크릴레이트계 화합물 포함하는 조성물을 경화시켜 형성된 것일 수 있음을 말한다. 따라서 접착부재(180)를 FTIR(Fourier-transform infrared spectroscopy) 분석 시, 에폭시 수지 및 (메트)아크릴레이트계 수지 성분을 확인할 수 있다.
필요한 경우, 접착부재(180)을 형성하는 조성물은 열전도율이 높은 필러(filler)를 더 포함할 수 있다. 예를 들면, 금속, 금속 산화물, 및/또는 세라믹 필러(filler)를 포함할 수 있으나 이에 한정되는 것은 아니다. 이와 같이, 접착부재(180)을 형성하는 조성물에 필러(filler)를 더 포함시키는 경우 접착부재(180)의 열전도율을 더욱 향상시킬 수 있으며, 따라서 반도체 패키지의 방열 특성을 향상시킬 수 있다.
에폭시 수지는 접착부재(180)가 접착력 및 부착력을 가질 수 있도록 하고, 반응성, 내열성 및 강성을 확보할 수 있게 한다.
상기 에폭시 수지는 양 말단에 에폭시기를 가지며, 상기 에폭시기를 포함하는 양 말단 사이에 탄화수소 화합물로 구성된 반복 단위를 복수 개 포함하는 구조일 수 있다.
또한, 상기 에폭시 수지의 반복 단위는 주쇄에 지방족 탄화수소, 포화 탄화수소, 불포화 탄화수소 및 방향족 탄화수소 중 적어도 어느 하나를 포함할 수 있다. 상기 에폭시 수지가 지방족 탄화수소를 포함하는 경우, 반복 단위 당 방향족 탄화수소의 수는 1 이상 4 이하일 수 있으며, 보다 구체적으로는 1 이상 2 이하일 수 있다. 예를 들면, 상기 에폭시 수지는 다관능 에폭시 수지, 비스페놀계 에폭시 수지, 노볼락형 에폭시 수지, 나프탈렌형 에폭시 수지, 트리스 페놀 메탄형 에폭시 수지, 및 글리시딜 아민형 에폭시 수지 중 적어도 어느 하나를 포함할 수 있다. 상기 비스페놀계 에폭시 수지는 비스페놀A계 에폭시, 비스페놀F계 에폭시 수지 적어도 어느 하나를 포함할 수 있으며, 상기 노볼락 에폭시 수지는 크레졸 노볼락 에폭시 또는 페놀 노볼락 에폭시 수지 중 적어도 어느 하나를 포함할 수 있으나 이에 한정되는 것은 아니다.
(메트)아크릴레이트계 수지는 접착부재(180)가 반응성, 내열성 및 강성을 갖게 하며 유동성을 갖는 바 접착부재(180)의 접착력 및 두께의 박형화를 가능하게 한다.
(메트)아크릴레이트계 수지는 (메트)아크릴레이트계 반복단위를 포함한다. 본 명세서에서 (메트)아크릴레이트는 아크릴레이트 및/또는 메트아크릴레이트를 모두 포함하는 의미이다. 즉, 상기 (메트)아크릴레이트계 수지는 반복단위 내 각각의 알파탄소에 수소 또는 메틸기가 결합된 구조를 가질 수 있다.
상기 (메트)아크릴레이트계 수지는 CH2=CH-COOR 또는　CH2=C(CH3)COOR 의 화학식으로 표현되는 구조의 단위체가 중합되어 형성된 것일 수 있다. 즉, (메트)아크릴산 에스테르계 단위체가 중합되어 형성된 것일 수 있다.
상기 (메트)아크릴레이트계 수지는 알킬 (메트)아크릴레이트 단위체가 중합되어 형성된 알킬 (메트)아크릴레이트계 수지일 수 있다. 또한, 상기 알킬(메트)아크릴레이트계 수지의 알킬기는 직쇄 또는 분지쇄의 알킬기일 수 있으며, 상기 알킬기는 알케닐기, 알카이닐기, 및 알콕시기 중 적어도 어느 하나 이상의 작용기를 포함할 수 있다. 또한, 상기 알킬(메트)아크릴레이트계 수지의 알킬기는 1 이상 10 이하의 탄소수를 가질 수 있으며, 보다 구체적으로는 1 이상 3 이하의 탄소수를 가질 수 있다. 예를 들면, 상기 (메트)아크릴레이트계 수지는 메틸(메트)아크릴레이트, 에틸(메트)아크릴레이트, n-프로필(메트)아크릴레이트, 이소프로필(메트)아크릴레이트 등에서 선택된 어느 하나 이상의 단위체가 중합되어 형성된 것일 수 있다.
상기 접착부재(180)는 에폭시 수지 및 (메트)아크릴레이트계 수지의 경화를 통해 에폭시 수지 및 (메트)아크릴레이트계 수지 간의 가교 결합, 에폭시 수지 간의 가교 결합, 및 (메트)아크릴레이트계 수지 간의 가교 결합 중 적어도 어느 하나 이상을 포함할 수 있다. 상기 에폭시 수지 간의 가교 결합은 에폭시 화합물 간, 에폭시 고리 구조가 열리면서 형성된 것일 수 있다. 상기 (메트)아크릴레이트계 수지 간의 가교 결합은 (메트)아크릴레이트계 화합물 간, 이중 결합 구조가 끊어지면서 형성된 것일 수 있다. 상기 에폭시 수지 및 상기 (메트)아크릴레이트계 수지의 조성비에 따라 접착부재(180)의 결합 정도 및 접착력이 달라질 수 있다.
접착부재(180)는 상기 에폭시 수지 및 (메트)아크릴레이트계 수지 외에 경화제를 더 포함할 수 있다. 상기 경화제의 종류는 제한되지 않으며, 반도체용 접착부재 제조에 사용되는 것으로 알려진 경화제를 사용할 수 있다. 예를 들어 아민계 경화제, 페놀성 계 경화제, 및 산무수물계 경화제로 이루어진 군에서 선택된 하나 이상의 경화제를 포함할 수 있다.
상기 접착부재(180)는 에폭시 수지 및 (메트)아크릴레이트계 수지 조성물의 복수의 경화 과정을 거쳐 형성될 수 있다. 예를 들면, 1차 경화 및 2차 경화 과정을 포함하는 듀얼(dual) 경화 과정을 거칠 수도 있다. 에폭시 수지 및 (메트)아크릴레이트계 수지를 2차 이상의 경화 과정을 통해 경화 시키는 경우, 접착부재(180)의 두께를 더욱 얇게 형성할 수 있다.
한편, 일례에 따른 접착부재(180)와 같이 접착부재(180)가 에폭시 수지 및 (메트)아크릴레이트계 수지를 포함하는 경우, 후술하는 바와 같이 얇은 두께의 접착부재(180) 형성이 가능하다. 예를 들면, 접착부재(180)의 두께는 0.1 ㎛ 이상 5 ㎛ 이하일 수 있다. 보다 구체적으로, 접착부재(180)의 두께는 0.1 ㎛ 이상 3 ㎛ 이하일 수 있다. 이는, 상기 접착부재(180)를 형성하는 조성물의 경화 전 점도를 200cp 이상 2000cp 이하로 형성함으로써 가능하다. 접착부재(180)를 형성하는 조성물의 경화 전 점도가 600cp 이상 1000 cp 이하인 경우, 접착부재(180) 두께 박형화에 더욱 유리하다. 뿐만 아니라, 일례에 따른 접착부재(180)와 같이 접착부재(180)가 에폭시 수지 및 (메트)아크릴레이트계 수지를 포함하는 경우, 후술하는 바와 같이 250℃ 이상의 고온에서도 접착력 저하가 없어 신뢰성이 우수한 효과를 갖는 접착부재(180)를 제공할 수 있다. 접착부재(180)의 열전도율은 0.5 W/mK 이하일 수 있다. 이 경우, 접착부재(180)가 0.1 ㎛ 이상 3 ㎛ 이하의 얇은 두께를 갖도록 형성함으로써, 열저항을 낮추어 반도체칩(120)의 방열 특성을 개선할 수 있다.
방열부재(190)는 반도체칩(120)의 비활성면 전체 상에 접착부재(180)를 매개로 부착되는 형태로 배치될 수 있으며, 반도체칩(120) 및 접착부재(180)와 함께 프레임(110)의 관통홀(110H) 내에 배치될 수 있다. 또는 도면에 도시된 바와 같이, 관통홀(110H) 상부에 배치될 수도 있다. 방열부재(190)는 평면 상에서 반도체칩(120)의 비활성면과 실질적으로 동일한 크기를 가질 수 있다. 예컨대, 방열부재(190)의 적어도 일 측면은 반도체칩(120)의 측면과 실질적으로 코플래너할 수 있다. 방열부재(190)는 시트의 형태로 제공되어, 반도체칩(120)의 비활성면 상에 접착부재(180)에 의해 접합될 수 있다.
방열부재(190)는 실리콘(Si)에 비하여 열전도율이 우수하되 유사한 열팽창율을 갖는 그래파이트계 물질, 예컨대 열분해 그래파이트를 포함할 수 있다. 열분해 그래파이트는 상술한 바와 같이 서멀 열분해 그래파이트(TPG), 고배향성 열분해 그래파이트(HOPG), 압축 어닐링된 열분해 그래파이트(CAPG) 등을 포함할 수 있다. 방열부재(190)는 열분해 그래파이트 시트(PGS, pyrolytic graphite sheet) 형태일 수 있다. 열분해 그래파이트 시트(PSG)는 열분해 그래파이트를 90 wt% 이상 포함할 수 있다. 또한, 제1첨가제로 지르코늄(Zr), 크롬(Cr), 및 붕소(B) 중 적어도 하나를 5 wt% 미만으로 더 포함할 수 있으며, 제2첨가제로 탄소 나노 튜브(CNT), 보론 나이트라이드, 및 이들의 조합 중 적어도 하나를 5 wt% 미만으로 더 포함할 수 있다.
방열부재(190)는 반도체칩(120)의 두께보다 작은 두께를 가질 수 있다. 예를 들어, 방열부재(190)의 두께는 반도체칩(120)과 방열부재(190)의 전체 두께의 50% 미만일 수 있다. 예를 들어, 반도체칩(120)의 두께는 50 ㎛ 내지 180 ㎛의 범위를 갖고, 방열부재(190)의 두께는 20 ㎛ 이상, 예를 들어, 20 ㎛ 내지 100 ㎛의 범위를 가질 수 있다. 방열부재(190)는 탄소계 물질 중에서도 열분해 그래파이트를 포함함으로써, 이와 같은 범위의 두께로 제조될 수 있다. 예를 들어, 다른 탄소계 물질들 중에서, 그래핀은 두께가 너무 얇은 문제가 있으며, 실리콘 카바이드의 경우 박형화 가공이 어려운 문제가 있다. 이에 비하여 열분해 그래파이트는 상대적으로 두께 조절 및 공정이 용이한 장점이 있다.
방열부재(190)는 열전도도가 실리콘(Si)의 열전도도 보다 높을 수 있다. 예를 들면, 방열부재(190)는 수평 방향에서 실리콘(Si)의 열전도도인 대략 150 W/mK을 초과하는 열전도도를 가질 수 있다. 예를 들면, 500 내지 2000 W/mK의 열전도도를 가질 수 있다. 따라서 구리 및 알루미늄보다도 열전도도가 우수한 특성을 가질 수 있다.
이하 반도체칩(120) 상에 접착부재(180) 및 방열부재(190)를 형성하는 방법에 대하여 구체적으로 설명한다. 경화 과정은 전술한 듀얼(dual) 경화 과정을 거치는 것으로 설명한다.
에폭시 수지 및 (메트)아크릴레이트계 수지를 포함하는 접착부재(180) 형성 조성물을 반도체칩(120) 비활성면 상에 도포한다.
이 때, 접착부재(180)을 형성하는 조성물의 도포 방법으로는 디스펜싱(dispensing), 스프레잉(spraying), 슬롯 코팅(slot coating), 및 스핀 코팅(spin coating) 방법을 사용할 수 있으나 이에 한정되는 것은 아니다. 스핀 코팅(spin coating) 방법을 사용하여 접착부재(180)을 도포하는 경우, 균질하고 얇은 코팅층 형성이 가능하다. 그러나 도포 방법이 이에 제한되는 것은 아니며 공지의 도포 방법을 제한 없이 사용할 수 있다.
상기 조성물 도포 후, 1차 경화를 수행한다. 1차 경화 방법으로는 UV 경화 또는 열경화 방법을 사용할 수 있다. 1차 경화를 열경화로 수행하는 경우, 두께의 박형화를 도모할 수 있으며, 공정의 단순화가 가능하다. 이 때, 열경화 온도는 방열부재 부착 대상인 반도체칩(120)을 보호할 수 있도록 150℃ 이하에서 수행될 수 있다.
1차 경화 후, 접착부재(180) 상에 방열부재(190)를 부착한다. 접착부재(180) 및 방열부재(190)의 밀착력을 향상시키기 위해 접합 면에 압력을 가할 수 있다. 예를 들면, 접합 면에 수직한 방향으로 10 Mpa 미만의 압력을 가할 수 있다. 가압을 진공 용기에서 진행하는 경우, 접착 면에 발생하는 기포 또는 기체를 제거할 수 있다.
가압과 동시에 또는 가압 이후에 2차 경화를 수행한다. 2차 경화는 열경화로 수행될 수 있으며, 1차 경화와 마찬가지로 열경화 온도는 방열부재 부착 대상인 반도체칩(120)을 보호할 수 있도록 150℃ 이하에서 수행될 수 있다.
한편, 접착부재(180) 및 방열부재(190) 형성 공정 다이싱(dicing) 전 또는 후 모두 수행 가능하다. 따라서, 접착부재(180) 및 방열부재(190)는 웨이퍼(wafer) 또는 다이(Die) 상에서 형성될 수 있다. 즉, 웨이퍼(wafer) 다이싱(dicing) 전, 웨이퍼(wafer) 상에 접착부재(180)를 형성하고 이를 매개로 방열부재(190)를 접합한 후 웨이퍼(wafer), 접착부재(180) 및 방열부재(190)가 일체화된 상태에서 다이싱(dicing) 공정을 거칠 수 있다. 뿐만 아니라, 웨이퍼(wafer) 다이싱(dicing) 공정을 거친 후 각각의 다이(Die) 상에 접착부재(180)를 형성하고 이를 매개로 방열부재(190)를 접합할 수도 있다.
발명의 구체적인 구현예를 하기 실시예에서 보다 상세하게 설명한다. 단, 하기 실시예는 발명의 구체적인 구현예를 예시하는 것일 뿐, 본 발명이 하기 실시예에 의하여 한정되는 것은 아니다.
[실시예 1]
노볼락 에폭시 수지 및 탄소수 3개 이하의 알킬(메트)아크릴레이트계 수지를 각각 1:8-10 몰비로 혼합하여 접착부재(180) 조성물들을 얻었다. 따라서, 접착부재에 포함된 에폭시 수지의 몰수는 (메트)아크릴레이트계 수지의 몰수보다 적다.
상기 접착부재(180) 용액을 125 ㎛ 두께의 반도체칩(120) 비활성면 상에 스핀 코팅(spin coating) 방법으로 도포하고, 150℃온도에서 1분간 1차 열 경화를 수행하였다. 1차 열 경화 후 접착부재(180) 상에 25 ㎛ 두께의 방열부재(190)를 부착하고 150℃온도에서 30분간 2차 열 경화를 수행하였다. 이 때, 방열부재(190)로는 열분해 그래파이트 시트(PGS)를 사용하였다.
[실시예 2]
비스페놀 F형 에폭시, 비스페놀 A형 에폭시 및 탄소수 3개 이하의 알킬 (메트)아크릴레이트계 수지를 각각 1:0.7:0.8 몰비로 혼합하여 접착부재(180) 조성물을 얻었다. 따라서, 접착부재에 포함된 에폭시 수지의 몰수는 (메트)아크릴레이트계 수지의 몰수보다 많으며, 비스페놀A계 에폭시 수지의 몰수는 비스페놀F계 에폭시 수지의 몰수보다 적다.
기타 조건은 실시예 1과 동일하게 수행하였다.
[실시예 3]
비스페놀 F형 에폭시, 비스페놀 A형 에폭시 및 탄소수 3개 이하의 알킬 (메트)아크릴레이트계 수지를 각각 1:1:0.8의 몰비로 혼합하여 접착부재(180) 조성물을 얻었다. 따라서, 접착부재에 포함된 에폭시 수지의 몰수는 (메트)아크릴레이트계 수지의 몰수보다 많으며, 비스페놀A계 에폭시 수지 및 비스페놀F계 에폭시 수지의 몰수는 같다.
기타 조건은 실시예 1과 동일하게 수행하였다.
[비교예 1]
150 ㎛ 두께의 반도체칩(120)의 열전도도를 측정하였다.
[비교예 2]
접착부재(180) 용액으로 에폭시 수지를 사용하여 반도체칩(120) 상에 스핀 코팅(spin coating) 방법으로 도포하고, 1차 경화를 UV경화로 365nm, 500mj/cm2 조건에서 수행하였다. 1차 UV 경화 후 접착부재(180) 상에 방열부재(190)를 부착하고 100℃온도에서 30분간 2차 경화를 열 경화로 수행하였다.
기타 조건은 실시예 1과 동일하게 수행하였다.
비교예 1에서 접착부재(180) 및 방열부재(190)를 포함하지 않는 150 ㎛ 두께의 반도체칩(120)의 열전도도는 150W/mK 로 측정되었다.
비교예 2에서 접착부재를 형성하는 조성물의 점도는 10,000cp 이상 40,000cp 이하로 높게측정 되었을 뿐 아니라, 200℃ 이상 승온시키는 경우 접착이 탈락되는 것을 확인하였다.
반면, 실시예 1-3에서 접착부재(180)의 두께는 0.1 내지 3 ㎛, 접착부재(180)를 형성하는 조성물의 점도는 200cp 이상 2000cp 이하로 낮게 측정되었으며, 250℃ 이상의 고온에서도 접착력 저하가 없음을 확인하였다.
구체적으로, 도 11 a 및 도 11b를 참조하면, 실시예 1에 따른 결과를 주사전자현미경(SEM, Scanning Electron Microscope)으로 측정한 결과 1차 경화 후 접착부재(180)의 두께는 0.97 ㎛, 2차 경화 후 접착부재(180)의 두께는 2.25 ㎛로 측정되었음을 알 수 있다.
실시예 1-3에서 접착부재(180) 및 방열부재(190)를 포함한 반도체칩(120)의 열전도도를 레이저 플래쉬(laser flash)법으로 측정한 결과, 360 W/mK 내지 380 W/mK 사이로 측정되어, 비교예 1 대비 동일한 두께(150 ㎛) 조건에서, 접착부재(180) 및 방열부재(190)를 포함하지 않는 반도체칩(120)의 열전도도 150 W/mK 대비 약 2.4배 향상됨을 알 수 있었다.
즉, 비교예 1-2와 비교하였을 때, 실시예 1-3의 경우 저 점도 조성물을 통해 얇은 두께를 갖는 접착부재(180) 형성이 가능한 바, 반도체 패키지의 박형화 역시 가능하다. 뿐만 아니라, 고온에서도 접착력 저하가 없는 접착부재(180) 형성이 가능하다. 따라서, 본 개시에 따라 반도체 패키지의 두께를 최소화 하면서도 반도체 칩의 방열 특성을 향상시킬 수 있는 반도체 패키지를 제공할 수 있다. 또한, 고온에서도 계면 접합 신뢰성이 우수한 접착부재를 포함하는 반도체 패키지를 제공할 수 있다.
도 12는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는, 연결구조체(140)가 유기 인터포저 형태이다. 이때, 반도체칩(120)이 연결구조체(140) 상에 표면실장기술(SMT: Surface Mounter Technolohy)을 이용하여 배치될 수 있다. 예를 들면, 반도체칩(120)의 접속패드(122) 상에는 구리(Cu)와 같은 금속 도금으로 형성되는 금속범프(120P)가 배치될 수 있으며, 금속범프(120P)는 연결구조체(140)의 재배선층(142) 중 표면 상으로 돌출된 패드 패턴과 솔더 페이스트 등의 제2전기연결금속(120B)을 통하여 연결될 수 있다. 즉, 반도체칩(120)은 연결구조체(140)와 물리적으로 이격될 수 있다. 또한, 반도체칩(120)과 연결구조체(140) 사이에는 언더필 수지(120S)가 충진되어 제1전기연결금속(120B) 등을 매립시킬 수 있으며, 반도체칩(120)을 보다 단단히 고정시킬 수 있다.
그 외에 다른 내용은 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 13은 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 제1반도체 패키지(100C)는, 상술한 일례에 따른 제1반도체 패키지(100A)에 있어서, 프레임(110)이 다른 형태를 가진다.
프레임(110)은, 제1절연층(111a), 연결구조체(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치된 제2배선층(112b), 제1절연층(111a)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치되며 제2배선층(112b)의 적어도 일부를 덮는 제2절연층(111b), 및 제2절연층(111b)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제3배선층(112c)을 포함한다. 제1 및 제2배선층(112a, 112b)과 제2 및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2배선비아(113a, 113b)를 통하여 전기적으로 연결된다. 제1 내지 제3배선층(112a, 112b, 112c)은 연결구조체(140)의 재배선층(142)과 접속비아(143)를 통하여 그 기능에 따라서 접속패드(122)와 전기적으로 연결될 수 있다.
절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합된 수지, 예를 들면, ABF(Ajinomoto Build-up Film) 등이 사용될 수 있다. 또는, 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 상술한 수지가 함침된 재료, 예를 들면, 프리프레그(prepreg) 등이 사용될 수 있다.
배선층(112a, 112b, 112c)은 배선비아(113a, 113b)와 함께 패키지의 상/하 전기적 연결 경로를 제공할 수 있으며, 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 배선층(112a, 112b, 112c)은 각각 다양한 종류의 비아 패드 등을 포함할 수 있다. 배선층(112a, 112b, 112c)은 공지의 도금 공정으로 형성될 수 있으며, 각각 시드층 및 도금층을 포함할 수 있다.
배선층(112a, 112b, 112c) 각각의 두께는 재배선층(142) 각각의 두께보다 두꺼울 수 있다. 구체적으로, 프레임(110)은 반도체칩(120) 이상의 두께를 가질 수 있으며, 강성 유지를 위하여 절연층(111a, 111b)의 재료를 프리프레그 등을 선택하는바, 이에 형성되는 배선층(112a, 112b, 112c)의 두께도 상대적으로 두꺼울 수 있다. 반면, 연결구조체(140)는 미세회로 및 고밀도 설계가 요구되며, 따라서 절연층(141)의 재료를 감광성 절연물질(PID) 등을 선택하는바, 이에 형성되는 재배선층(142)의 두께도 상대적으로 얇을 수 있다.
제1배선층(112a)은 제1절연층(111a)의 내부로 리세스될 수 있다. 이와 같이, 제1배선층(112a)이 제1절연층(111a) 내부로 리세스되어 제1절연층(111a)의 연결구조체(140)와 접하는 면과 제1배선층(112a)의 연결구조체(140)와 접하는 면이 단차를 가지는 경우, 봉합재(130)로 반도체칩(120)과 프레임(110)을 캡슐화할 때, 형성 물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수 있다.
배선비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 배선비아(113a, 113b)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선비아(113a, 113b)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수 있다. 배선비아(113a, 113b)는 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 각각 테이퍼 형상을 가질 수 있다. 배선비아(113a, 113b)도 도금공정으로 형성될 수 있으며, 시드층 및 도체층으로 구성될 수 있다.
제1배선비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1배선비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1배선비아(113a)는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2배선비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼 역할을 수행할 수 있는바, 제2배선비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2배선비아(113b)는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.
그 외에 다른 내용은 일례에 따른 반도체 패키지(100A)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도이다.
도면을 참조하면, 다른 일례에 따른 제1반도체 패키지(100D)는, 상술한 다른 일례에 따른 반도체 패키지(100C)에 있어서, 프레임(110)이 다른 형태를 가진다. 구체적으로, 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 양면에 각각 배치된 제1배선층(112a)과 제2배선층(112b), 제1절연층(111a)의 양면에 각각 배치되며 제1 및 제2배선층(112a, 112b)을 각각 덮는 제2절연층(111b)과 제3절연층(111c), 제2절연층(111b)의 제1배선층(112a)이 매립된 측의 반대측 상에 배치된 제3배선층(112c), 제3절연층(111c)의 제2배선층(112b)이 매립된 측의 반대측 상에 배치된 제4배선층(112d), 제1절연층(111a)을 관통하며 제1 및 제2배선층(112a, 112b)을 전기적으로 연결하는 제1배선비아(113a), 제2절연층(111b)을 관통하며 제1 및 제3배선층(112a, 113c)을 전기적으로 연결하는 제2배선비아(113b), 및 제3절연층(111c)을 관통하며 제2 및 제4배선층(112b, 112d)을 전기적으로 연결하는 제3배선비아(113c)를 포함한다. 프레임(110)은 보다 많은 수의 배선층(112a, 112b, 112c, 112d)를 가지는바, 연결구조체(140)를 더욱 간소화할 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1배선비아(113a)는 제2 및 제3빌드업층(111b, 111c)을 관통하는 제2및 제3배선비아(113b, 113c)보다 높이와 평균직경이 클 수 있다. 또한, 제1배선비아(113a)는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3배선비아(113b, 113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 배선층(112a, 112b, 112c, 112d) 각각의 두께는 제1재배선층(142)의 두께보다 두꺼울 수 있다.
그 외에 다른 내용은 다른 일례에 따른 반도체 패키지(100A 및 100C)에서 설명한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 15는 일례에 따른 반도체 패키지의 방열 효과에 대한 시뮬레이션 결과를 개략적으로 나타내는 그래프이다.
도면을 참조하면, 패키지의 구조가 서로 다른 비교예 3 내지 5, 및 실시예 4에서의 열저항을 시뮬레이션한 결과를 나타낸다. 이때, 비교예 3은 LDP(laser dril process)-PoP 구조에서 하부 하부 패키지가 100 ㎛ 두께의 반도체칩을 포함하는 경우에 대한 것이다. 또한, 비교예 4는 일례에 따른 반도체 패키지(100A)에서 방열부재(190) 및 접착부재(180)가 생략되며 각각 115 ㎛ 및 215 ㎛ 두께의 반도체칩(120)을 포함하는 경우에 대한 것이다. 또한, 비교예 5는 비교예 4에 있어서 반도체칩(120)의 비활성면 상에 스퍼터링으로 형성한 3 ㎛ 두께의 그래파이트층을 포함하며 각각 112 ㎛ 및 212 ㎛ 두께의 반도체칩(120)을 포함하는 경우에 대한 것이다. 실시예 4는, 일례에 따른 반도체 패키지(100A)에서 반도체칩(120)/접착부재(180)/방열부재(190)로서 각각 두께 89 ㎛ / 1 ㎛ / 25 ㎛, 및 189 ㎛ / 1 ㎛ / 25 ㎛를 사용한 경우에 대한 것이다. 접착부재(180)는 일례에 따른 에폭시 수지 및 (메트)아크릴레이트계 수지를 경화시켜 형성된 저점도 초박형 접착부재(180)를 사용하였고, 방열부재(190)로는 열분해 그래파이트 시트(PGS)를 사용하였다.
시뮬레이션 결과에 따르면, 비교예 3을 기준으로, 실시예 4의 경우 115 ㎛ 및 215 ㎛ 두께의 반도체칩(120) Die 두께를 기준으로 각각 열저항이 약 18.6% 및 13.6% 감소하여, 비교예 4 및 5 대비 열저항 저감 효과가 크게 우수한 것을 알 수 있다. 비교예 5과 실시예 4을 비교하면, 단순히 스퍼터링에 의해 형성한 그래파이트층을 포함하는 비교예 5의 경우 공정 및 비용 상 두껍게 만드는 데에 한계가 있어, 상대적으로 높은 열저항을 나타내었다. 반면, 실시예 4의 경우, 열분해 그래파이트 시트를 이용함으로써, 비교예 5에 비하여 방열부재(190)를 두껍게 형성할 수 있으며, 그 결과 방열 효과도 뛰어남을 알 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 관통홀을 갖는 프레임;
    상기 관통홀에 배치되며, 접속패드가 배치된 활성면 및 상기 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩;
    상기 반도체칩의 비활성면 상에 배치되며, 그래파이트계 물질을 포함하는 방열부재;
    상기 반도체칩 및 상기 방열부재 사이에 배치된 접착부재;
    상기 반도체칩 및 상기 방열부재 각각의 측면의 적어도 일부를 덮는 봉합재; 및
    상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결구조체; 를 포함하며,
    상기 봉합재는 상기 접착부재의 측면의 적어도 일부를 덮도록 상기 관통홀의 적어도 일부를 채우고,
    상기 방열부재의 상면은 상기 프레임의 상면보다 돌출되는,
    반도체 패키지.
  2. 제 1항에 있어서,
    상기 방열부재는 열분해 그래파이트 시트(PGS)를 포함하는,
    반도체 패키지.
  3. 제 1항에 있어서,
    상기 접착부재는 에폭시 수지 및 (메트)아크릴레이트계 수지를 포함하는,
    반도체 패키지.
  4. 제 3항에 있어서,
    상기 접착부재는 상기 에폭시 수지 및 상기 (메트)아크릴레이트계 수지 간의 가교 결합, 상기 에폭시 수지 간의 가교 결합, 및 상기 (메트)아크릴레이트계 수지 간의 가교 결합 중 적어도 어느 하나 이상을 포함하는,
    반도체 패키지.
  5. 제 3항에 있어서,
    상기 에폭시 수지는 다관능 에폭시 수지, 비스페놀계 에폭시 수지, 노볼락형 에폭시 수지, 나프탈렌형 에폭시 수지, 트리스 페놀 메탄형 에폭시 수지, 및 글리시딜 아민형 에폭시 수지 중 적어도 어느 하나 이상을 포함하는,
    반도체 패키지.
  6. 제 3항에 있어서,
    상기 (메트)아크릴레이트계 수지는 알킬(메트)아크릴레이트계 수지를 포함하고,
    상기 알킬(메트)아크릴레이트계 수지의 알킬기는 직쇄 또는 분지쇄의 알킬기이며,
    상기 알킬기는 알케닐기, 알카이닐기, 및 알콕시기 중 적어도 어느 하나 이상의 작용기를 포함하는,
    반도체 패키지.
  7. 제 3항에 있어서,
    상기 (메트)아크릴레이트계 수지는 탄소수 3 이하의 알킬(메트)아크릴레이트계 수지를 포함하는,
    반도체 패키지.
  8. 제 3항에 있어서,
    상기 에폭시 수지는 비스페놀A계 에폭시 수지 및 비스페놀F계 에폭시 수지를 포함하는,
    반도체 패키지.
  9. 제 8항에 있어서,
    상기 접착부재에 포함된 상기 에폭시 수지의 몰수는 상기 (메트)아크릴레이트계 수지의 몰수보다 많으며,
    상기 에폭시 수지에 포함된 상기 비스페놀A계 에폭시 수지의 몰수는 상기 비스페놀F계 에폭시 수지의 몰수보다 적거나 같은,
    반도체 패키지.
  10. 제 3항에 있어서,
    상기 에폭시 수지는 노볼락 에폭시 수지를 포함하고,
    상기 (메트)아크릴레이트계 수지는 탄소수 3 이하의 알킬(메트)아크릴레이트계 수지를 포함하는,
    반도체 패키지.
  11. 제 10항에 있어서,
    상기 접착부재에 포함된 상기 에폭시 수지의 몰수는 상기 (메트)아크릴레이트계 수지의 몰수보다 적은,
    반도체 패키지.
  12. 제 1항에 있어서,
    상기 접착부재는 0.1 ㎛ 이상 3 ㎛ 이하의 두께를 갖는,
    반도체 패키지.
  13. 제 1 항에 있어서,
    상기 방열부재의 두께는 상기 접착부재의 두께보다 두꺼운,
    반도체 패키지.
  14. 제 1 항에 있어서,
    상기 반도체칩의 측면, 상기 접착부재의 측면 및 상기 방열부재의 측면 중 적어도 둘 이상은 실질적으로 코플래너한,
    반도체 패키지.
  15. 삭제
  16. 제 1 항에 있어서,
    상기 프레임은 상기 접속패드와 전기적으로 연결된 복수의 배선층을 더 포함하며,
    상기 복수의 배선층은 상기 접속패드와 전기적으로 연결된,
    반도체 패키지.
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