KR102164795B1 - 팬-아웃 반도체 패키지 - Google Patents

팬-아웃 반도체 패키지 Download PDF

Info

Publication number
KR102164795B1
KR102164795B1 KR1020180106635A KR20180106635A KR102164795B1 KR 102164795 B1 KR102164795 B1 KR 102164795B1 KR 1020180106635 A KR1020180106635 A KR 1020180106635A KR 20180106635 A KR20180106635 A KR 20180106635A KR 102164795 B1 KR102164795 B1 KR 102164795B1
Authority
KR
South Korea
Prior art keywords
semiconductor chip
fan
heat dissipation
semiconductor package
layer
Prior art date
Application number
KR1020180106635A
Other languages
English (en)
Other versions
KR20200028216A (ko
Inventor
박성찬
권상현
김한
김혜리
강승온
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020180106635A priority Critical patent/KR102164795B1/ko
Priority to US16/282,642 priority patent/US10748833B2/en
Priority to TW108106173A priority patent/TWI709206B/zh
Priority to CN201910358239.9A priority patent/CN110880486B/zh
Publication of KR20200028216A publication Critical patent/KR20200028216A/ko
Application granted granted Critical
Publication of KR102164795B1 publication Critical patent/KR102164795B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3731—Ceramic materials or glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3732—Diamonds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3733—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon having a heterogeneous or anisotropic structure, e.g. powder or fibres in a matrix, wire mesh, porous structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/373—Cooling facilitated by selection of materials for the device or materials for thermal expansion adaptation, e.g. carbon
    • H01L23/3736—Metallic materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5226—Via connections in a multilevel interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L2224/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H01L2224/081—Disposition
    • H01L2224/0812—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding
    • H01L2224/08151—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/08221—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/08245—Disposition the bonding area connecting directly to another bonding area, i.e. connectorless bonding, e.g. bumpless bonding the bonding area connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1017—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support
    • H01L2225/1035—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement the lowermost container comprising a device support the device being entirely enclosed by the support, e.g. high-density interconnect [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1041—Special adaptations for top connections of the lowermost container, e.g. redistribution layer, integral interposer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
    • H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
    • H01L2225/10—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers
    • H01L2225/1005—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00
    • H01L2225/1011—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices having separate containers the devices being of a type provided for in group H01L27/00 the containers being in a stacked arrangement
    • H01L2225/1094—Thermal management, e.g. cooling
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H01L23/3677—Wire-like or pin-like cooling fins or heat sinks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Ceramic Engineering (AREA)
  • Geometry (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

본 발명의 일 실시 형태에 따른 팬-아웃 반도체 패키지는 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩과, 상기 반도체칩의 비활성면에 부착되며 상기 반도체칩보다 두꺼운 방열부재와, 상기 반도체칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재 및 상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하며, 상기 방열부재는 탄소 및 금속의 복합체이다.

Description

팬-아웃 반도체 패키지{FAN-OUT SEMICONDUCTOR PACKAGE}
본 개시는 반도체 패키지, 예를 들면, 전기연결구조체를 반도체칩이 배치된 영역 외로도 확장할 수 있는 팬-아웃 반도체 패키지에 관한 것이다.
최근 반도체칩에 관한 기술 개발의 주요한 추세 중의 하나는 부품의 크기를 축소하는 것이며, 이에 패키지 분야에서도 소형 반도체칩 등의 수요 급증에 따라 소형의 크기를 가지면서 다수의 핀을 구현하는 것이 요구되고 있다.
이에 부합하기 위하여 제안된 반도체 패키지 기술 중의 하나가 팬-아웃 반도체 패키지이다. 팬-아웃 패키지는 전기연결구조체를 반도체칩이 배치된 영역 외로도 재배선하여, 소형의 크기를 가지면서도 다수의 핀을 구현할 수 있게 해준다.
한편, 최근 팬-아웃 패키지는 프리미엄 AP(Application Processor)에서 필수적으로 필요한 방열 특성을 향상시키는 것이 요구되고 있다.
본 개시의 여러 목적 중 하나는 방열 특성이 우수하면서도 반도체칩과 열팽창 특성이 유사한 방열부재를 갖는 팬-아웃 반도체 패키지를 제공하는 것이다.
상술한 과제를 해결하기 위한 방법으로, 본 발명은 일 형태를 통하여 팬-아웃 반도체 패키지의 신규한 구조를 제안하고자 하며, 구체적으로, 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩과, 상기 반도체칩의 비활성면에 부착되며 상기 반도체칩보다 두꺼운 방열부재와, 상기 반도체칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재 및 상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재를 포함하며, 상기 방열부재는 탄소 및 금속의 복합체이다.
일 실시 예에서, 상기 방열부재는 금속 매트릭스 내에 탄소 입자가 분산된 형태일 수 있다.
일 실시 예에서, 상기 탄소 입자는 형상 이방성을 가지며, 장축이 상기 반도체칩의 두께 방향으로 배향된 형태일 수 있다.
일 실시 예에서, 상기 탄소 입자의 표면에는 금속층이 코팅될 수 있다.
일 실시 예에서, 상기 방열부재는 복수의 방열층이 적층된 구조를 가질 수 있다.
일 실시 예에서, 상기 탄소 입자는 형상 이방성을 가지며, 상기 복수의 방열층은 이에 포함된 탄소 입자의 배향 방향이 서로 다를 수 있다.
일 실시 예에서, 상기 방열 부재는 첨가제를 더 포함하며, 상기 첨가제는 Zr, Cr 및 B 중 적어도 하나의 성분을 포함할 수 있다.
일 실시 예에서, 상기 방열부재는 접착층을 매개로 상기 반도체칩의 비활성면에 부착될 수 있다.
일 실시 예에서, 상기 접착층은 내부에 방열 필러를 포함할 수 있다.
일 실시 예에서, 상기 접착층의 두께는 1um 이하일 수 있다.
일 실시 예에서, 상기 방열부재는 상기 반도체칩의 비활성면에 직접 본딩될 수 있다.
일 실시 예에서, 상기 방열부재에서 상기 반도체칩의 반대편 면에 배치되며 표면 요철 구조를 갖는 금속패턴층을 더 포함할 수 있다.
일 실시 예에서, 상기 봉합재 상에 배치된 방열 패턴층 및 상기 봉합재의 적어도 일부를 관통하며, 상기 방열 패턴층과 상기 방열부재를 연결하는 방열 비아를 더 포함할 수 있다.
본 개시의 여러 효과 중 일 효과로서 방열 특성이 우수하면서도 반도체칩과 열팽창 특성이 유사한 방열부재를 갖는 팬-아웃 반도체 패키지를 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도이다.
도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다.
도 11은 도 9의 실시 형태에서 채용될 수 있는 방열부재의 형태를 개략적으로 나타낸 단면도이다.
도 12는 방열부재 내에 포함될 수 있는 탄소 입자의 예를 나타낸 단면도이다.
도 13 내지 16은 팬-아웃 반도체 패키지의 다른 일례들을 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 마더보드(1110)가 수용되어 있으며, 마더보드(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
(팬-인 반도체 패키지)
도 3a 및 도3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 도전성 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결부재(2240)를 형성한다. 연결부재(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴 (2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결부재(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속층(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결부재(2240), 패시베이션층(2250), 및 언더범프금속층(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input / Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인터포저 기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인터포저 기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인터포저 기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인터포저 기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인터포저 기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인터포저 기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인터포저 기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인터포저 기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
(팬-아웃 반도체 패키지)
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결부재(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결부재(2140) 상에는 패시베이션층(2202)이 더 형성될 수 있으며, 패시베이션층(2202)의 개구부에는 언더범프금속층(2160)이 더 형성될 수 있다. 언더범프금속층(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122), 패시베이션막(미도시) 등을 포함하는 집적회로(IC)일 수 있다. 연결부재(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결부재를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인터포저 기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결부재(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인터포저 기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인터포저 기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인터포저 기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인터포저 기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 방열 특성이 우수하며 나아가 열팽창계수(CTE) 제어에도 효과적인 방열부재를 갖는 팬-아웃 반도체 패키지에 대하여 도면을 참조하여 설명한다.
도 9는 팬-아웃 반도체 패키지의 일례를 대략 나타낸 단면도이다. 도 10은 도 9의 팬-아웃 반도체 패키지의 개략적인 Ⅰ-Ⅰ' 절단 평면도이다. 그리고 도 11은 도 9의 실시 형태에서 채용될 수 있는 방열부재의 형태를 개략적으로 나타낸 단면도이며, 도 12는 방열부재 내에 포함될 수 있는 탄소 입자의 예를 나타낸 단면도이다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 접속패드(122)가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩(120), 반도체칩(120)의 비활성면에 부착된 방열부재(125), 반도체칩(120) 및 방열부재(125) 각각의 적어도 일부를 덮는 봉합재(130) 및 반도체칩(120)의 활성면 상에 배치되며 접속패드(122)와 전기적으로 연결된 재배선층(142)을 포함하는 연결부재(140)를 포함한다. 일례에 따른 팬-아웃 반도체 패키지(100A)는 반도체칩(120)의 비활성면에 방열부재(125)가 부착되어 있어 반도체칩(120)의 열을 효과적으로 방출할 수 있다.
본 실시 형태의 경우, 방열부재(125)는 탄소 및 금속의 복합체로 구현된다. 이러한 형태의 방열부재(125)는 열전도율이 높고 실리콘(Silicon) 등으로 이루어진 반도체칩(120)과 열팽창률이 유사하므로, 방열 특성이 우수하면서도 높은 기계적 안정성을 확보할 수 있다. 방열부재(125)에 포함된 탄소 성분의 예는 다이아몬드, 다이아몬드 라이크 카본(diamond like carbon), 그래파이트(graphite), 그래핀(graphene) 등이 있으며, 탄소 성분의 함량은 방열부재(125)에 대하여 약 20wt% - 80wt%일 수 있다. 방열부재(125)에 포함된 금속 성분의 예는 Cu. Al, Ag 등이 있으며, 금속 성분의 함량은 방열부재(125)에 대하여 약 20wt% - 80wt%일 수 있다. 또한, 금속과 탄소 사이의 열접촉 저항을 최소화 하기 위하여 방열부재(125)는 약 5wt% 미만의 첨가제를 포함할 수 있으며, 첨가제는 Zr, Cr, B 등을 포함할 수 있다.
도 11에 도시된 형태와 같이, 방열부재(125)는 금속 매트릭스(201) 내에 탄소 입자(202)가 분산된 형태일 수 있으며, 이 경우, 탄소 입자(202)는 형상 이방성을 가지며, 장축이 반도체칩(120)의 두께 방향(도면을 기준으로 상하 방향)으로 배향된 형태일 수 있다. 형상 이방성 탄소 입자(202)를 수직 방향으로 배향함으로써 수직 방향 방열 효율이 향상될 수 있으며, 여기서 수직 방향 배향이라 함은 모든 탄소 입자(202)가 수직으로 배치되어야 하는 것은 아니며 탄소 입자(202) 전체적으로 수직 방향에 가깝게 배치된 것을 의미한다.
방열부재(125)를 이루는 이러한 탄소-금속 복합체를 구현하기 위하여 분말야금공법(powder metallurgical processes), 방전 플라즈마 소결법(spark plasma sintering), 침윤법(infiltration) 등의 공정을 이용할 수 있다. 또한, 금속과 탄소의 젖음성(wettability)을 향상시키지 위해 도 12에 도시된 형태와 같이 탄소 입자(202)의 표면에 금속층(203)을 코팅할 수 있으며, 금속층(203)은 예컨대, 전해 도금 기술로 형성될 수 있을 것이다.
도 9에 도시된 형태와 같이 방열부재(125)는 반도체칩(120)의 비활성면에 직접 본딩될 수 있으며, 이러한 직접 본딩 구조에 의하여 방열 효율이 향상될 수 있다. 방열부재(125)와 반도체칩(120)이 직접 본딩되기 위하여 이들의 적어도 하나의 표면이 기계적, 화학적으로 개질될 수 있다. 구체적으로, 방열부재(125)와 반도체칩(120)을 가압 및 가열하여 직접 본딩될 수 있으며, 이들 사이에는 투과전자현미경으로 구분 가능한 접합 층이 생성될 수 있으나 그 두께는 수십 nm을 넘지 않는다. 또한, 방열부재(125)와 반도체칩(120)을 직접 본딩하는 경우, 이들을 구성하는 원자들이 서로 접촉 할 수 있도록 CMP(Chemical Mechanical Polishing) 등을 이용해 표면조도 Ra가 10 nm 이하가 되도록 접합면을 연마할 수 있다. 또한, 방열부재(125)와 반도체칩(120)의 접촉 시 계면에 새로운 결합이 형성될 수 있도록 오염을 제거하고 표면의 기존 결합을 깨뜨리며, 새로운 반응성 작용기를 도입하는 등 표면 에너지를 증가시킬 필요가 있다. 이를 위해 양쪽 면에 플라즈마 혹은 이온 식각 처리를 할 수 있다. 이때 플라즈마와 이온 식각 처리를 위해서 H, C, F, O, N, S, P를 포함한 분자 기체와 Ar, Xe, Kr 등의 비활성 단원자 기체를 한가지 이상 사용할 수 있다.
도시된 형태와 같이, 방열부재(125)의 두께(t2)는 반도체칩(120)의 두께(t1) 보다 크며, 이 경우 고 방열 효과를 가질 수 있다. 또한, 이러한 형태에 의하여 봉합재(130)로 봉합할 때 후술하는 코어부재(110)와의 높이 차이를 최소화할 수 있어, 봉합 두께 불균일에 따른 불량을 최소화할 수 있다. 구체적으로, 반도체칩(120)을 그라인딩하지 않은 상태로 방열부재(125)를 부착하는 경우 부착 후 전체 두께가 코어부재(110)의 두께보다 커지게 됨으로써 봉합 두께 불균일의 문제가 발생할 수 있다. 이를 해결하기 위하여 방열부재(125)의 두께(t2)를 낮추는 경우에는 방열 효과가 충분하지 않을 수 있다. 따라서, 반도체칩(120)의 두께(t1)를 방열부재(125)의 두께(t2) 보다 낮추는 것이 바람직하다. 이러한 관점에서, 반도체칩(120)의 두께(t1)는 방열부재(125)의 두께(t2)보다 작으며, 방열부재(125)의 두께(t2)의 0.4배보다는 크거나 같을 수 있다.
한편, 봉합재(130)는 절연수지 및 무기필러를 포함하는 재료로 형성될 수 있으며, 이때 열전도도를 높이기 위하여 무기필러의 함량을 일반적인 몰딩재나 봉합재에 비하여 높이는 것일 수 있다. 예를 들면, 봉합재(130)는 무기필러의 함량이 60중량% 내지 80중량% 정도일 수 있으나, 이에 한정되는 것은 아니다.
한편, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 코어부재(110)를 더 포함할 수 있다. 코어부재(110)가 도입되는 경우 워피지를 보다 효과적으로 제어할 수 있다. 특히, 코어부재(110)에 금속물질로 형성되는 복수의 배선층(112a, 112b, 112c, 112d)이 형성되는 경우, 보다 효과적으로 강성 유지가 가능하다.
한편, 일례에 따른 팬-아웃 반도체 패키지(100A)는 봉합재(130) 상에 배치된 방열 패턴층(132B) 및 봉합재(130)의 적어도 일부를 관통하며 방열 패턴층(132B)과 방열부재(125)를 연결하는 방열 비아(133B)를 더 포함할 수 있다. 방열 패턴층(132B)과 방열 비아(133B)를 도입하는 경우 방열부재(125)를 통하여 방출된 열이 보다 효과적으로 패키지(100A) 상부로 방출될 수 있다.
한편, 일례에 따른 팬-아웃 반도체 패키지(100A)는 봉합재(130) 상에 배치된 백사이드 배선층(132A)과 봉합재(130)의 적어도 일부를 관통하며 백사이드 배선층(132A)과 코어부재(110)의 복수의 배선층(112a, 112b, 112c, 112d) 중 최상측에 배치된 배선층(112d)을 전기적으로 연결하는 백사이드 비아(133A)를 더 포함할 수 있다. 또한, 봉합재(130) 상에 배치되며, 백사이드 배선층(132A)의 적어도 일부를 노출시키는 개구부(180h)를 갖는 커버층(180)을 더 포함할 수 있으며, 이때 노출되는 백사이드 배선층(132A)의 표면에는 귀금속 도금과 같이 금속 도금에 의하여 형성되는 표면처리층(P)이 배치될 수 있다. 또한, 연결부재(140)의 하측에 배치되며 연결부재(140)의 재배선층(142) 중 최하측에 배치된 재배선층(142)의 적어도 일부를 노출시키는 개구부(150h)를 갖는 패시베이션층(150)과, 패시베이션층(150)의 개구부(150h)에는 노출된 재배선층(142)과 연결되는 복수의 언더범프금속(160)과, 패시베이션층(150) 하측에 배치되며 복수의 언더범프금속(160)과 연결되는 복수의 전기연결구조체(170)를 더 포함할 수 있다. 또한, 패시베이션층(150)의 하면에 표면 실장(SMT)된 표면실장부품(190)을 더 포함할 수 있다.
코어부재(110)는 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 코어부재(110)에 배선층(112a, 112b, 112c, 112d)과 접속비아층(113a, 113b, 113c) 등을 형성하는 경우, 팬-아웃 반도체 패키지(100A)가 POP(Package on Package) 타입의 패키지로 활용될 수 있다. 코어부재(110)는 관통홀(110H)을 가진다. 관통홀(110H) 내에는 접착층(124)을 매개로 방열부재(125)가 부착된 반도체칩(120)이 코어부재(110)와 소정거리 이격 되도록 배치될 수 있다. 이들의 측면 주위는 코어부재(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다.
코어부재(110)는 연결부재(140)와 접하는 제1절연층(111a), 연결부재(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측 상에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3배선층(112c), 제2절연층(111b) 상에 배치되며 제3배선층(112c)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 접속패드(122)와 전기적으로 연결된다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)은 제1 내지 제3접속비아층(113a, 113b, 113c)를 통하여 전기적으로 연결된다.
제1배선층(112a)을 제1절연층(111a) 내에 매립하는 경우, 제1배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결부재(140)의 절연거리가 일정해진다. 코어부재(110)의 제1배선층(112a)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 상측에 위치할 수 있다. 즉, 제1배선층(112a)이 제1절연층 내부로 리세스되어 제1절연층(111a)의 하면과 제1배선층(112a)의 하면이 단차를 가질 수 있다. 이 경우, 봉합재(130) 형성물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수 있다. 제2 및 제3배선층(112b, 112c)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 코어부재(110)는 충분한 두께로 기판 공정 등으로 제조될 수 있는 반면, 연결부재(140)는 얇게 반도체 공정 등으로 제조될 수 있는바, 코어부재(110)의 배선층(112a, 112b, 112c, 112d) 각각의 두께는 연결부재(140)의 재배선층(142) 각각의 두께보다 두꺼울 수 있다.
절연층(111a, 111b, 111c)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Dielectric: PID) 수지를 사용할 수도 있다.
배선층(112a, 112b, 112c, 112d)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c, 112d)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 배선층(112a, 112b, 112c, 112d)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 비아 패드, 와이어 패드, 전기연결구조체 패드 등을 포함할 수 있다.
접속비아층(113a, 113b, 113c)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c, 112d)을 전기적으로 연결시키며, 그 결과 코어부재(110) 내에 전기적 경로를 형성시킨다. 접속비아층(113a, 113b, 113c) 역시 형성물질로는 도전성 물질을 사용할 수 있다. 접속비아층(113a, 113b, 113c)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아 홀의 벽면을 따라 형성된 것일 수도 있다. 한편, 공정상의 이유로 접속비아층(113a, 113b, 113c)는 모두 동일한 방향의 테이퍼 형상, 즉 상부 직경이 하부 직경보다 큰 테이퍼 형상을 가질 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 메모리나 전력관리소자와 같은 다른 종류의 집적회로일 수도 있음은 물론이다.
반도체칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al), 구리(Cu) 등의 도전성 물질을 특별한 제한 없이 사용할 수 있다. 바디(121)의 활성면에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 따라서 봉합재(130)는 패시베이션막(123)과 연결부재(140) 사이의 공간의 적어도 일부를 채울 수 있다. 이 경우, 봉합재(130)가 접속패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체칩(120)은 베어 다이(bare die)일 수 있으며, 따라서 접속패드(122)가 연결부재(140)의 접속비아(143)와 물리적으로 접할 수 있다. 다만, 반도체칩(120)의 종류에 따라서 반도체칩(120)의 활성면 상에 별도의 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속패드(122)와 연결된 형태를 가질 수도 있다.
상술한 바와 같이, 방열부재(125)의 두께(t2)는 반도체칩(120)의 두께(t1) 보다 클 수 있으며, 이 경우 고 방열 효과를 가질 수 있음은 물론이며, 봉합재(130)로 봉합할 때 후술하는 코어부재(110)와의 높이 차이를 최소화할 수 있어, 봉합 두께 불균일에 따른 불량을 최소화할 수 있다. 구체적으로, 반도체칩(120)을 그라인딩하지 않은 상태로 방열부재(125)를 부착하는 경우 부착 후 전체 두께가 코어부재(110)의 두께보다 커지게 됨으로써 봉합 두께 불균일의 문제가 발생할 수 있다. 이를 해결하기 위하여 방열부재(125)의 두께(t2)를 낮추는 경우에는 방열 효과가 충분하지 않을 수 있다.
봉합재(130)는 코어부재(110), 반도체칩(120), 접착층(124), 방열부재(125) 등을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 코어부재(110), 반도체칩(120), 접착층(124), 방열부재(125) 등의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 코어부재(110) 및 방열부재(125)의 상부를 덮을 수 있으며, 관통홀(110H)의 적어도 일부를 채움으로써 접착층(124) 및 반도체칩(120)의 측부를 덮을 수 있다. 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 필요에 따라서는, 감광성 절연(Photo Imagable Encapsulant: PIE) 수지를 사용할 수도 있다.
봉합재(130)는 절연수지 및 무기필러를 포함하는 재료로 형성되는 경우, 열전도도를 높이기 위하여 무기필러의 함량을 일반적인 몰딩재나 봉합재에 비하여 높이는 것일 수 있다. 예를 들면, 봉합재(130)는 무기필러의 함량이 60중량% 내지 80중량% 정도일 수 있으나, 이에 한정되는 것은 아니다.
백사이드 배선층(132A) 및 백사이드 비아(133A)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 방열 패턴층(132B) 및 방열 비아(133B) 역시 형성물질로 상술한 도전성 물질을 사용할 수 있다. 백사이드 배선층(132A)은 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 백사이드 비아(133A) 및 방열 비아(133B)의 형상은 각각 코어부재(110)의 접속비아층(113a, 113b, 113c)과 동일한 방향의 테이퍼 형상일 수 있다.
연결부재(140)는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 연결부재(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 재배선 될 수 있으며, 전기연결구조체(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결부재(140)는 코어부재(110) 및 반도체칩(120)의 활성면 상에 배치된 절연층(141)과 절연층(141) 상에 배치된 재배선층(142)과 절연층(141)을 관통하며 접속패드(122)와 재배선층(142)을 연결하는 접속비아(143)를 포함한다. 도면에는 연결부재(140)를 복수의 절연층과 재배선층과 비아층으로 구성되는 것으로 도시하였으나, 설계에 따라서 보다 적은 수의 또는 보다 많은 수의 절연층과 재배선층과 비아층으로 구성될 수 있다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있으나, 이에 한정되는 것은 아니다.
재배선층(142)은 실질적으로 접속패드(122)를 재배선하는 역할을 수행할 수 있으며, 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 재배선층(142)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 여기서, 신호(S) 패턴은 그라운드(GND) 패턴, 파워(PWR) 패턴 등을 제외한 각종 신호, 예를 들면, 데이터 신호 등을 포함한다. 또한, 각종 패드패턴을 포함할 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 접속비아(143)의 형성 물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 도전성 물질을 사용할 수 있다. 접속비아(143)는 도전성 물질로 완전히 충전될 수 있으며, 또는 도전성 물질이 비아의 벽을 따라 형성된 것일 수도 있다. 한편, 연결부재(140)의 접속비아(143)의 형상은 코어부재(110)의 접속비아층(113a, 113b, 113c)과는 반대 방향의 테이퍼 형상일 수 있다. 즉, 상측의 직경이 하측의 직경보다 작을 수 있다.
패시베이션층(150)은 연결부재(140)를 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 패시베이션층(150)은 연결부재(140)의 최하측의 재배선층(142)의 적어도 일부를 노출시키는 개구부(150h)를 가질 수 있다. 이러한 개구부(150h)는 패시베이션층(150)에 수십 내지 수천 개 형성될 수 있다. 노출된 재배선층(142)의 표면에는 귀금속 도금과 같은 도금으로 형성된 표면처리층(미도시)이 형성될 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
언더범프금속(160)은 전기연결구조체(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선해준다. 언더범프금속(160)은 패시베이션층(150)의 개구부(150h)를 통하여 노출된 연결부재(140)의 재배선층(142)과 연결된다. 언더범프금속(160)은 패시베이션층(150)의 개구부(150h)에 공지의 도전성 물질, 즉 금속을 이용하여 공지의 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결구조체(170)는 팬-아웃 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시킨다. 예를 들면, 팬-아웃 반도체 패키지(100A)는 전기연결구조체(170)를 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결구조체(170)는 저융점 금속, 예를 들면, 주석(Sn)-알루미늄(Al)-구리(Cu) 등의 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다. 전기연결구조체(170)는 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결구조체(170)는 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필라(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다.
전기연결구조체(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결구조체(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수천 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다. 전기연결구조체(170)가 솔더볼인 경우, 전기연결구조체(170)는 언더범프금속(160)의 패시베이션층(150)의 일면 상으로 연장되어 형성된 측면을 덮을 수 있으며, 접속 신뢰성이 더욱 우수할 수 있다. 전기연결구조체(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
커버층(180)은 백사이드 배선층(132A) 및/또는 방열 패턴층(132B)을 외부의 물리적 화학적 손상 등으로부터 보호할 수 있다. 커버층(180)은 백사이드 배선층(132A)의 적어도 일부를 노출시키는 개구부(180h)를 가질 수 있다. 이러한 개구부(180h)는 커버층(180)에 수십 내지 수천 개 형성될 수 있다. 노출된 백사이드 배선층(132A)의 표면에는 표면처리층(P)이 형성될 수 있다. 커버층(180)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
표면실장부품(190)은 표면실장기술(SMT)을 통하여 패시베이션층(150)의 하면에 실장될 수 있다. 표면실장부품(190)은 커패시터, 인덕터 등의 공지의 수동부품일 수 있으나, 이에 한정되는 것은 아니며, 필요에 따라서는 능동부품일 수도 있다. 표면실장부품(190)은 연결부재(140)의 재배선층(142)을 통하여 반도체칩(120)의 접속패드(122)와 전기적으로 연결될 수 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 관통홀(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체칩(120)을 배치할 수도 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다.
도 13 내지 16은 팬-아웃 반도체 패키지의 다른 일례들을 개략적으로 나타낸 단면도다.
우선, 도 13의 실시 형태에 따른 팬-아웃 반도체 패키지(100B)는 방열부재(125)는 접착층(124)을 매개로 반도체칩(120)의 비활성면에 부착된 구조이다. 접착층(124)은 예컨대, 열경화성 접착층을 사용할 수 있으며, 약 1um 이하의 박형 접착제를 사용하는 것이 방열 성능 면에서 유리하다. 이 외에도 접착층(124)으로 통상의 다이부착필름(DAF: Die Attach Film)일 수 있다. 당 업계에서 통상적으로 시판되는 다이부착필름을 사용하는 경우, 접착필름(124)의 두께는 최소화하는 것이 방열 효과를 위하여 바람직하며, 예를 들면, 10㎛ 이하, 즉 1㎛ 내지 10㎛ 정도일 수 있다. 방열 효과를 더욱 향상시키기 위한 구조로서 접착층(124)은 내부에 방열 필러를 포함할 수 있다.
다음으로, 도 14의 실시 형태에 따른 팬-아웃 반도체 패키지(100C)는 방열부재(125)가 복수의 방열층(211, 212)이 적층된 구조를 가지며, 도 14에서는 방열부재(125)가 2개의 방열층(211, 212)을 포함하고 있지만 방열층(211, 212)이 더 많이 구비될 수도 있을 것이다. 복수의 방열층(211, 212) 사이에는 접착층(213)이 배치될 수 있다. 복수의 방열층(211, 212)은 필요에 따라 방열 방향이 조절될 수 있다. 구체적으로, 복수의 방열층(211, 212)은 이에 포함된 탄소 입자의 배향 방향이 서로 다를 수 있다. 예컨대, 반도체칩(120)에 가까운 방열층(211)은 탄소 입자가 수평 방향(도면을 기준으로 가로 방향)으로 배향되고, 반도체칩(120)에 멀게 배치된 방열층(212)은 탄소 입자가 수직 방향으로 배향될 수 있다.
다음으로, 도 15의 실시 형태에 따른 팬-아웃 반도체 패키지(100D)는 방열 효율을 더욱 향상시키기 위한 구조로서 금속패턴층(126)을 포함한다. 금속패턴층(126)은 방열부재(125)에서 반도체칩(120)의 반대편 면에 배치되며 표면 요철 구조를 갖는다. 금속패턴층(126)은 방열 성능이 우수한 Cu. Al, Ag 등의 금속으로 이루어질 수 있으며, 금속-탄소 복합체인 방열부재(125)보다는 열전도율이 낮은 경우가 많기 때문에 그 두께는 얇게 하되 표면적을 높여 방열 효율을 높이는 방향으로 제작될 수 있다. 이러한 금속패턴층(126)은 예를 들어, 방열부재(125)의 표면에 전해 도금 등의 공정을 실행하여 얻어질 수 있다.
다음으로, 도 16의 실시 형태에 따른 팬-아웃 반도체 패키지(100E)는 코어부재 등에서 앞선 실시 형태와 차이가 있다. 구체적으로, 본 실시 형태의 경우, 팬-아웃 반도체 패키지(100E)는 관통홀(110H)의 벽면에 형성된 금속층(115)을 더 포함한다. 금속층(115)은 코어부재(110)의 상면으로 연장 형성될 수 있으며, 코어부재(110)의 배선층(112a, 112b, 112c, 112d)의 그라운드 패턴 및/또는 연결부재(140)의 재배선층(142)의 그라운드 패턴과 전기적으로 연결될 수 있다. 금속층(115)을 통하여 반도체칩(120)에서 발생하는 열이 패키지(100B) 사이드 부분으로도 효과적으로 전달되어 외부로 방출될 수 있다. 금속층(115)은 코어부재(110)의 배선층(112a, 112b, 112c, 112d)와 같은 도전성 물질로 형성될 수 있다.
도 16에 도시된 형태와 같이, 코어부재(110)는 제1절연층(111a), 제1절연층(111a)의 하면 및 상면에 각각 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a)의 하면에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b)의 하면에 배치된 제3재배선층(111c), 제1절연층(111a)의 상면에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c)의 상면에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 코어부재(110)가 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결부재(140)를 간소화할 수 있다. 따라서, 연결부재(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3접속비아층(113a, 113b, 113c)을 통하여 전기적으로 연결될 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)과 상이한 절연물질 포함할 수 있다. 예를 들면, 제1절연층(111a)은 유리섬유, 무기필러, 및 절연수지를 포함하는, 예컨대, 프리프레그일 수 있고, 제2절연층(111c) 및 제3절연층(111c)은 무기필러 및 절연수지를 포함하는 ABF 필름 또는 PID 필름일 수 있으나, 이에 한정되는 것은 아니다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1접속비아층(113a)은 제2 및 제3절연층(111b, 111c)을 관통하는 제2및 제3접속비아층(113b, 113c)보다 직경이 클 수 있다.
코어부재(110)의 제3배선층(112c)의 하면은 반도체칩(120)의 접속패드(122)의 하면보다 하측에 위치할 수 있다. 또한, 연결부재(140)의 재배선층(142)과 코어부재(110)의 제3배선층(112c) 사이의 거리는 연결부재(140)의 재배선층(142)과 반도체칩(120)의 접속패드(122) 사이의 거리보다 작을 수 있다. 제3배선층(112c)이 제2절연층(111b) 상에 돌출된 형태로 배치될 수 있으며, 그 결과 연결부재(140)와 접할 수 있기 때문이다. 코어부재(110)의 제1배선층(112a) 및 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 코어부재(110)의 배선층(112a, 112b, 112c, 112d) 각각의 두께는 연결부재(140)의 재배선층(142) 각각의 두께보다 두꺼울 수 있다. 제1접속비아층(113a)은 모래시계 형상을 가질 수 있고, 제2 및 제3접속비아층(113b, 113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 팬-아웃 반도체 패키지의 실장 면을 향하는 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
1000: 전자기기 1010: 메인보드
1020: 칩 관련 부품 1030: 네트워크 관련 부품
1040: 기타 부품 1050: 카메라
1060: 안테나 1070: 디스플레이
1080: 배터리 1090: 신호 라인
1100: 스마트 폰 1101: 스마트 폰 바디
1110: 스마트 폰 메인보드 1111: 메인보드 절연층
1112: 메인보드 배선 1120: 부품
1130: 스마트 폰 카메라 2200: 팬-인 반도체 패키지
2220: 반도체칩 2221: 바디
2222: 접속패드 2223: 패시베이션막
2240: 연결부재 2241: 절연층
2242: 재배선층 2243: 비아
2250: 패시베이션층 2260: 언더범프금속층
2270: 솔더볼 2280: 언더필 수지
2290: 몰딩재 2500: 메인보드
2301: 인터포저 기판 2302: 인터포저기판
2100: 팬-아웃 반도체 패키지 2120: 반도체칩
2121: 바디 2122: 접속패드
2140: 연결부재 2141: 절연층
2142: 재배선층 2143: 비아
2150: 패시베이션층 2160: 언더범프금속층
2170: 솔더볼
100A, 100B, 100C, 100D, 100E: 팬-아웃 반도체 패키지
110: 연결부재
120: 반도체칩
125: 방열부재
130: 봉합재
140: 연결부재

Claims (13)

  1. 접속패드가 배치된 활성면과 활성면의 반대측인 비활성면을 갖는 반도체칩;
    상기 반도체칩의 비활성면에 부착되며 상기 반도체칩보다 두꺼운 방열부재;
    상기 반도체칩 및 상기 방열부재 각각의 적어도 일부를 덮는 봉합재;
    상기 반도체칩의 활성면 상에 배치되며, 상기 접속패드와 전기적으로 연결된 재배선층을 포함하는 연결부재;
    상기 봉합재 상에 배치된 방열 패턴층; 및
    상기 방열 패턴층과 상기 방열부재를 연결하는 방열 비아를 포함하며,
    상기 봉합재의 적어도 일부 영역은 상기 방열부재의 상면을 덮고,
    상기 방열 비아는 상기 봉합재의 상기 적어도 일부 영역을 관통하고,
    상기 방열부재는 탄소 및 금속의 복합체인 팬-아웃 반도체 패키지.
  2. 삭제
  3. 제1항에 있어서,
    상기 방열부재는 금속 매트릭스 내에 탄소 입자가 분산된 형태이고,
    상기 탄소 입자는 형상 이방성을 가지며, 장축이 상기 반도체칩의 두께 방향으로 배향된 형태인 팬-아웃 반도체 패키지.
  4. 제1항에 있어서,
    상기 방열부재는 금속 매트릭스 내에 탄소 입자가 분산된 형태이고,
    상기 탄소 입자의 표면에는 금속층이 코팅된 팬-아웃 반도체 패키지.
  5. 제1항에 있어서,
    상기 방열부재는 금속 매트릭스 내에 탄소 입자가 분산된 형태이고,
    상기 방열부재는 복수의 방열층이 적층된 구조를 갖는 팬-아웃 반도체 패키지.
  6. 제5항에 있어서,
    상기 탄소 입자는 형상 이방성을 가지며, 상기 복수의 방열층은 이에 포함된 탄소 입자의 배향 방향이 서로 다른 팬-아웃 반도체 패키지.
  7. 삭제
  8. 제1항에 있어서,
    상기 방열부재는 접착층을 매개로 상기 반도체칩의 비활성면에 부착된 팬-아웃 반도체 패키지.
  9. 제8항에 있어서,
    상기 접착층은 내부에 방열 필러를 포함하는 팬-아웃 반도체 패키지.
  10. 제8항에 있어서,
    상기 접착층의 두께는 1um 이하인 팬-아웃 반도체 패키지.
  11. 제1항에 있어서,
    상기 방열부재는 상기 반도체칩의 비활성면에 직접 본딩된 팬-아웃 반도체 패키지.
  12. 제1항에 있어서,
    상기 방열부재에서 상기 반도체칩의 반대편 면에 배치되며 표면 요철 구조를 갖는 금속패턴층을 더 포함하는 팬-아웃 반도체 패키지.
  13. 삭제
KR1020180106635A 2018-09-06 2018-09-06 팬-아웃 반도체 패키지 KR102164795B1 (ko)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020180106635A KR102164795B1 (ko) 2018-09-06 2018-09-06 팬-아웃 반도체 패키지
US16/282,642 US10748833B2 (en) 2018-09-06 2019-02-22 Fan-out semiconductor package
TW108106173A TWI709206B (zh) 2018-09-06 2019-02-23 扇出型半導體封裝
CN201910358239.9A CN110880486B (zh) 2018-09-06 2019-04-30 扇出型半导体封装件

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020180106635A KR102164795B1 (ko) 2018-09-06 2018-09-06 팬-아웃 반도체 패키지

Publications (2)

Publication Number Publication Date
KR20200028216A KR20200028216A (ko) 2020-03-16
KR102164795B1 true KR102164795B1 (ko) 2020-10-13

Family

ID=69718970

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020180106635A KR102164795B1 (ko) 2018-09-06 2018-09-06 팬-아웃 반도체 패키지

Country Status (4)

Country Link
US (1) US10748833B2 (ko)
KR (1) KR102164795B1 (ko)
CN (1) CN110880486B (ko)
TW (1) TWI709206B (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102653213B1 (ko) * 2019-05-13 2024-04-01 삼성전기주식회사 반도체 패키지
KR102574409B1 (ko) * 2019-07-01 2023-09-04 삼성전기주식회사 반도체 패키지
KR20210096497A (ko) * 2020-01-28 2021-08-05 삼성전자주식회사 방열 구조체를 포함한 반도체 패키지
KR20210131477A (ko) * 2020-04-23 2021-11-03 삼성전자주식회사 반도체 장치
CN114334854A (zh) * 2020-09-30 2022-04-12 华为技术有限公司 芯片及其制造方法、电子设备
TWI755349B (zh) * 2021-10-06 2022-02-11 友達光電股份有限公司 封裝結構

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006045596A (ja) * 2004-08-02 2006-02-16 Hitachi Metals Ltd 高熱伝導・低熱膨脹複合体およびその製造方法
JP2010073851A (ja) * 2008-09-18 2010-04-02 Denso Corp 半導体装置
US20150348865A1 (en) 2014-05-30 2015-12-03 Michael B. Vincent Microelectronic packages having sidewall-deposited heat spreader structures and methods for the fabrication thereof
US20170069562A1 (en) 2014-03-28 2017-03-09 Hitachi, Ltd. Power Conversion Apparatus
JP2017183521A (ja) * 2016-03-30 2017-10-05 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09312362A (ja) 1996-05-23 1997-12-02 Sumitomo Electric Ind Ltd ヒートシンク及びその製造方法ならびにそれを用いたパッケージ
JP4759122B2 (ja) 2000-09-12 2011-08-31 ポリマテック株式会社 熱伝導性シート及び熱伝導性グリス
TWI259211B (en) 2002-02-27 2006-08-01 Jian-Min Sung Heat-dissipation body containing diamond powder
US20050189647A1 (en) 2002-10-11 2005-09-01 Chien-Min Sung Carbonaceous composite heat spreader and associated methods
JP2005005528A (ja) 2003-06-12 2005-01-06 Hitachi Metals Ltd 半導体素子搭載用モジュール
CN102639321A (zh) 2009-12-01 2012-08-15 应用纳米结构方案公司 含有碳纳米管并入的纤维材料的金属基体复合材料及其制造方法
TWI451942B (zh) 2010-09-21 2014-09-11 Ritedia Corp 具實質平坦顆粒尖端之超研磨工具及其相關方法
WO2013052592A1 (en) 2011-10-05 2013-04-11 Flipchip International, Llc Wafer level applied thermal heat sink
KR101411956B1 (ko) 2012-02-29 2014-07-04 한국생산기술연구원 이종접합 구조체 및 그 제조방법
JP6023474B2 (ja) 2012-06-08 2016-11-09 デンカ株式会社 熱伝導性絶縁シート、金属ベース基板及び回路基板、及びその製造方法
US9735087B2 (en) * 2012-09-20 2017-08-15 Taiwan Semiconductor Manufacturing Company, Ltd. Wafer level embedded heat spreader
US9209151B2 (en) * 2013-09-26 2015-12-08 General Electric Company Embedded semiconductor device package and method of manufacturing thereof
KR101634067B1 (ko) * 2014-10-01 2016-06-30 주식회사 네패스 반도체 패키지 및 그 제조방법
US10276467B2 (en) * 2016-03-25 2019-04-30 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US9875970B2 (en) 2016-04-25 2018-01-23 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR102565119B1 (ko) * 2016-08-25 2023-08-08 삼성전기주식회사 전자 소자 내장 기판과 그 제조 방법 및 전자 소자 모듈
KR102591618B1 (ko) * 2016-11-02 2023-10-19 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
KR101982049B1 (ko) * 2016-11-23 2019-05-24 삼성전기주식회사 팬-아웃 반도체 패키지
KR102041661B1 (ko) * 2016-12-06 2019-11-07 삼성전기주식회사 팬-아웃 반도체 패키지
US9978731B1 (en) * 2016-12-28 2018-05-22 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2006045596A (ja) * 2004-08-02 2006-02-16 Hitachi Metals Ltd 高熱伝導・低熱膨脹複合体およびその製造方法
JP2010073851A (ja) * 2008-09-18 2010-04-02 Denso Corp 半導体装置
US20170069562A1 (en) 2014-03-28 2017-03-09 Hitachi, Ltd. Power Conversion Apparatus
US20150348865A1 (en) 2014-05-30 2015-12-03 Michael B. Vincent Microelectronic packages having sidewall-deposited heat spreader structures and methods for the fabrication thereof
JP2017183521A (ja) * 2016-03-30 2017-10-05 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

Also Published As

Publication number Publication date
TWI709206B (zh) 2020-11-01
CN110880486B (zh) 2023-10-20
TW202011545A (zh) 2020-03-16
US20200083137A1 (en) 2020-03-12
KR20200028216A (ko) 2020-03-16
US10748833B2 (en) 2020-08-18
CN110880486A (zh) 2020-03-13

Similar Documents

Publication Publication Date Title
US11121066B2 (en) Fan-out semiconductor package
JP6497684B2 (ja) ファン−アウト半導体パッケージ
KR102164795B1 (ko) 팬-아웃 반도체 패키지
KR102164794B1 (ko) 팬-아웃 반도체 패키지
KR102185706B1 (ko) 팬-아웃 반도체 패키지
TW201814857A (zh) 扇出型半導體封裝
KR102016491B1 (ko) 팬-아웃 반도체 패키지
KR102145218B1 (ko) 팬-아웃 반도체 패키지
KR102055593B1 (ko) 팬-아웃 반도체 패키지
US20190333837A1 (en) Fan-out semiconductor package
KR20200134035A (ko) 반도체 패키지 및 이를 포함하는 안테나 모듈
KR102145203B1 (ko) 팬-아웃 반도체 패키지
KR102513087B1 (ko) 팬-아웃 반도체 패키지
KR102538180B1 (ko) 패드 오픈 구조체 및 이를 포함하는 반도체 패키지
US11670518B2 (en) Method of manufacturing semiconductor package having connection structure with tapering connection via layers
KR20200142966A (ko) 반도체 패키지
KR102509645B1 (ko) 팬-아웃 반도체 패키지
KR20200114313A (ko) 반도체 패키지
KR102495574B1 (ko) 반도체 패키지
KR102570270B1 (ko) 반도체 패키지
KR102086363B1 (ko) 반도체 패키지
KR20200047132A (ko) 반도체 패키지
KR20200053828A (ko) 반도체 패키지 및 이에 이용되는 전자파 차폐 구조물
KR20190140160A (ko) 반도체 패키지
KR102555814B1 (ko) 반도체 패키지

Legal Events

Date Code Title Description
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant