KR20200053828A - 반도체 패키지 및 이에 이용되는 전자파 차폐 구조물 - Google Patents

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Abstract

본 개시는 한층 이상의 재배선층을 포함하는 연결구조체, 연결구조체 상에 배치되며 한층 이상의 재배선층과 전기적으로 연결된 접속패드를 갖는 반도체칩, 연결구조체 상에 배치되며 반도체칩의 적어도 일부를 덮는 봉합재, 및 봉합재의 적어도 일부를 덮는 차폐구조체를 포함하며, 차폐구조체는 복수의 개구를 갖는 도체패턴층, 도체패턴층을 덮으며 복수의 개구를 막는 제1금속층, 및 제1금속층을 덮는 제2금속층을 포함하며, 제2금속층의 두께가 제1금속층의 두께보다 두꺼운 반도체 패키지, 및 이에 이용되는 전자파 차폐 구조물에 관한 것이다.

Description

반도체 패키지 및 이에 이용되는 전자파 차폐 구조물{SEMICONDUCTOR PACKAGE AND ELECTROMAGNETIC INTERFERENCE SHIELDING STRUCTURE FOR THE SAME}
본 개시는 반도체 패키지, 및 상기 반도체 패키지의 전자파 차폐를 위하여 이용될 수 있는 전자파 차폐 구조물에 관한 것이다.
사용자의 그립 감과 디자인을 위해 얇지만 고사양의 디바이스를 원하면서 필수 부품인 반도체 패키지는 더 작고 얇아지게 되었다.　 이렇게 여유 공간 없이 자리 잡은 부품에서 발생하는 전자파들이 서로 간섭하게 되면서 오작동 문제가 불거지기 시작했다. 이를 해결하기 위해　전자파(EMI: Electromagnetic Interference) 차폐 기술을 더욱 적극적으로 적용하려고 시도되고 있다.
최근에는　반도체 패키지 자체에 전자파 차단용 금속 피막을 형성하는 차폐 기술이 사용되고 있다. 그런데, 금속 피막이 형성되는 반도체 패키지의 외측 표면은 통상 편평하지 않은바 금속 피막 형성시 밀착력 및 신뢰성이 문제되고 있다.
본 개시의 여러 목적 중 하나는 밀착력과 신뢰성이 우수한 차폐구조체가 적용된 반도체 패키지 및 이에 이용되는 전자파 차폐 구조물을 제공하는 것이다.
본 개시를 통하여 제안하는 여러 해결 수단 중 하나는 베이스층 상에 먼저 복수의 개구를 갖는 도체패턴층을 형성하고, 다음으로 도체패턴층 및 복수의 개구에 의하여 오픈된 베이스층의 표면을 덮도록 제1금속층을 형성하고, 다음으로 제1금속층을 시드층으로 이용하여 제1금속층을 덮는 상당한 두께의 제2금속층을 형성하는 방법으로 전자파 차폐 구조물을 형성하며, 이러한 전자파 차폐 구조물을 반도체 패키지의 외측 표면에 차폐구조체로 도입하는 것이다.
예를 들면, 본 개시에서 제안하는 일례에 따른 반도체 패키지는 한층 이상의 재배선층을 포함하는 연결구조체, 상기 연결구조체 상에 배치되며 상기 한층 이상의 재배선층과 전기적으로 연결된 접속패드를 갖는 반도체칩, 상기 연결구조체 상에 배치되며 상기 반도체칩의 적어도 일부를 덮는 봉합재, 및 상기 봉합재의 적어도 일부를 덮는 차폐구조체를 포함하며, 상기 차폐구조체는 복수의 개구를 갖는 도체패턴층, 상기 도체패턴층을 덮으며 상기 복수의 개구를 막는 제1금속층, 및 상기 제1금속층을 덮는 제2금속층을 포함하며, 상기 제2금속층의 두께가 상기 제1금속층의 두께보다 두꺼운 것일 수 있다.
또한, 본 개시에서 제안하는 일례에 따른 전자파 차폐 구조물은, 베이스층, 상기 베이스층 상에 배치되며 상기 베이스층의 표면의 적어도 일부를 각각 오픈시키는 복수의 개구를 갖는 도체패턴층, 상기 도체패턴층의 표면 및 상기 복수의 개구에 의하여 오픈된 상기 베이스층의 표면을 덮는 제1금속층, 및 상기 제1금속층을 덮는 제2금속층을 포함하며, 상기 제2금속층의 두께가 상기 제1금속층의 두께보다 두꺼운 것일 수 있다.
본 개시의 여러 효과 중 일 효과로서 밀착력과 신뢰성이 우수한 차폐구조체가 적용된 반도체 패키지 및 이에 이용되는 전자파 차폐 구조물을 제공할 수 있다.
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도 10a는 반도체 패키지의 외측 표면에 도체패턴층이 형성된 것을 개략적으로 나타낸 단면도다.
도 10b는 도 10a의 도체패턴층을 위에서 바라본 경우의 개략적인 평면도다.
도 11a는 반도체 패키지의 외측 표면에 형성된 도체패턴층에 복수의 개구가 형성된 것을 개략적으로 나타낸 단면도다.
도 11b는 도 11a의 도체패턴층을 위에서 바라본 경우의 개략적인 평면도다.
도 12a는 반도체 패키지의 외측 표면에 제1금속층이 더 형성된 것을 개략적으로 나타낸 단면도다.
도 12b는 도 12a의 제1금속층을 위에서 바라본 경우의 개략적인 평면도다.
도 13a는 반도체 패키지의 외측 표면에 제2금속층이 더 형성된 것을 개략적으로 나타낸 단면도다.
도 13b는 도 13a의 제2금속층을 위에서 바라본 경우의 개략적인 평면도다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
이하, 첨부된 도면을 참조하여 본 개시에 대해 설명한다. 도면에서 요소들의 형상 및 크기 등은 보다 명확한 설명을 위해 과장되거나 축소될 수 있다.
전자기기
도 1은 전자기기 시스템의 예를 개략적으로 나타내는 블록도이다.
도면을 참조하면, 전자기기(1000)는 메인보드(1010)를 수용한다. 메인보드(1010)에는 칩 관련부품(1020), 네트워크 관련부품(1030), 및 기타부품(1040) 등이 물리적 및/또는 전기적으로 연결되어 있다. 이들은 후술하는 다른 부품과도 결합되어 다양한 신호라인(1090)을 형성한다.
칩 관련부품(1020)으로는 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩; 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 어플리케이션 프로세서 칩; 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 형태의 칩 관련 부품이 포함될 수 있음은 물론이다. 또한, 이들 부품(1020)이 서로 조합될 수 있음은 물론이다.
네트워크 관련부품(1030)으로는, Wi-Fi(IEEE 802.11 패밀리 등), WiMAX(IEEE 802.16 패밀리 등), IEEE 802.20, LTE(long term evolution), Ev-DO, HSPA+, HSDPA+, HSUPA+, EDGE, GSM, GPS, GPRS, CDMA, TDMA, DECT, Bluetooth, 3G, 4G, 5G 및 그 이후의 것으로 지정된 임의의 다른 무선 및 유선 프로토콜들이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다수의 무선 또는 유선 표준들이나 프로토콜들 중의 임의의 것이 포함될 수 있다. 또한, 네트워크 관련부품(1030)이 칩 관련 부품(1020)과 더불어 서로 조합될 수 있음은 물론이다.
기타부품(1040)으로는, 고주파 인덕터, 페라이트 인덕터, 파워 인덕터, 페라이트 비즈, LTCC(low Temperature Co-Firing Ceramics), EMI(Electro Magnetic Interference) filter, MLCC(Multi-Layer Ceramic Condenser) 등이 포함되며, 이에 한정되는 것은 아니고, 이 외에도 기타 다른 다양한 용도를 위하여 사용되는 수동부품 등이 포함될 수 있다. 또한, 기타부품(1040)이 칩 관련 부품(1020) 및/또는 네트워크 관련 부품(1030)과 더불어 서로 조합될 수 있음은 물론이다.
전자기기(1000)의 종류에 따라, 전자기기(1000)는 메인보드(1010)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품을 포함할 수 있다. 다른 부품의 예를 들면, 카메라(1050), 안테나(1060), 디스플레이(1070), 배터리(1080), 오디오 코덱(미도시), 비디오 코덱(미도시), 전력 증폭기(미도시), 나침반(미도시), 가속도계(미도시), 자이로스코프(미도시), 스피커(미도시), 대량 저장 장치(예컨대, 하드디스크 드라이브)(미도시), CD(compact disk)(미도시), 및 DVD(digital versatile disk)(미도시) 등이 있으며, 다만, 이에 한정되는 것은 아니고, 이 외에도 전자기기(1000)의 종류에 따라 다양한 용도를 위하여 사용되는 기타 부품 등이 포함될 수 있음은 물론이다.
전자기기(1000)는, 스마트 폰(smart phone), 개인용 정보 단말기(personal digital assistant), 디지털 비디오 카메라(digital video camera), 디지털 스틸 카메라(digital still camera), 네트워크 시스템(network system), 컴퓨터(computer), 모니터(monitor), 태블릿(tablet), 랩탑(laptop), 넷북(netbook), 텔레비전(television), 비디오 게임(video game), 스마트 워치(smart watch), 오토모티브(Automotive) 등일 수 있다. 다만, 이에 한정되는 것은 아니며, 이들 외에도 데이터를 처리하는 임의의 다른 전자기기일 수 있음은 물론이다.
도 2는 전자기기의 일례를 개략적으로 나타낸 사시도다.
도면을 참조하면, 반도체 패키지는 상술한 바와 같은 다양한 전자기기에 다양한 용도로써 적용된다. 예를 들면, 스마트 폰(1100)의 바디(1101) 내부에는 메인보드 등의 인쇄회로기판(1110)이 수용되어 있으며, 이러한 인쇄회로기판(1110)에는 다양한 부품(1120) 들이 물리적 및/또는 전기적으로 연결되어 있다. 또한, 카메라(1130)와 같이 인쇄회로기판(1110)에 물리적 및/또는 전기적으로 연결되거나 그렇지 않을 수도 있는 다른 부품이 바디(1101) 내에 수용되어 있다. 부품(1120) 중 일부는 칩 관련부품일 수 있으며, 예를 들면, 반도체 패키지(1121)일 수 있으나, 이에 한정되는 것은 아니다. 전자기기는 반드시 스마트 폰(1100)에 한정되는 것은 아니며, 상술한 바와 같이 다른 전자기기일 수도 있음은 물론이다.
반도체 패키지
일반적으로 반도체칩은 수많은 미세 전기 회로가 집적되어 있으나 그 자체로는 반도체 완성품으로서의 역할을 할 수 없으며, 외부의 물리적 또는 화학적 충격에 의해 손상될 가능성이 존재한다. 그래서 반도체칩 자체를 그대로 사용하지 않고 반도체칩을 패키징하여 패키지 상태로 전자기기 등에 사용하고 있다.
반도체 패키징이 필요한 이유는, 전기적인 연결이라는 관점에서 볼 때, 반도체칩과 전자기기의 메인보드의 회로 폭에 차이가 있기 때문이다. 구체적으로, 반도체칩의 경우, 접속패드의 크기와 접속패드간의 간격이 매우 미세한 반면 전자기기에 사용되는 메인보드의 경우, 부품 실장 패드의 크기 및 부품 실장 패드의 간격이 반도체칩의 스케일보다 훨씬 크다. 따라서, 반도체칩을 이러한 메인보드 상에 바로 장착하기 어려우며 상호간의 회로 폭 차이를 완충시켜 줄 수 있는 패키징 기술이 요구되는 것이다.
이러한 패키징 기술에 의하여 제조되는 반도체 패키지는 구조 및 용도에 따라서 팬-인 반도체 패키지(Fan-in semiconductor package)와 팬-아웃 반도체 패키지(Fan-out semiconductor package)로 구분될 수 있다.
이하에서는, 도면을 참조하여 팬-인 반도체 패키지와 팬-아웃 반도체 패키지에 대하여 보다 자세히 알아보도록 한다.
도 3a 및 도 3b는 팬-인 반도체 패키지의 패키징 전후를 개략적으로 나타낸 단면도다.
도 4는 팬-인 반도체 패키지의 패키징 과정을 개략적으로 나타낸 단면도다.
도면을 참조하면, 반도체칩(2220)은 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등을 포함하는 바디(2221), 바디(2221)의 일면 상에 형성된 알루미늄(Al) 등의 금속 물질을 포함하는 접속패드(2222), 및 바디(2221)의 일면 상에 형성되며 접속패드(2222)의 적어도 일부를 덮는 산화막 또는 질화막 등의 패시베이션막(2223)을 포함하는, 예를 들면, 베어(Bare) 상태의 집적회로(IC)일 수 있다. 이때, 접속패드(2222)는 매우 작기 때문에, 집적회로(IC)는 전자기기의 메인보드 등은 물론, 중간 레벨의 인쇄회로기판(PCB)에도 실장 되기 어렵다.
이에, 접속패드(2222)를 재배선하기 위하여 반도체칩(2220) 상에 반도체칩(2220)의 사이즈에 맞춰 연결구조체(2240)를 형성한다. 연결구조체(2240)는 반도체칩(2220) 상에 감광성 절연수지(PID)와 같은 절연물질로 절연층(2241)을 형성하고, 접속패드(2222)를 오픈시키는 비아홀(2243h)을 형성한 후, 배선패턴(2242) 및 비아(2243)를 형성하여 형성할 수 있다. 그 후, 연결구조체(2240)를 보호하는 패시베이션층(2250)을 형성하고, 개구부(2251)를 형성한 후, 언더범프금속(2260) 등을 형성한다. 즉, 일련의 과정을 통하여, 예를 들면, 반도체칩(2220), 연결구조체(2240), 패시베이션층(2250), 및 언더범프금속(2260)을 포함하는 팬-인 반도체 패키지(2200)가 제조된다.
이와 같이, 팬-인 반도체 패키지는 반도체칩의 접속패드, 예컨대 I/O(Input/Output) 단자를 모두 소자 안쪽에 배치시킨 패키지형태이며, 팬-인 반도체 패키지는 전기적 특성이 좋으며 저렴하게 생산할 수 있다. 따라서, 스마트폰에 들어가는 많은 소자들이 팬-인 반도체 패키지 형태로 제작되고 있으며, 구체적으로는 소형이면서도 빠른 신호 전달을 구현하는 방향으로 개발이 이루어지고 있다.
다만, 팬-인 반도체 패키지는 I/O 단자를 모두 반도체칩 안쪽에 배치해야 하는바 공간적인 제약이 많다. 따라서, 이러한 구조는 많은 수의 I/O 단자를 갖는 반도체칩이나 크기가 작은 반도체칩에 적용하는데 어려운 점이 있다. 또한, 이러한 취약점으로 인하여 전자기기의 메인보드에 팬-인 반도체 패키지가 직접 실장 되어 사용될 수 없다. 반도체칩의 I/O 단자를 재배선 공정으로 그 크기와 간격을 확대하였다 하더라도, 전자기기 메인보드에 직접 실장 될 수 있을 정도의 크기와 간격을 가지는 것은 아니기 때문이다.
도 5는 팬-인 반도체 패키지가 인쇄회로기판 상에 실장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도 6은 팬-인 반도체 패키지가 인쇄회로기판 내에 내장되어 최종적으로 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-인 반도체 패키지(2200)는 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 인쇄회로기판(2301)을 통하여 다시 한 번 재배선되며, 최종적으로는 인쇄회로기판(2301) 상에 팬-인 반도체 패키지(2200)가 실장된 상태로 전자기기의 메인보드(2500)에 실장될 수 있다. 이때, 솔더볼(2270) 등은 언더필 수지(2280) 등으로 고정될 수 있으며, 외측은 몰딩재(2290) 등으로 커버될 수 있다. 또는, 팬-인 반도체 패키지(2200)는 별도의 인쇄회로기판(2302) 내에 내장(Embedded) 될 수 도 있으며, 내장된 상태로 인쇄회로기판(2302)에 의하여 반도체칩(2220)의 접속패드들(2222), 즉 I/O 단자들이 다시 한 번 재배선되고, 최종적으로 전자기기의 메인보드(2500)에 실장될 수 있다.
이와 같이, 팬-인 반도체 패키지는 전자기기의 메인보드에 직접 실장 되어 사용되기 어렵기 때문에, 별도의 인쇄회로기판 상에 실장된 후 다시 패키징 공정을 거쳐 전자기기 메인보드에 실장되거나, 또는 인쇄회로기판 내에 내장된 채로 전자기기 메인보드에 실장되어 사용되고 있다.
도 7은 팬-아웃 반도체 패키지의 개략적은 모습을 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는, 예를 들면, 반도체칩(2120)의 외측이 봉합재(2130)로 보호되며, 반도체칩(2120)의 접속패드(2122)가 연결구조체(2140)에 의하여 반도체칩(2120)의 바깥쪽까지 재배선된다. 이때, 연결구조체(2140) 상에는 패시베이션층(2150)이 더 형성될 수 있으며, 패시베이션층(2150)의 개구부에는 언더범프금속(2160)이 더 형성될 수 있다. 언더범프금속(2160) 상에는 솔더볼(2170)이 더 형성될 수 있다. 반도체칩(2120)은 바디(2121), 접속패드(2122) 등을 포함하는 집적회로(IC)일 수 있다. 연결구조체(2140)는 절연층(2141), 절연층(2241) 상에 형성된 재배선층(2142), 접속패드(2122)와 재배선층(2142) 등을 전기적으로 연결하는 비아(2143)를 포함할 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태이다. 상술한 바와 같이, 팬-인 반도체 패키지는 반도체칩의 I/O 단자를 모두 반도체칩 안쪽에 배치시켜야 하고 이에 소자 사이즈가 작아지면 볼 크기와 피치를 줄여야 하므로 표준화된 볼 레이아웃을 사용할 수 없다. 반면, 팬-아웃 반도체 패키지는 이와 같이 반도체칩 상에 형성된 연결구조체를 통하여 반도체칩의 바깥쪽에 까지 I/O 단자를 재배선하여 배치시킨 형태인바 반도체칩의 크기가 작아지더라도 표준화된 볼 레이아웃을 그대로 사용할 수 있는바, 후술하는 바와 같이 전자기기의 메인보드에 별도의 인쇄회로기판 없이도 실장될 수 있다.
도 8은 팬-아웃 반도체 패키지가 전자기기의 메인보드에 실장된 경우를 개략적으로 나타낸 단면도다.
도면을 참조하면, 팬-아웃 반도체 패키지(2100)는 솔더볼(2170) 등을 통하여 전자기기의 메인보드(2500)에 실장될 수 있다. 즉, 상술한 바와 같이, 팬-아웃 반도체 패키지(2100)는 반도체칩(2120) 상에 반도체칩(2120)의 사이즈를 벗어나는 팬-아웃 영역까지 접속패드(2122)를 재배선할 수 있는 연결구조체(2140)를 형성하기 때문에, 표준화된 볼 레이아웃을 그대로 사용할 수 있으며, 그 결과 별도의 인쇄회로기판 등 없이도 전자기기의 메인보드(2500)에 실장 될 수 있다.
이와 같이, 팬-아웃 반도체 패키지는 별도의 인쇄회로기판 없이도 전자기기의 메인보드에 실장 될 수 있기 때문에, 인쇄회로기판을 이용하는 팬-인 반도체 패키지 대비 두께를 얇게 구현할 수 있는바 소형화 및 박형화가 가능하다. 또한, 열 특성과 전기적 특성이 우수하여 모바일 제품에 특히 적합하다. 또한, 인쇄회로기판(PCB)을 이용하는 일반적인 POP(Package on Package) 타입 보다 더 컴팩트하게 구현할 수 있고, 휨 현상 발생으로 인한 문제를 해결할 수 있다.
한편, 팬-아웃 반도체 패키지는 이와 같이 반도체칩을 전자기기의 메인보드 등에 실장하기 위하여, 그리고 외부의 충격으로부터 반도체칩을 보호하기 위한 패키지 기술을 의미하는 것으로, 이와는 스케일, 용도 등이 상이하며, 팬-인 반도체 패키지가 내장되는 인쇄회로기판 등의 인쇄회로기판(PCB)과는 다른 개념이다.
이하에서는, 밀착력과 신뢰성이 우수한 차폐구조체가 적용된 반도체 패키지 및 이에 이용되는 전자파 차폐 구조물에 대하여 도면을 참조하여 설명한다.
도 9는 반도체 패키지의 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 일례에 따른 팬-아웃 반도체 패키지(100A)는 관통홀(110H)을 갖는 프레임(110), 관통홀(110H)에 배치되며 접속패드(122)가 배치된 활성면 및 활성면의 반대측에 배치된 비활성면을 갖는 반도체칩(120), 프레임(110) 및 반도체칩(120)의 비활성면 각각의 적어도 일부를 덮으며 관통홀(110H)의 적어도 일부를 채우는 봉합재(130), 프레임(110) 및 반도체칩(120)의 활성면 상에 배치되며 접속패드(122)와 전기적으로 연결된 한층 이상의 재배선층(142)을 포함하는 연결구조체(140), 연결구조체(140) 상에 배치된 패시베이션층(150), 패시베이션층(150)의 복수의 개구부 상에 각각 배치된 복수의 언더범프금속(160), 패시베이션층(150) 상에 배치되며 복수의 언더범프금속(160)과 각각 연결된 복수의 전기연결금속(170), 및 봉합재(130)의 상면을 덮으며 봉합재(130)의 측면과 프레임(110)의 측면과 연결구조체(140)의 측면을 덮도록 연장 배치된 차폐구조체(180)를 포함한다.
차폐구조체(180)는 복수의 개구(181h)를 갖는 도체패턴층(181), 도체패턴층(181)을 덮으며 복수의 개구(181h)를 막는 제1금속층(182), 및 제1금속층(182)을 덮는 제2금속층(183)을 포함한다. 제1금속층(182)은 도체패턴층(181)의 복수의 개구(181h)를 모두 막도록 스퍼터와 같은 무전해 도금으로 얇게 형성될 수 있으며, 제2금속층(183)은 우수한 전자파 차폐 효과를 가지기 위하여 전해 도금으로 두껍게 형성될 수 있는바, 제2금속층(183)은 제1금속층(182)보다 두께가 두꺼울 수 있다.
한편, 최근에는　반도체 패키지 자체에 전자파 차단용 금속 피막을 형성하는 차폐 기술이 사용되고 있으나, 금속 피막이 형성되는 반도체 패키지의 외측 표면은 통상 편평하지 않은바, 금속 피막의 형성시 밀착력 및 신뢰성이 문제되고 있다. 예를 들면, 반도체 패키지의 경우 웨이퍼(Wafer) 또는 판넬(Panel) 레벨에서 복수 개가 동시에 형성되며, 이후 다이싱에 의하여 싱귤레이션이 진행된다. 이때, 다이싱 이후의 몰딩 재료나 판넬 재료의 경우 무기필러가 제거된 영역이나 또는 유리섬유가 노출된 외측 표면에 가질 수 있으며, 따라서 여기에 금속 피막을 형성하는 경우 몰딩 재료와 금속 피막 사이의 밀착력 부족으로 인한 들뜸이 발생할 수 있다. 또한, 판넬 재료의 유리섬유 노출과 무기필러 유출로 인한 표면의 불균일로 인하여 메탈 스퍼터와 도금을 이용한 피막 형성이 제대로 되지 않는 영역이 생길 수 있다. 즉, 커버리지 문제가 발생할 수 있다.
반면, 일례에 따른 반도체 패키지(100A)는 먼저 패키지(100A)의 외측 표면에 복수의 개구(181h)를 갖는 도체패턴층(181)을 형성한다. 이때, 복수의 개구(181h)를 갖는 도체패턴층(181)은 접착성 수지에 금속나노입자가 분산된 형태의 도전성 메시(Mesh) 구조일 수 있으며, 따라서 패키지(100A)의 외측 표면이 상술한 바와 같이 불균일하다 하여도 우수한 밀착력 및 신뢰성을 가질 수 있다. 다음으로, 금속 스퍼터 등으로 제1금속층(182)을 형성한다. 제1금속층(182)은 도체패턴층(181)을 덮으며 얇은 두께로 형성되는바 복수의 개구(181h)를 막을 수 있다. 도체패턴층(181)이 이미 형성되어 있는 상태에서 제1금속층(182)을 형성하는바 패키지(100A)의 외측 표면이 상술한 바와 같이 불균일하다 하여도 제1금속층(182) 역시 우수한 밀착력 및 신뢰성을 가질 수 있다. 다음으로, 전해도금 등으로 제1금속층(182)을 시드층으로 이용하여 제2금속층(183)을 형성한다. 제2금속층(183)은 제1금속층(182)을 덮는다. 제2금속층(183)은 제1금속층(182) 상에 형성되는 것인바 역시 우수한 밀착력 및 신뢰성을 가질 수 있다. 제2금속층(183)은 상당한 두께를 가질 수 있는바, 우수한 전자파 차폐 효과를 가질 수 있으며, 방열 효과도 가질 수 있다.
이와 같이, 일례에 따른 반도체 패키지(100A)는 패키지(100A)의 외측 표면을 베이스층으로 하여, 이러한 베이스층 상에 베이스층의 표면의 적어도 일부를 각각 오픈시키는 복수의 개구(181h)를 갖는 도체패턴층(181)과, 도체패턴층(181)의 표면 및 복수의 개구(181h)에 의하여 오픈된 베이스층의 표면을 덮는 제1금속층(182)과, 제1금속층(182)을 덮으며 두께가 제1금속층(182)보다 두꺼운 제2금속층(183)을 포함하는 전자파 차폐 구조물이 형성되었는바, 밀착력 및 신뢰성이 우수하며, 전자파를 효과적으로 차폐할 수 있고, 나아가 방열 효과도 가질 수 있다.
이하, 일례에 따른 팬-아웃 반도체 패키지(100A)에 포함되는 각각의 구성에 대하여 보다 자세히 설명한다.
프레임(110)은 구체적인 재료에 따라 패키지(100A)의 강성을 보다 개선시킬 수 있으며, 봉합재(130)의 두께 균일성 확보 등의 역할을 수행할 수 있다. 프레임(110)은 관통홀(110H)을 가진다. 관통홀(110H) 내에는 반도체칩(120)이 프레임(110)과 소정거리 이격 되도록 배치된다. 반도체칩(120)의 측면 주위는 프레임(110)에 의하여 둘러싸일 수 있다. 다만, 이는 일례에 불과하며 다른 형태로 다양하게 변형될 수 있으며, 그 형태에 따라서 다른 기능을 수행할 수 있다. 필요에 따라서는 프레임(110)을 생략할 수 있다.
프레임(110)은 절연층(111)을 포함한다. 절연층(111)의 재료로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유(Glass Fiber, Glass Cloth, Glass Fabric) 등의 심재에 함침된 수지, 예를 들면, 프리프레그(prepreg), ABF(Ajinomoto Build-up Film), FR-4, BT(Bismaleimide Triazine) 등이 사용될 수 있다. 유리섬유 등을 포함하는 프리프레그와 같은 강성이 높은 자재를 사용하면, 프레임(110)을 패키지(100A)의 워피지 제어를 위한 지지부재로도 활용 할 수 있다.
반도체칩(120)은 소자 수백 내지 수백만 개 이상이 하나의 칩 안에 집적화된 집적회로(IC: Integrated Circuit)일 수 있다. 이때 집적회로는, 예를 들면, 센트랄 프로세서(예컨대, CPU), 그래픽 프로세서(예컨대, GPU), 필드 프로그램어블 게이트 어레이(FPGA), 디지털 신호 프로세서, 암호화 프로세서, 마이크로 프로세서, 마이크로 컨트롤러 등의 프로세서칩, 구체적으로는 어플리케이션 프로세서(AP: Application Processor)일 수 있으나, 이에 한정되는 것은 아니며, 아날로그-디지털 컨버터, ASIC(application-specific IC) 등의 로직 칩이나, 휘발성 메모리(예컨대, DRAM), 비-휘발성 메모리(예컨대, ROM), 플래시 메모리 등의 메모리 칩일 수도 있다. 또한, 이들이 서로 조합되어 배치될 수도 있음은 물론이다.
반도체칩(120)은 액티브 웨이퍼를 기반으로 형성된 것일 수 있으며, 이 경우 바디(121)를 이루는 모재로는 실리콘(Si), 게르마늄(Ge), 갈륨비소(GaAs) 등이 사용될 수 있다. 바디(121)에는 다양한 회로가 형성되어 있을 수 있다. 접속패드(122)는 반도체칩(120)을 다른 구성요소와 전기적으로 연결시키기 위한 것으로, 형성물질로는 알루미늄(Al) 등의 금속 물질을 특별한 제한 없이 사용할 수 있다. 바디(121) 상에는 접속패드(122)를 노출시키는 패시베이션막(123)이 형성될 수 있으며, 패시베이션막(123)은 산화막 또는 질화막 등일 수 있고, 또는 산화막과 질화막의 이중층일 수도 있다. 패시베이션막(123)을 통하여 접속패드(122) 하면은 봉합재(130) 하면과 단차를 가질 수 있으며, 봉합재(130)가 접속패드(122) 하면으로 블리딩 되는 것을 어느 정도 방지할 수 있다. 기타 필요한 위치에 절연막(미도시) 등이 더 배치될 수도 있다. 반도체칩(120)은 베어 다이(bare die)일 수 있으나, 필요에 따라서는, 반도체칩(120)의 활성면 상에 재배선층(미도시)이 더 형성될 수 있으며, 범프(미도시) 등이 접속패드(122)와 연결된 형태를 가질 수도 있다.
봉합재(130)는 프레임(110)과 반도체칩(120)을 보호할 수 있다. 봉합형태는 특별히 제한되지 않으며, 프레임(110)과 반도체칩(120)의 적어도 일부를 감싸는 형태이면 무방하다. 예를 들면, 봉합재(130)는 프레임(110) 및 반도체칩(120)의 비활성면 각각의 적어도 일부를 덮을 수 있으며, 관통홀(110H)의 적어도 일부를 채울 수 있다. 봉합재(130)가 관통홀(110H)을 채움으로써, 구체적인 물질에 따라 접착제 역할을 수행함과 동시에 버클링을 감소시킬 수 있다.
봉합재(130)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 필요에 따라서는, PIE(Photo Image-able Encapsulant)와 같은 감광성 절연물질을 사용할 수도 있다.
연결구조체(140)는 반도체칩(120)의 접속패드(122)를 재배선할 수 있다. 연결구조체(140)를 통하여 다양한 기능을 가지는 수십 수백의 반도체칩(120)의 접속패드(122)가 재배선 될 수 있으며, 전기연결금속(170)를 통하여 그 기능에 맞춰 외부에 물리적 및/또는 전기적으로 연결될 수 있다. 연결구조체(140)는 프레임(110) 및 반도체칩(120)의 활성면 상에 배치된 절연층(141), 절연층(141) 상에 배치된 재배선층(142), 및 절연층(141)을 관통하며 반도체칩(120)의 접속패드(122)와 재배선층(142)을 전기적으로 연결하는 접속비아(143)를 포함한다. 연결구조체(140)의 절연층(141)과 재배선층(142)과 접속비아(143)는 도면에 도시한 것 보다 많은 층으로 구현될 수 있음은 물론이다.
절연층(141)의 물질로는 절연물질이 사용될 수 있는데, 이때 절연물질로는 상술한 바와 같은 절연물질 외에도 PID(Photo Image-able Dielectric) 수지와 같은 감광성 절연물질을 사용할 수도 있다. 즉, 절연층(141)은 각각 감광성 절연층일 수 있다. 절연층(141)이 감광성의 성질을 가지는 경우, 절연층(141)을 보다 얇게 형성할 수 있으며, 보다 용이하게 접속비아(143)의 파인 피치를 달성할 수 있다. 절연층(141)은 각각 절연수지 및 무기필러를 포함하는 감광성 절연층일 수 있다. 절연층(141)이 다층인 경우, 이들의 물질은 서로 동일할 수 있고, 필요에 따라서는 서로 상이할 수도 있다. 절연층(141)이 다층인 경우, 이들은 공정에 따라 일체화 되어 이들 자체로는 경계가 불분명할 수도 있다.
재배선층(142)은 반도체칩(120)의 접속패드(122)를 재배선하여 전기연결금속(170)과 전기적으로 연결시킬 수 있다. 재배선층(142)의 형성물질 역시 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 재배선층(142) 역시 설계 디자인에 따라서 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GND) 패턴, 파워(PWR) 패턴, 신호(S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수 있다. 또한, 재배선층(142)은 다양한 종류의 비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 재배선층(142)도 도금공정으로 형성될 수 있으며, 시드층 및 도금층으로 구성될 수 있다.
접속비아(143)는 서로 다른 층에 형성된 재배선층(142), 접속패드(122) 등을 전기적으로 연결시키며, 그 결과 패키지(100A) 내에 전기적 경로를 형성시킨다. 접속비아(143)는 반도체칩(120)이 베어 다이인 경우 접속패드(122)와 물리적으로 접할 수 있다. 접속비아(143)의 형성물질로는 마찬가지로 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 접속비아(143)는 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수도 있다. 접속비아(143) 역시 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 테이퍼 형상을 가질 수 있다. 접속비아(143)도 도금공정으로 형성될 수 있으며, 시드층 및 도금층으로 구성될 수 있다.
패시베이션층(150)은 연결구조체(140)를 외부의 물리적 화학적 손상 등으로부터 보호하기 위한 부가적인 구성이다. 패시베이션층(150)은 재배선층(142)의 적어도 일부를 노출시키는 개구부를 가질 수 있다. 이러한 개구부는 패시베이션층(150)에 수십 내지 수만 개 형성될 수 있다. 패시베이션층(150)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 또는, 솔더레지스트(Solder Resist)가 사용될 수도 있다.
언더범프금속(160)은 전기연결금속(170)의 접속 신뢰성을 향상시켜주며, 그 결과 패키지(100A)의 보드 레벨 신뢰성을 개선하기 위한 부가적인 구성이다. 언더범프금속(160)은 패시베이션층(150)의 개구부를 통하여 노출된 재배선층(142)과 연결된다. 언더범프금속(160)은 패시베이션층(150)의 개구부에 공지의 금속 물질, 즉 금속을 이용하여 공지의 도금 공정으로 메탈화(Metallization) 방법으로 형성할 수 있으나, 이에 한정되는 것은 아니다.
전기연결금속(170) 역시 부가적인 구성으로, 반도체 패키지(100A)를 외부와 물리적 및/또는 전기적으로 연결시키기 위한 구성이다. 예를 들면, 반도체 패키지(100A)는 전기연결금속(170)을 통하여 전자기기의 메인보드에 실장될 수 있다. 전기연결금속(170)은 패시베이션층(150) 상에 배치되며 각각 언더범프금속(160)과 전기적으로 연결될 수 있다. 전기연결금속(170)은 각각 저융점 금속, 예를 들면, 주석(Sn)이나 또는 주석(Sn)을 포함하는 합금으로 구성될 수 있다. 보다 구체적으로는 솔더(solder) 등으로 형성될 수 있으나, 이는 일례에 불과하며 재질이 특별히 이에 한정되는 것은 아니다.
전기연결금속(170)은 랜드(land), 볼(ball), 핀(pin) 등일 수 있다. 전기연결금속(170)은 다중층 또는 단일층으로 형성될 수 있다. 다중층으로 형성되는 경우에는 구리 필러(pillar) 및 솔더를 포함할 수 있으며, 단일층으로 형성되는 경우에는 주석-은 솔더나 구리를 포함할 수 있으나, 역시 이는 일례에 불과하며 이에 한정되는 것은 아니다. 전기연결금속(170)의 개수, 간격, 배치 형태 등은 특별히 한정되지 않으며, 통상의 기술자에게 있어서 설계 사항에 따라 충분히 변형이 가능하다. 예를 들면, 전기연결금속(170)의 수는 접속패드(122)의 수에 따라서 수십 내지 수만 개일 수 있으며, 그 이상 또는 그 이하의 수를 가질 수도 있다.
전기연결금속(170) 중 적어도 하나는 팬-아웃 영역에 배치된다. 팬-아웃 영역이란 반도체칩(120)이 배치된 영역을 벗어나는 영역을 의미한다. 팬-아웃(fan-out) 패키지는 팬-인(fan-in) 패키지에 비하여 신뢰성이 우수하고, 다수의 I/O 단자 구현이 가능하며, 3D 인터코넥션(3D interconnection)이 용이하다. 또한, BGA(Ball Grid Array) 패키지, LGA(Land Grid Array) 패키지 등과 비교하여 패키지 두께를 얇게 제조할 수 있으며, 가격 경쟁력이 우수하다.
차폐구조체(180)는 반도체 패키지(100A)의 전자파 차폐를 구현하며, 또한 방열 효과 역시 개선할 수 있다. 차폐구조체(180)는 봉합재(130)의 상면을 덮으며 봉합재(130)의 측면과 프레임(110)의 측면과 연결구조체(140)의 측면을 덮도록 연장 배치된다. 차폐구조체(180)는 복수의 개구(181h)를 갖는 도체패턴층(181)과 도체패턴층(181)을 덮으며 복수의 개구(181h)를 막는 제1금속층(182)과 제1금속층(182)을 덮는 제2금속층(183)을 포함한다. 따라서, 베이스층이 되는 봉합재(130)의 상면과 봉합재(130)의 측면과 프레임(110)의 측면과 연결구조체(140)의 측면과의 밀착력이 우수하며, 전 영역 커버리지가 가능한 등 신뢰성 또한 우수하다.
도체패턴층(181)은 자기정렬(Self Aligning)에 의하여 복수의 개구(181h)를 가질 수 있는 금속나노입자 코팅액, 예컨대 은나노입자 코팅액을 이용하여 형성할 수 있다. 금속나노입자 코팅액은 금속나노입자와 접착성 수지를 포함할 수 있다. 금속나노입자는 은, 은-구리 합금, 은-팔라듐 합금, 또는 기타 은 합금의 금속나노입자를 사용할 수 있으나, 이에 한정되는 것은 아니며, 다른 금속의 금속나노입자를 사용할 수도 있다. 접착성 수지는 아크릴 수지나 에폭시 수지와 같은 공지의 절연수지를 사용할 수 있으며, 바람직하게는 아크릴계 모노머를 포함하는 절연수지를 사용할 수 있으나, 이에 한정되는 것은 아니다. 금속나노입자 코팅액은 금속나노입자 및 바인더 수지 외에도 계면활성제와 같은 기타 첨가제와 용매를 포함할 수 있다. 코팅으로는 스프레이 코팅, 스핀 코팅, 슬릿 코팅, 또는 임의의 다른 적합한 기법으로부터 선택되는 코팅 방법을 이용할 수 있다. 이와 같이, 금속나노입자 코팅액을 사용함으로써 빠르고 쉽게 도전성 메쉬 구조의 도체패턴층(181)의 형성이 가능하다. 특히, 코팅공정을 이용함으로써 대면적의 도전성 메쉬 구조의 도체패턴층(181)의 형성이 가능하다. 또한, 저점도 스프레이 코팅도 가능한바 봉합재(130)의 측면이나 프레임(110)의 측면, 그리고 연결구조체(140)의 측면과 같이, 베이스층이 경사면이나 측면인 경우에도 용이하게 도체패턴층(181)의 형성이 가능하다.
제1금속층(182)은 도체패턴층(181)의 표면 및 복수의 개구(181h)에 의하여 오픈된 베이스층의 표면을 따라 얇은 두께로 형성됨으로써, 시드층의 기능을 수행한다. 제1금속층(182)은 무전해 도금, 구체적으로 금속 스퍼터를 이용하여 형성할 수 있으며, 이와 같이 얇은 두께로 형성하는바 복수의 개구(181h)를 보이드 없이 용이하게 막을 수 있다. 제1금속층(182)은 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 예를 들며, 제1금속층(182)은 티타늄(Ti)층이거나 티타늄(Ti)/구리(Cu) 이중 층 등일 수 있으나, 이에 한정되는 것은 아니다. 제1금속층(182)은 도체패턴층(181)의 표면 및 복수의 개구(181h)에 의하여 오픈된 베이스층의 표면을 따라서 금속 스퍼터 등으로 얇은 두께로 형성되는바, 각각의 개구(181h)에서 오목한 부분(182h)을 가질 수 있다.
제2금속층(183)은 제1금속층(182)을 시드층으로 제1금속층(182)을 덮도록 제1금속층(182) 상에 상당한 두께로 형성됨으로써, 실질적인 전자파 차폐 기능과 나아가 방열 기능을 수행한다. 제2금속층(183)은 전해도금으로 형성할 수 있으며, 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 포함할 수 있다. 예를 들면, 구리(Cu) 전해 도금층일 수 있으나, 이에 한정되는 것은 아니다. 제2금속층(183)은 제1금속층(182)의 각각의 오목한 부분(182h)을 채울 수 있다. 다만, 제2금속층(183)의 두께에 따라, 제2금속층(183)도 제1금속층(182)의 오목한 부분(182h)에 대응되는 영역에 오목한 부분을 가질 수 있다. 이 경우, 제2금속층(183)의 상기 오목한 부분은 제1금속층(182)의 오목한 부분(182h)보다 얕은 깊이를 가질 수 있다.
한편, 도면에는 도시하지 않았으나, 필요에 따라서는 관통홀(110H)의 벽면에 방열 및/또는 전자파 차폐 목적으로 금속박막을 형성할 수 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 서로 동일하거나 상이한 기능을 수행하는 복수의 반도체칩(120)을 배치할 수도 있다. 또한, 필요에 따라서는 관통홀(110H) 내에 별도의 수동부품, 예컨대 인덕터나 커패시터 등을 배치할 수도 있다. 또한, 필요에 따라서는 패시베이션층(150) 표면 상에 수동부품, 예컨대 인덕터나 커패시터 등을 포함하는 표면실장(SMT) 부품을 배치할 수도 있다.
도 10a는 반도체 패키지의 외측 표면에 도체패턴층이 형성된 것을 개략적으로 나타낸 단면도다.
도 10b는 도 10a의 도체패턴층을 위에서 바라본 경우의 개략적인 평면도다.
도면을 참조하면, 먼저 베이스층으로 제공되는 봉합재(130)의 상면과 측면, 프레임(110)의 측면, 그리고 연결구조체(140)의 측면에 상술한 금속나노입자 코팅액을 스프레이 코팅 등으로 도포함으로써 코팅층, 즉 도체패턴층(181)을 형성한다.
도 11a는 반도체 패키지의 외측 표면에 형성된 도체패턴층에 복수의 개구가 형성된 것을 개략적으로 나타낸 단면도다.
도 11b는 도 11a의 도체패턴층을 위에서 바라본 경우의 개략적인 평면도다.
도면을 참조하면, 다음으로 금속나노입자의 자기정렬을 이용하여 도체패턴층(181)에 베이스층의 표면을 각각 오픈시키는 복수의 개구(181h)를 형성한다. 즉, 도전성 메시 구조의 도체패턴층(181)을 구현한다.
도 12a는 반도체 패키지의 외측 표면에 제1금속층이 더 형성된 것을 개략적으로 나타낸 단면도다.
도 12b는 도 12a의 제1금속층을 위에서 바라본 경우의 개략적인 평면도다.
도면을 참조하면, 다음으로 무전해 도금, 예컨대 금속 스퍼터 등으로 도체패턴층(181)의 표면과 복수의 개구(181h)에 의하여 오픈된 베이스층의 표면을 덮는 제1금속층(182)을 형성한다. 제1금속층(182)은 상대적으로 얇은 두께로 형성되는바 도체패턴층(181)의 복수의 개구(181h)를 모두 막는다. 그 결과, 각각의 개구(181h)에서 제1금속층(182)은 오목한 부분(182h)을 가진다.
도 13a는 반도체 패키지의 외측 표면에 제2금속층이 더 형성된 것을 개략적으로 나타낸 단면도다.
도 13b는 도 13a의 제2금속층을 위에서 바라본 경우의 개략적인 평면도다.
도면을 참조하면, 다음으로 제1금속층(182)을 시드층으로 전해도금 등으로 제1금속층(182)을 덮는 제2금속층(183)을 형성한다. 제2금속층(183)은 상대적으로 두꺼운 두께로 형성되며, 제1금속층(182)의 각각의 오목한 부분(182h)을 채운다. 결과적으로, 베이스층의 전면에 금속 차폐층이 형성된다.
도 14는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100B)는 프레임(110)이 연결구조체(140)와 접하는 제1절연층(111a), 연결구조체(140)와 접하며 제1절연층(111a)에 매립된 제1배선층(112a), 제1절연층(111a)의 제1배선층(112a)이 매립된측의 반대측 상에 배치된 제2배선층(112b), 제1절연층(111a) 상에 배치되며 제2배선층(112b)을 덮는 제2절연층(111b), 및 제2절연층(111b) 상에 배치된 제3배선층(112c)을 포함한다. 제1 내지 제3배선층(112a, 112b, 112c)은 접속패드(122)와 전기적으로 연결된다. 제1 및 제2배선층(112a, 112b)과 제2및 제3배선층(112b, 112c)은 각각 제1 및 제2절연층(111a, 111b)을 관통하는 제1 및 제2배선비아(113a, 113b)를 통하여 전기적으로 연결된다. 프레임(110)이 많은 수의 배선층(112a, 112b, 112c)을 포함하는바, 연결구조체(140)를 간소화할 수 있다. 따라서, 연결구조체(140) 형성 과정에서 발생하는 불량에 따른 수율 저하를 개선할 수 있다.
절연층(111a, 111b)의 재료는 특별히 한정되는 않는다. 예를 들면, 절연물질이 사용될 수 있는데, 이때 절연물질로는 에폭시 수지와 같은 열경화성 수지, 폴리이미드와 같은 열가소성 수지, 또는 이들 수지가 무기필러와 혼합되거나, 또는 무기필러와 함께 유리섬유 등의 심재에 함침된 수지, 예를 들면, 프리프레그, ABF, FR-4, BT 등이 사용될 수 있다. 필요에 따라서는, PID를 사용할 수도 있다.
배선층(112a, 112b, 112c)은 반도체칩(120)의 접속패드(122)를 재배선하는 역할을 수행할 수 있다. 배선층(112a, 112b, 112c)의 형성물질로는 구리(Cu), 알루미늄(Al), 은(Ag), 주석(Sn), 금(Au), 니켈(Ni), 납(Pb), 티타늄(Ti), 또는 이들의 합금 등의 금속 물질을 사용할 수 있다. 배선층(112a, 112b, 112c)은 해당 층의 설계 디자인에 따라 다양한 기능을 수행할 수 있다. 예를 들면, 그라운드(GrouND: GND) 패턴, 파워(PoWeR: PWR) 패턴, 신호(Signal: S) 패턴 등을 포함할 수 있다. 그라운드(GND) 패턴과 파워(PWR) 패턴은 동일한 패턴일 수도 있다. 또한, 다양한 종류의 비아 패드, 전기연결금속 패드 등을 포함할 수 있다. 배선층(112a, 112b, 112c)도 각각 도금공정으로 형성될 수 있으며, 따라서 각각 시드층 및 도금층으로 구성될 수 있다.
제1배선층(112a)을 제1절연층(111a) 내에 매립하는 경우, 제1배선층(112a)의 두께에 의하여 발생하는 단차가 최소화 되는바, 연결구조체(140)의 절연거리가 일정해진다. 즉, 재배선층(142)으로부터 제1절연층(111a)의 하면까지의 거리와, 재배선층(142)로부터 반도체칩(120)의 접속패드(122)까지의 거리의 차이는, 제1배선층(112a)의 두께보다 작을 수 있다. 따라서, 연결구조체(140)의 고밀도 배선 설계가 용이할 수 있다. 제1배선층(112a)은 절연층(111)의 내부로 리세스될 수 있다. 이 경우, 제1절연층(111a)의 하면과 제1배선층(112a)의 하면이 단차를 가질 수 있다. 따라서, 봉합재(130) 형성물질이 블리딩되어 제1배선층(112a)을 오염시키는 것을 방지할 수 있다. 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이에 위치할 수 있다. 프레임(110)은 반도체칩(120)의 두께에 대응하는 두께로 형성할 수 있으며, 따라서 프레임(110) 내부에 형성된 제2배선층(112b)은 반도체칩(120)의 활성면과 비활성면 사이의 레벨에 배치될 수 있다. 배선층(112a, 112b, 112c) 각각의 두께는 재배선층(142)의 두께보다 두꺼울 수 있다. 이는, 재배선층(142)은 미세 설계와 박형화가 요구되는 반면, 배선층(112a, 112b, 112c)은 프레임(110)의 두께에 맞춰 보다 큰 스케일로 형성될 수 있기 때문이다.
배선비아(113a, 113b)는 서로 다른 층에 형성된 배선층(112a, 112b, 112c)을 전기적으로 연결시키며, 그 결과 프레임(110) 내에 전기적 경로를 형성시킨다. 배선비아(113a, 113b) 역시 형성물질로는 금속 물질을 사용할 수 있다. 배선비아(113a, 113b)는 각각 신호용 비아, 파워용 비아, 그라운드용 비아 등을 포함할 수 있으며, 파워용 비아와 그라운드용 비아는 동일한 비아일 수ㄷ 있다. 배선비아(113a, 113b)는 금속 물질로 완전히 충전될 수 있으며, 또는 금속 물질이 접속비아 홀의 벽면을 따라 형성된 것일 수도 있다. 배선비아(113a, 113b) 역시 각각 금속 물질로 충전된 필드 타입의 비아일 수도 있고, 또는 금속 물질이 비아 홀의 벽면을 따라 형성된 컨포멀 타입의 비아일 수도 있다. 또한, 접속비아(143)와 반대 방향의 테이퍼 형상을 가질 수 있다. 배선비아(113a, 113b)도 도금공정으로 형성될 수 있으며, 시드층 및 도금층으로 구성될 수 있다.
제1배선비아(113a)를 위한 홀을 형성할 때 제1배선층(112a)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제1배선비아(113a)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제1배선비아(113a)는 제2배선층(112b)의 패드 패턴과 일체화될 수 있다. 또한, 제2배선비아(113b)를 위한 홀을 형성할 때 제2배선층(112b)의 일부 패드가 스토퍼(stopper) 역할을 수행할 수 있는바, 제2배선비아(113b)는 윗면의 폭이 아랫면의 폭보다 큰 테이퍼 형상인 것이 공정상 유리할 수 있다. 이 경우, 제2배선비아(113b)는 제3배선층(112c)의 패드 패턴과 일체화될 수 있다.
그 외에 다른 설명, 예컨대 차폐구조체(180)에 대한 설명 등은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
도 15는 반도체 패키지의 다른 일례를 개략적으로 나타낸 단면도다.
도면을 참조하면, 다른 일례에 따른 반도체 패키지(100C)는 프레임(110)이 제1절연층(111a), 제1절연층(111a)의 양면에 배치된 제1배선층(112a) 및 제2배선층(112b), 제1절연층(112a) 상에 배치되며 제1배선층(112a)을 덮는 제2절연층(111b), 제2절연층(111b) 상에 배치된 제3재배선층(111c), 제1절연층(111a) 상에 배치되어 제2배선층(112b)을 덮는 제3절연층(111c), 및 제3절연층(111c) 상에 배치된 제4배선층(112d)을 포함한다. 제1 내지 제4배선층(112a, 112b, 112c, 112d)는 접속패드(122)와 전기적으로 연결된다. 프레임(110)이 더 많은 수의 배선층(112a, 112b, 112c, 112d)을 포함하는바, 연결구조체(140)를 더욱 간소화할 수 있다. 한편, 제1 내지 제4 배선층(112a, 112b, 112c, 112d)은 제1 내지 제3 절연층(111a, 111b, 111c)을 각각 관통하는 제1 내지 제3배선비아(113a, 113b, 113c)를 통하여 전기적으로 연결될 수 있다.
제1절연층(111a)은 제2절연층(111b) 및 제3절연층(111c)보다 두께가 두꺼울 수 있다. 제1절연층(111a)은 기본적으로 강성 유지를 위하여 상대적으로 두꺼울 수 있으며, 제2절연층(111b) 및 제3절연층(111c)은 더 많은 수의 배선층(112c, 112d)을 형성하기 위하여 도입된 것일 수 있다. 유사한 관점에서, 제1절연층(111a)을 관통하는 제1배선비아(113a)는 제2 및 제3빌드업층(111b, 111c)을 관통하는 제2및 제3배선비아(113b, 113c)보다 높이와 평균직경이 클 수 있다. 또한, 제1배선비아(113a)는 모래시계 또는 원기둥 형상을 가지는 반면, 제2 및 제3배선비아(113b, 113c)는 서로 반대 방향의 테이퍼 형상을 가질 수 있다. 배선층(112a, 112b, 112c, 112d) 각각의 두께는 재배선층(142)의 두께보다 두꺼울 수 있다.
그 외에 다른 설명, 예컨대 차폐구조체(180)에 대한 설명 등은 상술한 바와 실질적으로 동일한바, 자세한 설명은 생략한다.
한편, 본 개시에서 설명한 차폐구조체(180)는 상술한 반도체 패키지(100A, 100B, 100C) 외에도 다른 구조의 다양한 형태의 반도체 패키지에 적용될 수 있다. 예를 들면, EMC(Epoxy Molding Compound)를 이용하여 반도체칩이나 각종 부품들을 단순 몰딩하는 패키지의 EMC 상에도 적용될 수 있다. 또한, 반도체 패키지 외에도 전자파 차폐가 필요한 다양한 부품이나 기판에 적용될 수 있다.
본 개시에서 하측, 하부, 하면 등은 편의상 도면의 단면을 기준으로 아래쪽 방향을 의미하는 것으로 사용하였고, 상측, 상부, 상면 등은 그 반대 방향을 의미하는 것으로 사용하였다. 다만, 이는 설명의 편의상 방향을 정의한 것으로, 특허청구범위의 권리범위가 이러한 방향에 대한 기재에 의하여 특별히 한정되는 것이 아님은 물론이며, 상/하의 개념은 언제든지 바뀔 수 있다.
본 개시에서 연결된다는 의미는 직접 연결된 것뿐만 아니라, 접착제 층 등을 통하여 간접적으로 연결된 것을 포함하는 개념이다. 또한, 전기적으로 연결된다는 의미는 물리적으로 연결된 경우와 연결되지 않은 경우를 모두 포함하는 개념이다. 또한, 제1, 제2 등의 표현은 한 구성요소와 다른 구성요소를 구분 짓기 위해 사용되는 것으로, 해당 구성요소들의 순서 및/또는 중요도 등을 한정하지 않는다. 경우에 따라서는 권리범위를 벗어나지 않으면서, 제1 구성요소는 제2 구성요소로 명명될 수도 있고, 유사하게 제2 구성요소는 제1 구성요소로 명명될 수도 있다.
본 개시에서 사용된 일례 라는 표현은 서로 동일한 실시 예를 의미하지 않으며, 각각 서로 다른 고유한 특징을 강조하여 설명하기 위해서 제공된 것이다. 그러나, 상기 제시된 일례들은 다른 일례의 특징과 결합되어 구현되는 것을 배제하지 않는다. 예를 들어, 특정한 일례에서 설명된 사항이 다른 일례에서 설명되어 있지 않더라도, 다른 일례에서 그 사항과 반대되거나 모순되는 설명이 없는 한, 다른 일례에 관련된 설명으로 이해될 수 있다.
본 개시에서 사용된 용어는 단지 일례를 설명하기 위해 사용된 것으로, 본 개시를 한정하려는 의도가 아니다. 이때, 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.

Claims (16)

  1. 한층 이상의 재배선층을 포함하는 연결구조체;
    상기 연결구조체 상에 배치되며, 상기 한층 이상의 재배선층과 전기적으로 연결된 접속패드를 갖는 반도체칩;
    상기 연결구조체 상에 배치되며, 상기 반도체칩의 적어도 일부를 덮는 봉합재; 및
    상기 봉합재의 적어도 일부를 덮는 차폐구조체; 를 포함하며,
    상기 차폐구조체는, 복수의 개구를 갖는 도체패턴층,
    상기 도체패턴층을 덮으며 상기 복수의 개구를 막는 제1금속층, 및
    상기 제1금속층을 덮는 제2금속층을 포함하며,
    상기 제2금속층의 두께가 상기 제1금속층의 두께보다 두꺼운,
    반도체 패키지.
  2. 제 1 항에 있어서,
    상기 도체패턴층은 금속나노입자 및 접착성 수지를 포함하는,
    반도체 패키지.
  3. 제 2 항에 있어서,
    상기 도체패턴층은 도전성 메쉬(Mesh) 구조를 갖는,
    반도체 패키지.
  4. 제 1 항에 있어서,
    상기 제1금속층은 상기 복수의 개구 각각에서 오목한 부분을 갖는,
    반도체 패키지.
  5. 제 4 항에 있어서,
    상기 제1금속층의 오목한 부분은 상기 제2금속층으로 채워진,
    반도체 패키지.
  6. 제 5 항에 있어서,
    상기 제1금속층은 무전해 도금층이고,
    상기 제2금속층은 전해 도금층인,
    반도체 패키지.
  7. 제 1 항에 있어서,
    상기 차폐구조체는 상기 봉합재의 상면을 덮으며, 상기 봉합재의 측면 및 상기 연결구조체의 측면을 덮도록 연장 배치된,
    반도체 패키지.
  8. 제 7 항에 있어서,
    상기 봉합재는 절연수지 및 무기필러를 포함하는,
    반도체 패키지.
  9. 제 1 항에 있어서,
    상기 연결구조체 상에 배치되며, 관통홀을 갖는 프레임; 을 더 포함하며,
    상기 반도체칩은 상기 관통홀에 배치되며,
    상기 봉합재는 상기 프레임의 적어도 일부를 덮으며, 상기 관통홀의 적어도 일부를 채우는,
    반도체 패키지.
  10. 제 9 항에 있어서,
    상기 차폐구조체는 상기 봉합재의 상면을 덮으며, 상기 봉합재의 측면과 상기 프레임의 측면과 상기 연결구조체의 측면을 덮도록 연장 배치된,
    반도체 패키지.
  11. 제 10 항에 있어서,
    상기 프레임은 절연층을 포함하며,
    상기 절연층은 절연수지, 무기필러, 및 유리섬유를 포함하는,
    반도체 패키지.
  12. 제 9 항에 있어서,
    상기 프레임은 상기 연결구조체와 접하는 제1절연층, 상기 연결구조체와 접하며 상기 제1절연층에 매립된 제1배선층, 상기 제1절연층의 상기 제1배선층이 매립된 측의 반대측 상에 배치된 제2배선층, 상기 제1절연층 상에 배치되며 상기 제2배선층을 덮는 제2절연층, 및 상기 제2절연층의 상기 제2배선층이 매립된 측의 반대측 상에 배치된 제3배선층을 포함하며,
    상기 제1 내지 제3배선층은 상기 접속패드와 전기적으로 연결된,
    반도체 패키지.
  13. 제 9 항에 있어서,
    상기 프레임은 제1절연층, 상기 제1절연층의 양면에 각각 배치된 제1 및 제2배선층, 상기 제1절연층의 양면에 각각 배치되며 상기 제1 및 제2배선층을 각각 덮는 제2 및 제3절연층, 상기 제2절연층의 상기 제1배선층이 매립된 측의 반대측 상에 배치된 제3배선층, 및 상기 제3절연층의 상기 제2배선층이 매립된 측의 반대측 상에 배치된 제4배선층을 포함하며,
    상기 제1 내지 제4배선층은 상기 접속패드와 전기적으로 연결된,
    반도체 패키지.
  14. 베이스층;
    상기 베이스층 상에 배치되며, 상기 베이스층의 표면의 적어도 일부를 각각 오픈시키는 복수의 개구를 갖는 도체패턴층;
    상기 도체패턴층의 표면 및 상기 복수의 개구에 의하여 오픈된 상기 베이스층의 표면을 덮는 제1금속층; 및
    상기 제1금속층을 덮는 제2금속층; 을 포함하며,
    상기 제2금속층의 두께가 상기 제1금속층의 두께보다 두꺼운,
    전자파 차폐 구조물.
  15. 제 14 항에 있어서,
    상기 도체패턴층은 금속노입자 및 접착성 수지를 포함하며,
    상기 도체패턴층은 도전성 메쉬 구조를 갖는,
    전자파 차폐 구조물.
  16. 제 14 항에 있어서,
    상기 제1금속층은 상기 복수의 개구 각각에서 오목한 부분을 가지며,
    상기 제1금속층의 오목한 부분은 상기 제2금속층으로 채워진,
    전자파 차폐 구조물.
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