CN111180419B - 半导体封装件及用于半导体封装件的电磁干扰屏蔽结构 - Google Patents

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Abstract

本公开提供一种半导体封装件及用于半导体封装件的电磁干扰屏蔽结构，所述半导体封装件包括：连接结构，包括一个或更多个重新分布层；半导体芯片，设置在所述连接结构上并电连接到所述一个或更多个重新分布层；包封剂，设置在所述连接结构上并覆盖所述半导体芯片的至少一部分；以及屏蔽结构，覆盖所述包封剂的至少一部分。所述屏蔽结构包括：导电图案层，具有多个开口；第一金属层，覆盖所述导电图案层并延伸经过所述多个开口；以及第二金属层，覆盖所述第一金属层。所述第二金属层具有比所述第一金属层的厚度大的厚度。

Description

半导体封装件及用于半导体封装件的电磁干扰屏蔽结构
本申请要求于2018年11月9日在韩国知识产权局提交的第10-2018-0137197号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件及一种用于半导体封装件的电磁干扰屏蔽的电磁干扰屏蔽结构。
背景技术
随着用户需要纤薄、高端的装置，半导体封装件变得越来越小且越来越薄，以为用户提供改善的抓握特性和改进的设计。由于因这样的组件产生的电磁波引起与其附近的其他组件的干扰，因此可能发生故障。为了解决这个问题，已经更积极地开发电磁干扰(EMI)屏蔽技术。
根据近年来采用的屏蔽技术，在半导体封装件自身上形成用于电磁干扰屏蔽的金属涂层。然而，半导体封装件的其上形成有金属涂层的外表面通常不平坦。此外，当形成金属涂层时，粘合性和可靠性成为问题。
发明内容
本公开的一方面在于提供一种应用有具有改善的粘合性和可靠性的屏蔽结构的半导体封装件及一种用于所述半导体封装件的电磁干扰屏蔽结构。
本公开的一个提议是将电磁干扰屏蔽结构引入到所述半导体封装件的外表面。所述电磁干扰屏蔽结构通过如下步骤形成：在基层上形成具有多个开口的导电图案层；形成覆盖所述导电图案层和所述基层的通过所述多个开口暴露的表面的第一金属层；以及使用所述第一金属层作为种子层形成具有相对大的厚度的第二金属层，以覆盖所述第一金属层。
根据本公开的一方面，一种半导体封装件包括：连接结构，包括一个或更多个重新分布层；半导体芯片，设置在所述连接结构上并电连接到所述一个或更多个重新分布层；包封剂，设置在所述连接结构上并覆盖所述半导体芯片的至少一部分；以及屏蔽结构，覆盖所述包封剂的至少一部分。所述屏蔽结构包括：导电图案层，具有多个开口；第一金属层，覆盖所述导电图案层并延伸经过所述多个开口；以及第二金属层，覆盖所述第一金属层。所述第二金属层具有比所述第一金属层的厚度大的厚度。
根据本公开的另一方面，一种电磁干扰屏蔽结构包括：导电图案层，设置在基层上并具有分别暴露所述基层的表面的至少一部分的多个开口；第一金属层，覆盖所述导电图案层的表面和所述基层的通过所述多个开口暴露的表面；以及第二金属层，覆盖所述第一金属层。所述第二金属层具有比所述第一金属层的厚度大的厚度。
根据本公开的又一方面，一种半导体封装件包括：半导体芯片，具有背对的第一表面和第二表面，所述第一表面上设置有一个或更多个连接焊盘；包封剂，覆盖所述半导体芯片的所述第二表面的至少一部分；以及屏蔽结构，设置在所述包封剂上并包括导电图案层，所述导电图案层接触所述包封剂并使用粘合树脂形成，所述粘合树脂中分散有金属纳米颗粒。
附图说明
通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示意性地示出电子装置系统的示例的框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并最终安装在电子装置的主板上的示意性截面图；
图6是示出扇入型半导体封装件嵌在BGA基板中并最终安装在电子装置的主板上的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出安装在电子装置的主板上的扇出型半导体封装件的示意性截面图；
图9是示出其上具有屏蔽结构的半导体封装件的示例的示意性截面图；
图10A是示出形成在半导体封装件的外表面上的导电图案层的示意性截面图；
图10B是图10A中的导电图案层从上方观看的示意性平面图；
图11A是示出形成在设置于半导体封装件的外表面上的导电图案层中的多个开口的示意性截面图；
图11B是图11A中的导电图案层从上方观看的示意性平面图；
图12A是示出进一步设置在半导体封装件的外表面上的第一金属层的示意性截面图；
图12B是图12A中的第一金属层从上方观看的示意性平面图；
图13A是示出进一步设置在半导体封装件的外表面上的第二金属层的示意性截面图；
图13B是图13A中的第二金属层从上方观看的示意性平面图；
图14是示出半导体封装件的另一示例的示意性截面图；以及
图15是示出半导体封装件的又一示例的示意性截面图。
具体实施方式
在下文中，将参照附图如下描述本公开的实施例。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到主板1010的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任合其他无线协议和有线协议。然而，网络相关组件1030不限于此，而还可包括根据多种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上面描述的芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而还可包括用于各种其他用途的无源组件等。此外，其他组件1040可与上面描述的芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接和/或电连接到主板1010的其他组件或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频解编码器(未示出)、视频解编码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而还可根据电子装置1000的类型包括用于各种用途的其他组件等。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任何其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可用在如上所述的各种电子装置1000中，用于各种用途。例如，母板1110可被容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或电连接到母板1110。此外，可物理连接或电连接到母板1110的其他组件或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可被容纳在主体1101中。电子组件1120中的一些可以是例如半导体封装件1121的芯片相关组件，但不限于此。电子装置不必局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，大量的微电子电路集成在半导体芯片中。然而，半导体芯片自身可能无法用作成品的半导体产品，并且可能由于外部物理冲击或化学冲击而损坏。因此，半导体芯片自身可能无法被使用，而可被封装且在封装的状态下用在电子装置等中。
这里，在电连接方面，由于半导体芯片与电子装置的主板之间的电路宽度存在差异，因此提供半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距明显大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，从而可提供用于缓解主板和半导体芯片之间的电路宽度差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和用途而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和被封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包含硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包含诸如铝(Al)等的导电材料；以及钝化层2223(诸如，氧化物层、氮化物层等)，形成在主体2221的一个表面上，并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，可根据半导体芯片2220的尺寸，在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，通过一系列工艺，可制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，并且可具有优异的电特性，并可以按照低成本制造。因此，安装在智能电话中的许多元件已按照扇入型半导体封装件形式而制造。详细地，安装在智能电话中的许多元件已经被开发为具有紧凑尺寸的同时实现快速的信号传输。
然而，由于所有的I/O端子需要设置在扇入型半导体封装件中的半导体芯片的内部，因此扇入型半导体封装件具有大的空间局限性。因此，难以将这种结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。此外，由于上面描述的缺点，扇入型半导体封装件可能无法在电子装置的主板上直接安装和使用，原因是：即使半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺而增大，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距也仍不足以使扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在BGA基板中并最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301重新分布，并且扇入型半导体封装件2200在其安装在BGA基板2301上的状态下可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的BGA基板2302中，在扇入型半导体封装件2200嵌在BGA基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上并可随后通过封装工艺安装在电子装置的主板上，或者扇入型半导体封装件可在其嵌在BGA基板中的状态下在电子装置的主板上安装和使用。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可被包封剂2130保护，并且半导体芯片2120的连接焊盘2122通过连接构件2140而可重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150可进一步形成在连接构件2140上，并且凸块下金属层2160可进一步形成在钝化层2150的开口中。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，将连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件而重新分布并设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距也需要减小，使得扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件而重新分布并设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并能够使连接焊盘2122重新分布到半导体芯片2120的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用BGA基板的扇入型半导体封装件的厚度小的厚度来实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适用于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通层叠封装(POP)类型的形式紧凑的形式实现，并且可解决由于发生翘曲现象而导致的问题。
此外，扇出型半导体封装是指如上所述用于将半导体芯片安装在电子装置的主板等上并保护半导体芯片免受外部冲击的影响的封装技术，并且扇出型半导体封装是与诸如BGA基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述应用有具有改善的粘合性和可靠性的屏蔽结构的半导体封装件及用于半导体封装件的电磁干扰屏蔽结构。
图9是示出半导体封装件的示例的示意性截面图。
参照图9，根据示例的半导体封装件100A包括：框架110，具有通孔110H；半导体芯片120，设置在通孔110H中，具有其上设置有连接焊盘122的有效表面和设置为与有效表面背对的无效表面；包封剂130，覆盖框架110和半导体芯片120的无效表面中的每个的至少一部分，并且填充通孔110H的至少一部分；至少一个连接结构140，设置在框架110和半导体芯片120的有效表面上，具有电连接到连接焊盘122的至少一个重新分布层142；钝化层150，设置在连接结构140上；多个凸块下金属部160，分别连接到钝化层150的多个开口；以及屏蔽结构180，覆盖包封剂130的顶表面并且延伸为覆盖包封剂130的侧表面、框架110的侧表面和连接结构140的侧表面。
屏蔽结构180包括：导电图案层181，具有多个开口181h；第一金属层182，覆盖导电图案层181并且阻挡或整体地延伸经过多个开口181h；以及第二金属层183，覆盖第一金属层182。第一金属层182可通过诸如溅射的无电镀覆形成为具有相对小的厚度以阻挡多个开口181h中的全部，并且第二金属层183可通过电镀形成为具有相对大的厚度以具有改善的电磁干扰屏蔽效果。因此，第二金属层183可具有比第一金属层182的厚度大的厚度。此外，导电图案层181在包封剂130上可具有可变的厚度。
根据近年来采用的屏蔽技术，在半导体封装件自身上形成用于电磁干扰屏蔽的金属涂层。然而，半导体封装件的其上形成有金属涂层的外表面通常不平坦。此外，当形成金属涂层时，粘合性和可靠性成为问题。例如，在以晶圆级或面板级同时形成多个半导体封装件之后，通过切割使多个半导体封装件单个化。在切割之后，可将模制材料或面板材料设置在去除了无机填料的区域或玻璃纤维被暴露的外表面中。因此，当在该区域或该外表面形成金属涂层时，可能会减小模制材料和金属涂层之间的粘合性，从而导致移动。此外，由于玻璃纤维暴露于面板材料和无机填料的流出导致表面不均匀，因此可能存在不能适当地执行使用金属溅射和镀覆形成金属涂层的区域。例如，可能会出现覆盖问题。
此外，在根据示例实施例的半导体封装件100A中，具有多个开口181h的导电图案层181形成在半导体封装件100A的外表面上。在这种情况下，由于导电图案层181可具有金属纳米颗粒分散在粘合树脂中的导电网状结构，因此即使当半导体封装件100A的外表面不均匀时，半导体封装件100A也可具有改善的粘合性和可靠性。接下来，通过金属溅射等形成第一金属层182。第一金属层182覆盖导电图案层181，并且可形成为具有相对小的厚度以阻挡多个开口181h。由于在已经形成导电图案层181的情况下形成第一金属层182，因此即使半导体封装件100A的外表面不均匀(如上所述)，第一金属层182也可具有改善的粘合性和可靠性。接下来，使用第一金属层182作为种子层通过电镀等形成第二金属层183。第二金属层183覆盖第一金属层182。第二金属层183可设置在第一金属层182上，并且也可具有改善的粘合性和可靠性。第二金属层183可具有相对大的厚度，并且可具有改善的电磁干扰屏蔽效果并且还可具有散热效果。
根据示例的半导体封装件100A具有作为其上设置有电磁干扰屏蔽结构的基层的外表面。电磁干扰屏蔽结构包括：导电图案层181，具有分别暴露基层的表面的至少一部分的多个开口181h；第一金属层182，覆盖基层的通过多个开口181h暴露的表面；以及第二金属层183，覆盖第一金属层182并且具有比第一金属层182的厚度大的厚度。包括电磁干扰屏蔽结构的半导体封装件100A可具有粘合性和可靠性并且可有效的屏蔽电磁干扰，此外，还可具有散热效果。
在下文中，将进一步详细地描述根据示例实施例的半导体封装件100A中包括的组件。
框架110可根据特定材料进一步提高半导体封装件100A的刚度，并且可用于确保包封剂130的厚度均匀性等。框架110具有通孔110H。在通孔110H中，半导体芯片120被设置为与框架110分开预定距离。半导体芯片120的侧表面可被框架110包围。然而，这样的形式仅是示例并且可进行各种修改以具有其他形式，框架110可根据这样的形式执行另一种功能。适当地，可省略框架110。
框架110包括绝缘层111。绝缘材料可用作绝缘层111的材料。绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布，或玻璃织物)的芯材料中的树脂，例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等。当使用诸如包括玻璃纤维等的半固化片的高刚度材料时，框架110可用作用于控制半导体封装件100A或芯构件的翘曲的支撑构件。通孔110H可延伸穿过绝缘层111。
半导体芯片120可以是数百至数百万或更多的元件集成在单个芯片中而提供的集成电路(IC)。例如，半导体芯片120可以是处理器芯片(诸如，中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等)，详细地，半导体芯片120可以是应用处理器(AP)。然而，半导体芯片120不限于此，并且可以是诸如模数转换器、专用集成电路(ASIC)的逻辑芯片，或诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等的存储器芯片。此外，上述元件中的两个或更多个可彼此组合并且设置在半导体封装件100A的通孔110H中。
半导体芯片120可以是基于有效晶圆形成的IC。在这种情况下，主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可将半导体芯片120电连接到其他组件。连接焊盘122的材料可以是诸如铝(Al)的金属，但不限于此。钝化层123可设置在主体121上以暴露连接焊盘122，并且可以是氧化物层、氮化物层等。可选地，钝化层123可以是氧化物层和氮化物层的双层。连接焊盘122的底表面可通过钝化层123相对于包封剂130的底表面具有台阶(或与包封剂130的底表面分开)，从而可在某种程度上防止包封剂130渗入到连接焊盘122的底表面中。绝缘层(未示出)等可进一步设置在其他适当的位置。半导体芯片120可以是裸片。重新分布层(未示出)可进一步设置在半导体芯片120的有效表面上，并且凸块(未示出)等可连接到连接焊盘122。
包封剂130可保护框架110和半导体芯片120。包封形式不受限制，只要包封剂130覆盖框架110的至少一部分和半导体芯片120的至少一部分即可。例如，包封剂130可覆盖框架110和半导体芯片120的无效表面中的每个的至少一部分，并且可填充通孔100H的至少一部分。包封剂130可填充通孔100H，以根据特定材料而用作粘合剂并且减小屈曲。
包封剂130的材料不受限制。例如，绝缘材料可用作包封剂130的材料。绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维的芯材料中的树脂，例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等。适当地，可使用诸如感光包封剂(PIE)的感光介电材料作为包封剂130的材料。
连接结构140可使半导体芯片120的连接焊盘122重新分布。具有各种功能的数十至数百个连接焊盘122可通过连接结构140重新分布，并且可根据其功能通过电连接金属件170物理连接和/或电连接到外部组件。连接结构140包括：绝缘层141，设置在半导体芯片120的有效表面上；一个或更多个重新分布层142，设置在绝缘层141上；以及一个或更多个连接过孔143，贯穿绝缘层141，并且将半导体芯片120的连接焊盘122电连接到重新分布层142。与图中示出的层和/或过孔相比，连接结构140的绝缘层141、重新分布层142和连接过孔143可包括更多数量的层和/或过孔。
绝缘层141的材料可以是绝缘材料。在这种情况下，除了上述绝缘材料之外，还可使用诸如感光介电(PID)树脂的PID材料作为绝缘材料。例如，绝缘层141可以是感光绝缘层。当绝缘层141具有感光性质时，可更容易实现连接过孔143的精细节距。绝缘层141可以是包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141包括多层时，多层的材料可彼此相同，或者适当地，可彼此不同。当绝缘层141包括多层时，多层彼此一体化，使得多层之间的边界可能不容易明显。
重新分布层142可使半导体芯片120的连接焊盘122重新分布，以将重新分布的连接焊盘122电连接到电连接金属件170。重新分布层142的材料也可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们合金的金属。重新分布层142可根据相应层的设计执行各种功能。例如，重新分布层142可包括接地(GND)图案，电力(PWR)图案、信号(S)图案等。接地(GND)图案和电力(PWR)图案可彼此相同。重新分布层142可包括各种类型的过孔焊盘、电连接金属焊盘等。重新分布层142也可通过镀覆工艺形成，并且可包括种子层和镀层。
连接过孔143可电连接设置在不同层上的重新分布层142、连接焊盘122等。结果，在半导体封装件100A中形成电路径。连接过孔143的材料也可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。连接过孔143可包括用于信号的过孔、用于电力的过孔、用于接地的过孔等，并且用于电力的过孔和用于接地的过孔可彼此相同。连接过孔143可以是填充有金属的填充型过孔，或者可以是金属沿着通路孔的壁表面形成的共形型过孔。此外，连接过孔143可具有锥形截面形状。连接过孔143也可通过镀覆工艺形成，并且可包括种子层和镀层。
钝化层150可另外被构造为保护连接结构140免受外部物理和化学损坏等。钝化层150可具有使重新分布层142的至少一部分暴露的开口。数十至数万个开口可形成在钝化层150中。钝化层150的材料不受限制。例如，钝化层150的材料可以是绝缘材料。绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布，或玻璃织物)的芯材料中的树脂，例如，半固化片、ABF、FR-4、BT等。可选地，钝化层150的材料可以是阻焊剂。
凸块下金属部160可另外被构造为改善电连接金属件170的连接可靠性并且改善半导体封装件100A的板级可靠性。凸块下金属部160连接到通过钝化层150的开口暴露的重新分布层142。凸块下金属部160可通过已知的金属化方法使用已知的导电材料(诸如，金属)形成在钝化层150的开口中，但不限于此。
电连接金属件170还可另外被构造为将半导体封装件100A物理连接和/或电连接到外部组件。例如，半导体封装件100A可通过电连接金属件170安装在电子装置的主板上。电连接金属件170中的每个可使用例如锡(Sn)或含Sn的合金的低熔点金属形成。更具体地，电连接金属件170中的每个可使用焊料等形成，但电连接金属件170的材料不限于此。
电连接金属件170中的每个可以是焊盘、焊球、引脚等。电连接金属件170可形成为多层结构或单层结构。当电连接金属件170形成为多层结构时，电连接金属件170可包括铜(Cu)柱和焊料。当电连接金属件170形成为单层结构时，电连接金属件170可包括锡-银焊料或铜(Cu)。然而，这些仅仅是示例，并且电连接金属件170的结构和材料不限于此。电连接金属件170的数量、间隔、设置形式等不受限制，而可根据设计而充分地修改。例如，根据连接焊盘122的数量，可设置数十至数万个电连接金属件170。电连接金属件170的数量可大于或小于数十至数万。
电连接金属件170中的至少一个可设置在扇出区域中。术语“扇出区域”指除了半导体芯片120所设置的区域之外(或外部)的区域(例如，沿着半导体芯片120在连接结构140上的堆叠方向与半导体芯片120重叠的区域之外的区域)。与扇入型封装件相比，扇出型封装件可具有改善的可靠性、可允许实现多个输入/输出(I/O)端子，并且可促进三维(3D)互连。此外，与球栅阵列(BGA)封装件、平面栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可在价格竞争力方面具有优势。
屏蔽结构180可实现半导体封装件100A的电磁干扰屏蔽，并且可改善散热效果。屏蔽结构180可覆盖包封剂130的顶表面并且延伸为覆盖包封剂130的侧表面、框架110的侧表面和连接结构140的侧表面。屏蔽结构180包括：导电图案层181，具有多个开口181h；第一金属层182，覆盖导电图案层181并且阻挡多个开口181h；以及第二金属层183，覆盖第一金属层182。因此，半导体封装件100A可具有改善的屏蔽结构180与包封剂130(用作基层)的顶表面和侧表面、框架110的侧表面以及连接结构140的侧表面之间的粘合性以及诸如全区域覆盖的改善的可靠性。
导电图案层181可通过自对准方式使用金属纳米颗粒涂覆溶液(诸如，银纳米颗粒涂覆溶液)形成，其中，导电图案层181可具有多个开口181h。金属纳米颗粒涂覆溶液可包括金属纳米颗粒和粘合树脂。金属纳米颗粒可以是银、银-铜合金、银-钯合金或其他银合金的金属纳米颗粒，但不限于此，可使用其他金属的金属纳米颗粒。粘合树脂可以是诸如丙烯酸树脂或环氧树脂的已知的绝缘树脂，详细地，粘合树脂可以是包括丙烯酸单体的绝缘树脂，但不限于此。除了金属纳米颗粒和粘合树脂之外，金属纳米颗粒涂覆溶液可包含另外的添加剂，诸如表面活性剂和溶剂。可使用从喷涂、旋涂、狭缝涂覆或任何其它合适的涂覆方法中选择的涂覆方法执行涂覆。
如上所述，金属纳米颗粒涂覆溶液可用于快速且容易地形成具有导电网状结构的导电图案层181。详细地，可对具有大面积的导电网状结构的导体图案层181执行涂覆工艺。此外，由于可执行低粘度喷涂，因此即使当基层是倾斜表面或与包封剂130的侧表面、框架110的侧表面和连接结构140的侧表面类似的侧表面时，也可容易地形成导电图案层181。
第一金属层182形成为沿着导电图案层181的表面和基层的通过多个开口181h暴露的表面具有相对小的厚度，因此，第一金属层182可用作种子层。第一金属层182可通过无电镀覆(详细地，金属溅射)形成。由于第一金属层182可形成为具有相对小的厚度，因此第一金属层182可容易地阻挡多个开口181h而没有空隙。第一金属层182可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金中的至少一种的金属。例如，第一金属层182可以是钛(Ti)层或钛(Ti)/铜(Cu)的双层，但不限于此。由于第一金属层182可沿着导电图案层181的表面和基层的通过多个开口181h暴露的表面通过金属溅射等形成为具有相对小的厚度，因此第一金属层182可具有设置在开口181h中的每个中的凹入部182h。
第二金属层183使用第一金属层182作为种子层形成在第一金属层上以具有相对大的厚度，从而覆盖第一金属层182。因此，第二金属层不仅执行电磁干扰屏蔽功能，而且还执行散热功能。第二金属层183可通过电镀形成，并且可使用铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、钛(Ti)或它们的合金形成。例如，第二金属层183可以是铜(Cu)电镀层，但不限于此。第二金属层183可填充第一金属层182的每个凹入部182h。
根据第二金属层183的厚度，第二金属层183还可在其外表面上在与第一金属层182的凹入部182h对应的区域中具有凹入部。在这种情况下，第二金属层183的凹入部可具有比第一金属层182的凹入部182h的深度小的深度。然而，在其他实施例中，第二金属层183可具有基本呈平面的外表面。
虽然图中未示出，但是通孔110H的壁表面上可形成有金属薄膜，以实现散热和电磁干扰屏蔽。适当地，执行相同功能或不同功能的多个半导体芯片120可设置在通孔110H中，和/或可设置多个通孔110H，每个通孔110H中设置有一个或更多个半导体芯片120。适当地，可在通孔110H中设置诸如电感器或电容器的另外的无源组件。适当地，包括诸如电感器、电容器等的无源组件的表面安装(SMT)组件可设置在钝化层150的表面上。
图10A是示出导电图案层形成在半导体封装件的外表面上的示意性截面图，图10B是图10A中的导电图案层从上方观看时的示意性平面图。
参照图10A和图10B，上述的金属纳米颗粒涂覆溶液通过喷涂等涂覆在包封剂130(设置为基层)的顶表面和侧表面、框架110的侧表面以及连接结构140的侧表面上，以形成涂层，详细地，导电图案层181。
图11A是示出多个开口形成在设置于半导体封装件的外表面上的导电图案层中的示意性截面图，图11B是图11A中的导电图案层从上方观看时的示意性平面图。
参照图11A和图11B，多个开口181h使用自对准方式形成在导电图案层181中，以分别暴露基层的表面(例如，包封剂130的顶表面、包封剂130的侧表面、框架110的侧表面和/或连接结构140的侧表面)。详细地，实现了具有导电网状结构的导电图案层181。
图12A是示出第一金属层进一步设置在半导体封装件的外表面上的示意性截面图，图12B是图12A中的第一金属层从上方观看时的示意性平面图(为了说明的目的，第一金属层被示出为半透明的)。
参照图12A和图12B，通过无电镀覆(例如，金属溅射等)形成第一金属层182，以覆盖导电图案层181的表面和基层的通过多个开口181h暴露的表面。第一金属层182形成为具有相对小的厚度并且阻挡导电图案层181的多个开口181h中的全部。结果，第一金属层182在开口181h中的每个中具有凹入部182h。
图13A是示出第二金属层进一步设置在半导体封装件的外表面上的示意性截面图，图13B是图13A中的第二金属层从上方观看时的示意性平面图。
参照图13A和图13B，使用第一金属层182作为种子层通过电镀等形成第二金属层183，以覆盖第一金属层182。第二金属层183形成为具有相对大的厚度，并且填充第一金属层182的每个凹入部182h。结果，在基层的整个表面上形成金属屏蔽层。
图14是示出根据另一示例的半导体封装件的示例的示意性截面图。
参照图14，根据另一示例的半导体封装件100B包括与连接结构140接触的框架110，框架110包括：第一绝缘层111a；第一布线层112a，嵌入第一绝缘层111a中，同时与连接结构140接触；第二布线层112b，设置在第一绝缘层111a的与嵌入有第一布线层112a的一侧相对的一侧上；第二绝缘层111b，设置在第一绝缘层111a上以覆盖第二布线层112b；以及第三布线层112c，设置在第二绝缘层111b上。第一布线层112a、第二布线层112b和第三布线层112c电连接到连接焊盘122。第一布线层112a以及第二布线层112b和第三布线层112c通过贯穿第一绝缘层111a的第一布线过孔113a和贯穿第二绝缘层111b的第二布线过孔113b彼此电连接。由于框架110包括大量的布线层112a、112b和112c，因此连接结构140可被简化。结果，可防止在形成连接结构140期间发生良率的下降。
绝缘层111a和111b的材料不受限制。例如，绝缘材料可用作绝缘层111a和111b的材料。绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者与无机填料一起浸在诸如玻璃纤维(或玻璃布，或玻璃织物)的芯材料中的树脂，例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等。适当地，PID材料可用作绝缘材料。
布线层112a、112b和112c可使半导体芯片120的连接焊盘122重新分布。布线层112a、112b和112c的材料也可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。布线层112a、112b和112c可根据相应层的设计执行各种功能。例如，布线层112a、112b和112c可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。接地(GND)图案和电力(PWR)图案可彼此相同。重新分布层142可包括各种类型的过孔焊盘、电连接金属焊盘等。布线层112a、112b和112c也可通过镀覆工艺形成，并且可包括种子层和镀层。
当第一布线层112a嵌入第一绝缘层111a中时，可显著减小由第一布线层112a的厚度引起的台阶，以保持绝缘距离恒定。例如，从重新分布层142到第一绝缘层111a的底表面的距离与从重新分布层142到半导体芯片120的连接焊盘的距离之间的差可小于第一布线层112a的厚度。因此，可容易地执行连接结构140的高密度布线设计。第一布线层112a可凹入第一绝缘层111a中。在这种情况下，第一绝缘层111a的底表面和第一布线层112a的底表面可具有台阶。因此，可抑制包封剂130的材料的渗出，以防止第一布线层112a被包封剂130的材料污染。第二布线层112b可设置在半导体芯片120的有效表面和无效表面之间。框架110可形成为具有与半导体芯片120的厚度相对应的厚度。因此，形成在框架110内部的第二布线层112b可在半导体芯片120的厚度方向上设置在半导体芯片120的有效表面和无效表面之间的高度处。布线层112a、112b和112c中的每个可具有比重新分布层142的厚度大的厚度。这是因为布线层112a、112b和112c可根据框架110的厚度形成为具有更大的规格，同时重新分布层142可被精细地设计且变薄。
布线过孔113a和113b电连接设置在不同层上的布线层112a、112b和112c，以在框架110中形成电路径。上述金属也可用作形成布线过孔113a和113b的材料。布线过孔113a和113b中的每个可包括用于信号的过孔、用于电力的过孔、用于接地的过孔等，并且用于电力的过孔和用于接地的过孔可彼此相同。布线过孔113a和113b可使用金属完全填充，或者可以是其中金属沿着连接通路孔的壁表面形成的过孔。布线过孔113a和113b中的每个也可以是填充有金属的填充型过孔，或者是金属沿着通路孔的壁表面形成的共形型过孔。此外，连接过孔143可具有锥形截面形状。连接过孔143也可通过镀覆工艺形成，并且可包括种子层和镀层。
当形成用于第一布线过孔113a的孔时，第一布线层112a的一些焊盘可用作阻挡件。因此，第一布线过孔113a具有其上侧的宽度大于下侧的宽度的锥形形状在工艺方面是有利的。在这种情况下，第一布线过孔113a可与第二布线层112b的焊盘图案一体化。类似地，当形成用于第二布线过孔113b的孔时，第二布线层112b的一些焊盘可用作阻挡件。因此，第二布线过孔113b具有其上侧的宽度大于下侧的宽度的锥形形状在工艺方面是有利的。在这种情况下，第二布线过孔113b可与第三布线层112c的焊盘图案一体化。
其他描述(例如，屏蔽结构180的描述)与上面的描述基本相同，在此将被省略。
图15是示出半导体封装件的另一示例的示意性截面图。
参照图15，根据另一示例的半导体封装件100C包括框架110，框架110包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的背对表面上；第二绝缘层111b，设置在第一绝缘层111a上，以覆盖第一布线层112a；第三布线层112c，设置在第二绝缘层111b上；第三绝缘层111c，设置在第一绝缘层111a上，以覆盖第二布线层112b；第四布线层112d，设置在第三绝缘层111c上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d电连接到连接焊盘122。由于框架110包括更多数量的布线层112a、112b、112c和112d，因此连接结构140可进一步被简化。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可通过贯穿第一绝缘层111a的第一布线过孔113a、贯穿第二绝缘层111b的第二布线过孔113b和贯穿第三绝缘层111c的第三布线过孔113c彼此电连接。
第一绝缘层111a可具有比第二绝缘层111b的厚度和第三绝缘层111c的厚度大的厚度。第一绝缘层111a可具有相对大的厚度以保持刚度，并且可引入第二绝缘层111b和第三绝缘层111c以形成更多数量的布线层112c和112d。从类似的观点来看，贯穿第一绝缘层111a的第一布线过孔113a可具有比贯穿第二绝缘层111b的第二布线过孔113b和贯穿第三绝缘层111c的第三布线过孔113c中的每个的平均直径和高度大的平均直径和高度。第一布线过孔113a可具有沙漏形状或圆柱形状，第二布线过孔113b和第三布线过孔113c可具有相反方向的锥形形状。布线层112a、112b、112c和112d中的每个可具有比重新分布层142的厚度大的厚度。
其他描述(例如，屏蔽结构180的描述)与上面的描述基本相同，在此将被省略。
本公开中描述的屏蔽结构180可应用于除了上述半导体封装件100A、100B和100C之外的各种类型的半导体封装件。例如，屏蔽结构180可应用于环氧塑封料(EMC)的封装件，在该封装件中，半导体芯片和各种部件使用EMC成型。除了半导体封装件之外，屏蔽结构180可应用于各种组件或基板，以提供电磁干扰屏蔽。
如上所述，可提供一种应用有具有改善的粘合性和可靠性的屏蔽结构的半导体封装件及一种用于半导体封装件的电磁干扰屏蔽结构。
在本公开中，与附图中示出的截面相关的术语“下侧”、“下部”、“下表面”等已用于指朝向半导体封装件的安装表面的方向，术语“上侧”、“上部”、“上表面”等已用于指与由术语“下侧”、“下部”、“下表面”等所指的方向相反的方向。然而，这些方向为了便于说明而定义，权利要求不受如上所述定义的方向而具体限制。
在说明书中组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。此外，“电连接”意味着包括物理连接和物理断开。可理解的是，当元件被称作“第一”、“第二”时，该元件不会由此受限。这些术语可仅用于将该元件与其它元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离在此陈述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
在此使用的术语“示例实施例”不是一直指相同的示例实施例，并且示例实施例被提供以强调一个示例实施例与另一示例实施例不同的特定的特征或特性。然而，在此描述的示例实施例可被理解为能够通过彼此部分或全部组合而实现。例如，除非在此提供相反或相悖的描述，否则特定示例实施例中描述的一个元件即使其未在另一示例实施例中描述，该元件也可被理解为与另一示例实施例相关的描述。
在此使用的术语仅为了描述示例实施例，而非限制本公开。在这种情况下，基于特定的上下文，除非另有必要解释，否则单数形式也包括复数形式。
虽然以上已经示出和描述了示例实施例，但是对于本领域技术人员将显而易见的是，在不脱离所附权利要求所限定的本公开范围的情况下，可进行修改和改变。

Claims (21)

1.一种半导体封装件，包括：
连接结构，包括一个或更多个重新分布层；
半导体芯片，设置在所述连接结构上并电连接到所述一个或更多个重新分布层；
包封剂，设置在所述连接结构上并覆盖所述半导体芯片的至少一部分；以及
屏蔽结构，覆盖所述包封剂的至少一部分，
其中，所述屏蔽结构包括：
导电图案层，具有多个开口；
第一金属层，覆盖所述导电图案层并延伸经过所述多个开口；以及
第二金属层，覆盖所述第一金属层，并且
其中，所述第二金属层具有比所述第一金属层的厚度大的厚度。
2.如权利要求1所述的半导体封装件，其中，所述导电图案层包括金属纳米颗粒和粘合树脂。
3.如权利要求2所述的半导体封装件，其中，所述导电图案层具有导电网状结构。
4.如权利要求1所述的半导体封装件，其中，所述第一金属层在所述多个开口中的每个开口中具有凹入形状。
5.如权利要求4所述的半导体封装件，其中，所述第一金属层的具有所述凹入形状的部分填充有所述第二金属层。
6.如权利要求5所述的半导体封装件，其中，所述第一金属层是无电镀层，并且
所述第二金属层是电镀层。
7.如权利要求1所述的半导体封装件，其中，所述屏蔽结构覆盖所述包封剂的顶表面，并且延伸为覆盖所述包封剂的侧表面和所述连接结构的侧表面。
8.如权利要求7所述的半导体封装件，其中，所述包封剂包括绝缘树脂和无机填料。
9.如权利要求1所述的半导体封装件，所述半导体封装件还包括：
框架，设置在所述连接结构上并具有通孔，
其中，所述半导体芯片设置在所述通孔中，并且
所述包封剂覆盖所述框架的至少一部分并填充所述通孔的至少一部分。
10.如权利要求9所述的半导体封装件，其中，所述屏蔽结构覆盖所述包封剂的顶表面，并且延伸为覆盖所述包封剂的侧表面、所述框架的侧表面和所述连接结构的侧表面。
11.如权利要求10所述的半导体封装件，其中，所述框架包括绝缘层，并且
所述绝缘层包括绝缘树脂、无机填料和玻璃纤维。
12.如权利要求9所述的半导体封装件，其中，所述框架包括：
第一绝缘层，设置为与所述连接结构接触；
第一布线层，嵌入所述第一绝缘层中，同时与所述连接结构接触；
第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的嵌入有所述第一布线层的一侧相对的一侧上，
第二绝缘层，设置在所述第一绝缘层上并覆盖所述第二布线层；以及
第三布线层，设置在所述第二绝缘层的与所述第二绝缘层的嵌入有所述第二布线层的一侧相对的一侧上，
其中，所述第一布线层至所述第三布线层电连接到设置在所述半导体芯片的面对所述连接结构的表面上的连接焊盘。
13.如权利要求9所述的半导体封装件，其中，所述框架包括：
第一绝缘层；
第一布线层和第二布线层，分别设置在所述第一绝缘层的背对的表面上；
第二绝缘层和第三绝缘层，分别设置在所述第一绝缘层的所述背对的表面上并分别覆盖所述第一布线层和所述第二布线层；
第三布线层，设置在所述第二绝缘层的与所述第一布线层嵌入所述第二绝缘层所在的一侧相对的一侧上；以及
第四布线层，设置在所述第三绝缘层的与所述第二布线层嵌入所述第三绝缘层所在的一侧相对的一侧上，
其中，所述第一布线层至所述第四布线层电连接到设置在所述半导体芯片的面对所述连接结构的表面上的连接焊盘。
14.一种电磁干扰屏蔽结构，包括：
导电图案层，设置在基层上并具有分别暴露所述基层的表面的至少一部分的多个开口；
第一金属层，覆盖所述导电图案层的表面和所述基层的通过所述多个开口暴露的表面；以及
第二金属层，覆盖所述第一金属层，
其中，所述第二金属层具有比所述第一金属层的厚度大的厚度。
15.如权利要求14所述的电磁干扰屏蔽结构，其中，所述导电图案层包括金属纳米颗粒和粘合树脂，并且
所述导电图案层具有导电网状结构，所述导电网状结构具有分别暴露所述基层的所述表面的所述至少一部分的所述多个开口。
16.如权利要求14所述的电磁干扰屏蔽结构，其中，所述第一金属层在所述多个开口中的每个开口中具有凹入形状，并且
所述第一金属层的具有所述凹入形状的部分填充有所述第二金属层。
17.一种半导体封装件，包括：
半导体芯片，具有背对的第一表面和第二表面，所述第一表面上设置有一个或更多个连接焊盘；
包封剂，覆盖所述半导体芯片的所述第二表面的至少一部分；以及
屏蔽结构，设置在所述包封剂上并包括导电图案层，所述导电图案层接触所述包封剂并使用粘合树脂形成，所述粘合树脂中分散有金属纳米颗粒，
其中，所述导电图案层具有暴露所述包封剂的多个开口，并且
其中，所述屏蔽结构还包括覆盖所述导电图案层并延伸经过所述多个开口的金属层。
18.如权利要求17所述的半导体封装件，其中，分散在所述导电图案层中的所述金属纳米颗粒包括银、银-铜合金或银-钯合金。
19.如权利要求17所述的半导体封装件，其中，所述金属层包括：第一金属层，覆盖所述导电图案层；以及第二金属层，覆盖所述第一金属层并具有比所述第一金属层的厚度大的厚度。
20.如权利要求17所述的半导体封装件，其中，所述导电图案层在所述包封剂上具有可变的厚度。
21.如权利要求17所述的半导体封装件，其中，包括所述导电图案层的所述屏蔽结构设置在所述包封剂的顶表面上以面对所述半导体芯片的所述第二表面，并且设置在所述包封剂的连接到所述顶表面的侧表面上。
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