CN110867417B - 半导体封装件 - Google Patents

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Abstract

本公开提供一种半导体封装件，所述半导体封装件包括：半导体芯片，具有有效表面和无效表面，所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面背对；包封剂，覆盖所述半导体芯片的所述无效表面；热传导过孔，贯穿所述包封剂的在所述半导体芯片的所述无效表面上的至少部分，并且与所述半导体芯片的所述无效表面物理地间隔开；以及连接结构，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接焊盘的重新分布层。

Description

半导体封装件
本申请要求于2018年8月27日提交到韩国知识产权局的第10-2018-0100198号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种电连接结构可从设置有半导体芯片的区域向外延伸的扇出型半导体封装件。
背景技术
与半导体芯片相关的技术发展的最近显著趋势已经是半导体芯片的尺寸的减小。因此，在封装技术的领域中，随着对小尺寸半导体芯片的需求的快速增长等，已经要求实现具有紧凑尺寸同时包括多个引脚的半导体封装件。
建议以满足上述技术要求的半导体封装技术的一种类型是扇出型半导体封装件。这种扇出型封装件具有紧凑的尺寸，并且可通过从设置有半导体芯片的区域向外的重新分布电连接结构而允许实现多个引脚。
此外，最近已经要求扇出型封装件具有提高的散热特性。
发明内容
本公开的一方面可提供一种扇出型半导体封装件，在该扇出型半导体封装件中，散热特性可以是优异的，可解决翘曲问题和可靠性问题，并且可降低工艺成本。
根据本公开的一方面，可提供一种扇出型半导体封装件，在扇出型半导体封装件中，贯穿包封剂的至少部分并与半导体芯片的无效表面物理地间隔开的热传导过孔形成在所述半导体芯片的所述无效表面的上方。
根据本公开的一方面，一种半导体封装件可包括：半导体芯片，具有有效表面和无效表面，所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面背对；包封剂，覆盖所述半导体芯片的所述无效表面；热传导过孔，贯穿所述包封剂的在所述半导体芯片的所述无效表面上的至少部分，并且与所述半导体芯片的所述无效表面物理地间隔开；以及连接结构，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接焊盘的重新分布层。
根据本公开的一方面，一种半导体封装件可包括：半导体芯片，具有有效表面和无效表面，所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面背对；包封剂层，覆盖所述半导体芯片；热传导过孔，贯穿到所述包封剂层中，并且仅通过所述包封剂层的设置在所述热传导过孔与所述半导体芯片之间的一部分而与所述半导体芯片间隔开；以及连接结构，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接焊盘的重新分布层。
附图说明
通过结合附图进行的以下详细描述，本公开的以上和其他方面、特征及优点将被更加清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出根据本公开中的示例性实施例的扇出型半导体封装件的示意性截面图；
图10是沿着图9的扇出型半导体封装件的线I-I′截取的示意性平面图；
图11A至图11C是示出制造图9的扇出型半导体封装件的工艺的示例的示意图；
图12是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图；
图13是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图；
图14是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图；
图15A和图15B是示出制造图14的扇出型半导体封装件的工艺的示例的示意图；
图16是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图；
图17是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图；
图18是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图；
图19A和图19B是示出制造图18的扇出型半导体封装件的工艺的示例的示意图；
图20是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图；
图21是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为清楚起见，可夸大或者缩小组件的形状、尺寸等。
这里，相对于附图的截面，下侧、下部、下表面等用于指朝向扇出型半导体封装件的安装表面的方向，而上侧、上部、上表面等用于指与该方向相反的方向。然而，这些方向是为了便于说明而定义的，并且权利要求不被如上所述定义的方向具体限制。
在说明书中，组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。另外，“电连接”从概念上讲包括物理连接和物理断开。可理解的是，当利用诸如“第一”和“第二”的术语来提及元件时，该元件不会由此受限。它们可仅用于将元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里所阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
这里使用的术语“示例性实施例”不是指相同的示例性实施例，而是被提供来强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，这里提供的示例性实施例被认为能够通过彼此全部或部分组合来实现。例如，除非其中提供了相反或相矛盾的描述，否则即使特定示例性实施例中描述的一个元件未在另一示例性实施例中描述，该元件仍可被理解为与另一示例性实施例相关的描述。
这里使用的术语仅用于描述示例性实施例，而并不限制本公开。在这种情况下，除非在上下文中另外解释，否则单数形式也包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括用于支持使用诸如以下各种协议的通信的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括用于支持使用各种其他无线标准或协议或者有线标准或协议的通信的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然地限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A、图3B以及图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能会难以将集成电路(IC)安装在中尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接结构2240，以使连接焊盘2222重新分布。连接结构2240可通过如下步骤形成：使用诸如光可成像介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222暴露的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接结构2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接结构2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将这样的结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在中介基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可嵌入在单独的中介基板2302中，在扇入型半导体封装件2200嵌入在中介基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接结构2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接结构2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接结构2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接结构重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。即，如上所述，扇出型半导体封装件2100包括连接结构2140，连接结构2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
此外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述扇出型半导体封装件，在该扇出型半导体封装件中，散热特性可以是优异的，可解决翘曲问题和可靠性问题，并且可降低工艺成本。
图9是示出根据本公开中的示例性实施例的扇出型半导体封装件的示意性截面图。
图10是沿着图9的扇出型半导体封装件的线I-I′截取的示意性平面图。
参照图9和图10，根据示例性实施例的扇出型半导体封装件100A可包括：半导体芯片120，具有其上设置有连接焊盘122的有效表面120b和与有效表面120b背对的无效表面120t；包封剂130，覆盖半导体芯片120的无效表面120t；热传导过孔135，贯穿包封剂130的在半导体芯片120的无效表面120t上的至少部分，并且与半导体芯片120的无效表面120t物理地间隔开预定距离h；热传导图案层134，在包封剂130上突出，并且连接到热传导过孔135；以及连接结构140，设置在半导体芯片120的有效表面120b上，并且包括电连接到半导体芯片120的连接焊盘122的重新分布层142。扇出型半导体封装件100A还可包括框架110、布线图案层132、布线过孔133、钝化层150、表面安装组件190、凸块下金属160、电连接结构170、覆盖层180等。
通常，扇出型半导体封装件具有利用包封剂(诸如，环氧塑封料(EMC))等简单地模制半导体芯片并且通过包封剂包围半导体芯片的结构。在这种情况下，通过半导体芯片产生的热的大部分沿着重新分布层向下排放，并且仅有非常少量的热传导到具有低热导率的包封剂，如此散热特性劣化。近来，随着半导体芯片的功能的提高，使从半导体芯片产生的热有效地散发变得重要。因此，为了提高散热特性，例如，已经考虑了通过附着散热构件(诸如，金属板或将金属层镀覆到半导体封装件上)的方法来促进散热。然而，还在这种情况下，散热构件与半导体芯片之间的距离也是重要的，因而难以实现充分的散热效果。
另一方面，在根据示例性实施例的扇出型半导体封装件100A中，可引入贯穿包封剂130的在半导体芯片120的无效表面120t上的至少部分的热传导过孔135。由于热传导过孔135设置为足够靠近半导体芯片120的无效表面120t，所以可预期通过热传导过孔135的优异散热效果。当利用异质材料形成的热传导过孔和半导体芯片的无效表面彼此直接接触时，可能由于热传导过孔和半导体芯片的无效表面的热膨胀系数(CTE)之间的不匹配而发生翘曲，并且可能需要在热传导过孔和半导体芯片的无效表面上执行特定清洁并在热传导过孔与半导体芯片的无效表面之间涂覆粘合剂材料，以确保热传导过孔与半导体芯片的无效表面之间的界面粘附。另一方面，在根据示例性实施例的扇出型半导体封装件100A中，热传导过孔135可与半导体芯片120的无效表面120t物理地间隔开，翘曲控制和成本降低以及散热效果可因此是可行的。另外，热传导过孔135与半导体芯片120的无效表面120t间隔开的区域可利用包封剂130而不是其他单独材料填充，使得可解决可靠性问题，并且可降低额外的成本。此外，半导体芯片120的无效表面120t与热传导过孔135彼此物理地间隔开的距离h可以是大约1μm至5μm。当距离h小于1μm时，翘曲控制效果等可能降低，并且当距离h超过5μm时，散热效果可能降低。
此外，在根据示例性实施例的扇出型半导体封装件100A中，连接到热传导过孔135的热传导图案层134可设置在包封剂130上。因此，从半导体芯片120的无效表面120t产生的热可通过热传导过孔135传递到热传导图案层134，从而易于从扇出型半导体封装件100A向上散发。此外，热传导图案层134和热传导过孔135可彼此一体化，而热传导图案层134与热传导过孔135之间不具有边界。即，从以下要描述的工艺可以看出，热传导图案层134和热传导过孔135可通过镀覆工艺同时形成。因此，可容易解决热传导图案层134与热传导过孔135之间的紧密粘附问题或可靠性问题。
此外，在根据示例性实施例的扇出型半导体封装件100A中，具有高热导率的材料可用作包封剂130的材料。例如，包封剂130的热导率可以是0.50W/m℃或更大，优选地，大约为0.60至0.80W/m℃。包封剂130的热导率可大于连接结构140的绝缘层141的热导率。在这种情况下，从半导体芯片120产生的热可通过包封剂130有效地传递到热传导过孔135和热传导图案层134。包封剂130的材料可以是绝缘树脂和无机填料。在这种情况下，无机填料的含量可以是大约60wt％或更大(例如，70wt％至90wt％)。
在下文中，将更详细地描述包括在根据示例性实施例的扇出型半导体封装件100A中的各个组件。
框架110可根据特定材料提高扇出型半导体封装件100A的刚性，并且用于确保包封剂130的厚度的均匀性。当布线层112a、112b、112c和112d、布线过孔113a、113b和113c等形成在框架110中时，扇出型半导体封装件100A可用作层叠封装(POP)型封装件。框架110可具有通孔110H。半导体芯片120可在通孔110H中设置为与框架110间隔开预定距离。半导体芯片120的侧表面可被框架110围绕。然而，这样的形式仅仅是示例并可不同地修改为具有其他形式，并且框架110可根据这样的形式执行其他功能。
框架110可包括：第一绝缘层111a，与连接结构140接触；第一布线层112a，与连接结构140接触并且嵌入在第一绝缘层111a中；第二布线层112b，设置在第一绝缘层111a的与第一绝缘层111a的嵌有第一布线层112a的一个表面背对的另一表面上；第二绝缘层111b，设置在第一绝缘层111a上并且覆盖第二布线层112b；第三布线层112c，设置在第二绝缘层111b上；第三绝缘层111c，设置在第二绝缘层111b上并且覆盖第三布线层112c；以及第四布线层112d，设置在第三绝缘层111c上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接到连接焊盘122。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可通过贯穿第一绝缘层111a的第一布线过孔113a、贯穿第二绝缘层111b的第二布线过孔113b和贯穿第三绝缘层111c的第三布线过孔113c而彼此电连接。
当第一布线层112a嵌入在第一绝缘层111a中时，可显著地减小由于第一布线层112a的厚度产生的台阶，并且连接结构140的绝缘距离可因此变得更恒定。第一布线层112a可凹入在第一绝缘层111a中，使得在第一绝缘层111a的下表面和第一布线层112a的下表面之间可具有台阶。在这种情况下，可防止包封剂130的材料渗出而污染第一布线层112a的现象。第二布线层112b和第三布线层112c可设置在半导体芯片120的有效表面与无效表面之间的高度。框架110可通过基板工艺等以足够的厚度制造，同时连接结构140可通过半导体工艺等以小的厚度制造。因此，框架110的布线层112a、112b、112c和112d中的每个的厚度可大于连接结构140的重新分布层142中的每个的厚度。
绝缘层111a、111b和111c中的每个的材料没有具体地限制。例如，绝缘材料可用作绝缘层111a、111b和111c中的每个的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT))等。可选地，PID树脂也可用作绝缘材料。在刚性的保持方面，半固化片可用作绝缘层111a、111b和111c中的每个的材料。
布线层112a、112b、112c和112d可用于使半导体芯片120的连接焊盘122重新分布。布线层112a、112b、112c和112d中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。布线层112a、112b、112c和112d可根据相应的层的设计执行各种功能。例如，布线层112a、112b、112c和112d可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。另外，布线层112a、112b、112c和112d可包括过孔焊盘、布线焊盘、电连接结构焊盘等。
布线过孔113a、113b和113c可使形成在不同的层上的布线层112a、112b、112c和112d彼此电连接，结果在框架110中形成电路径。布线过孔113a、113b和113c中的每个的材料可以是导电材料。布线过孔113a、113b和113c中的每个可以是利用导电材料完全填充的填充型过孔，或者可以是导电材料沿着通路孔中的每个的壁形成的保角型过孔(conformal-type via)。此外，由于工艺中的原因，布线过孔113a、113b和113c可具有方向彼此相同的锥形形状，即，与截面有关的上部的宽度大于下部的宽度的锥形形状。由于工艺中的原因，布线过孔113a、113b和113c可相应地与布线层112a、112b、112c和112d一体化。
半导体芯片120可以是按照在单个芯片中集成数量为数百至数百万或更多的元件而提供的集成电路(IC)。在这种情况下，IC可以是例如诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片，更具体地，应用处理器(AP)，但不限于此。例如，IC可以为诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等的存储芯片，可以为诸如模拟数字转换器、专用IC(ASIC)等的逻辑芯片或者可以为诸如电源管理IC(PMIC)的其他类型的IC。可选地，这些元件中的一些可彼此组合。
半导体芯片120可在有效晶圆的基础上形成。在这种情况下，半导体芯片120的主体121的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体121上。连接焊盘122可使半导体芯片120电连接到其他组件。连接焊盘122中的每个的材料可以是诸如铝(Al)、铜(Cu)等的导电材料。使连接焊盘122暴露的钝化层123可形成在主体121的有效表面上，并且钝化层123可以为氧化物层、氮化物层等或者为氧化物层和氮化物层的双层。通过钝化层123可使连接焊盘122的下表面相对于包封剂130的下表面具有台阶。因此，包封剂130可填充钝化层123与连接结构140之间的空间的至少部分。在这种情况下，可在一定程度上防止包封剂130渗入到连接焊盘122的下表面中的现象。绝缘层(未示出)等还可设置在其他需要的位置中。半导体芯片120可以是裸片。因此，连接焊盘122可与连接结构140的绝缘层141物理接触。然而，根据半导体芯片120的种类，单独的重新分布层(未示出)还可形成在半导体芯片120的有效表面上，并且半导体芯片120可具有凸块(未示出)等连接到连接焊盘122的封装形式。此外，半导体芯片120的有效表面120b指其上设置有连接焊盘122的表面，并且半导体芯片120的无效表面120t指与有效表面背对的表面。
包封剂130可保护框架110、半导体芯片120等。包封剂130的包封形式没有具体地限制，而可以是包封剂130包围框架110和半导体芯片120中的每个的至少部分的形式。例如，包封剂130可覆盖框架110和半导体芯片120的无效表面，并且填充通孔110H的至少部分。包封剂130可填充通孔110H，因此根据特定材料用作粘合剂并且减小半导体芯片120的屈曲。
包封剂130的材料没有具体地限制。例如，绝缘材料可用作包封剂130的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT)等。可选地，还可使用光可成像包封剂(PIE)树脂。
包封剂130可具有高热导率。例如，包封剂130的热导率可以是0.50W/m℃或更大，优选地，大约为0.60至0.80W/m℃。包封剂130的热导率可大于连接结构140的绝缘层141的热导率。在这种情况下，从半导体芯片120产生的热可通过包封剂130有效地传递到热传导过孔135和热传导图案层134。包封剂130的材料可以是绝缘树脂和无机填料。在这种情况下，无机填料的含量可以是大约60wt％或更大(例如，70wt％至90wt％)。
热传导过孔135可贯穿包封剂130的在半导体芯片120的无效表面120t上的至少部分，并且可与半导体芯片120的无效表面120t物理地间隔开预定距离h。半导体芯片120的无效表面120t与热传导过孔135彼此物理地间隔开的距离h可以是大约1μm至5μm，并且热传导过孔135与半导体芯片120的无效表面120t间隔开的区域的至少部分可利用包封剂130填充。热传导过孔135可仅通过包封剂130的填充在热传导过孔135与半导体芯片120的无效表面120t之间的部分与半导体芯片120的无效表面120t物理地间隔开。热传导图案层134可在包封剂130上突出，并且可连接到热传导过孔135。热传导图案层134和热传导过孔135可彼此一体化，而热传导图案层134和热传导过孔135之间不具有边界。热传导图案层134和热传导过孔135可包括导电材料(更具体地，金属)，例如，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。热传导图案层134和热传导过孔135可以是包括种子层和镀层的多个导体层。热传导图案层134和热传导过孔135可具有仅利用金属形成的层。热传导过孔135可具有截面的宽度朝向半导体芯片120的无效表面120t变窄的锥形形状，即，与截面有关的上表面的宽度大于下表面的宽度。热传导图案层134可具有板形状，并且可功用为电连接到框架110的布线层112a、112b、112c和112d的接地图案和/或电力图案、连接结构140的重新分布层142的接地图案和/或电力图案以及半导体芯片120的连接焊盘122的接地焊盘和/或电力焊盘。
布线图案层132可在包封剂130上与热传导图案层134并排设置。布线过孔133可贯穿包封剂130的至少部分，并且可使第四布线层112d(框架110的最上方的布线层)与布线图案层132彼此电连接。框架110的最上方的绝缘层(例如，第三绝缘层111c)的上表面可相对于连接结构140设置在与半导体芯片120的无效表面120t的高度相同的高度或者设置在半导体芯片120的无效表面120t高度上方的高度，并且框架的最上方的布线层(例如，第四布线层112d)的厚度可大于距离h。如此，布线过孔133的厚度可小于热传导过孔135的厚度。布线图案层132和布线过孔133中的每个的材料也可以是导电材料(更具体地，金属)，例如，诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。布线图案层132和布线过孔133可以是包括种子层和镀层的多个导体层。布线图案层132和布线过孔133可具有仅利用金属形成的层。布线图案层132可根据设计执行各种功能。例如，布线图案层132可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。与热传导过孔135类似，布线过孔133还可具有与截面有关的上表面的宽度大于下表面的宽度的锥形形状。
连接结构140可使半导体芯片120的连接焊盘122重新分布。半导体芯片120的具有各种功能的数十至数百的连接焊盘122可通过连接结构140重新分布，并且可根据功能通过电连接结构170物理连接或者电连接到外部。连接结构140可包括：绝缘层141，设置在框架110和半导体芯片120的有效表面上；重新分布层142，设置在绝缘层141上；及连接过孔143，贯穿绝缘层141并使连接焊盘122和重新分布层142彼此连接。在附图中示出连接结构140包括多个绝缘层、多个重新分布层以及多个过孔层的情况，但是连接结构140可根据设计包括比附图中示出的更少数量或更多数量的绝缘层、重新分布层和过孔层。
绝缘层141中的每个的材料可以是绝缘材料。在这种情况下，诸如PID树脂的感光绝缘材料也可用作绝缘材料。即，绝缘层141中的每个可以是感光绝缘层。当绝缘层141具有感光性质时，绝缘层141可形成为具有较小的厚度，并且可更容易实现连接过孔143的细小的节距。绝缘层141中的每个可以是包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141为多层时，绝缘层141的材料可彼此相同，并且如果必要，也可彼此不同。当绝缘层141是多层时，绝缘层141之间的边界可以是明显的或者可以是不明显的。
重新分布层142可用于使连接焊盘122大体上重新分布。重新分布层142中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层142可根据相应的层的设计执行各种功能。例如，重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。另外，重新分布层142可包括各种焊盘图案。
连接过孔143可使形成在不同的层上的重新分布层142、连接焊盘122等彼此电连接，结果在扇出型半导体封装件100A中形成电路径。连接过孔143中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。可利用导电材料完全填充连接过孔143中的每个，或者也可沿着通路孔中的每个的壁形成导电材料。此外，连接结构140的连接过孔143中的每个可具有方向与框架110的布线过孔113a、113b和113c中的每个的方向相反的锥形形状。即，连接结构140的连接过孔143中的每个可具有与截面有关的上表面的宽度小于下表面的宽度的锥形形状。
钝化层150可保护连接结构140免受外部物理损坏或化学损坏。钝化层150可具有使连接结构140的最下方的重新分布层142的至少部分暴露的开口150h。形成在钝化层150中的开口150h的数量可以是数十至数千。表面处理层(未示出)可通过在暴露的重新分布层142的表面上镀覆(诸如，贵金属镀覆)而形成。钝化层150的材料没有具体地限制。例如，绝缘材料可用作钝化层150的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT)等。可选地，也可使用阻焊剂。
凸块下金属160可提高电连接结构170的连接可靠性，以提高扇出型半导体封装件100A的板级可靠性。凸块下金属160可连接到连接结构140的通过钝化层150的开口150h暴露的重新分布层142。凸块下金属160可通过任意已知的金属化方法使用任意已知的导电金属(诸如，金属)形成在钝化层150的开口150h中，但不限于此。
电连接结构170可将扇出型半导体封装件100A物理连接或者电连接到外部。例如，扇出型半导体封装件100A可通过电连接结构170安装在电子装置的主板上。电连接结构170中的每个可利用例如焊料(诸如，锡(Sn)-铝(Al)-铜(Cu))等的低熔点金属形成。然而，这仅是示例，电连接结构170中的每个的材料不被具体地限制于此。电连接结构170中的每个可以是焊盘、焊球、引脚等。电连接结构170可形成为多层结构或单层结构。当电连接结构170形成为多层结构时，电连接结构170可包括铜(Cu)柱和焊料。当电连接结构170形成为单层结构时，电连接结构170可包括锡-银焊料或铜(Cu)。然而，这仅是示例，电连接结构170不限于此。
电连接结构170的数量、间距、布置形式等没有具体地限制，而本领域技术人员可根据设计细节进行充分地修改。例如，电连接结构170可根据连接焊盘122的数量按照数十至数千的数量设置，或者可按照数十至数千或更多或者数十至数千或更少的数量设置。当电连接结构170为焊球时，电连接结构170可覆盖凸块下金属160的延伸到钝化层150的一个表面上的侧表面，并且连接可靠性可以是更优异的。电连接结构170中的至少一个可设置在扇出区域中。扇出区域指的是除了设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
覆盖层180可保护热传导图案层134和/或布线图案层132免受外部物理损坏或化学损坏。覆盖层180可具有使热传导图案层134和/或布线图案层132的至少部分暴露的开口180h。形成在覆盖层180中的开口180h的数量可以是数十至数千。表面处理层134P和132P可分别形成在热传导图案层134和/或布线图案层132的暴露的表面上。表面处理层132P和134P中的每个没有具体地限制，只要其在现有技术中是已知的即可，但是可通过例如电解镀金、非电镀金、有机可焊性保护层(OSP)或非电镀锡、非电镀银、非电镀镍/置换镀金、直接浸金(DIG)镀覆、热风整平工艺(HASL)等形成。覆盖层180的材料没有具体地限制。例如，绝缘材料可用作覆盖层180的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT)等。可选地，也可使用阻焊剂。
表面安装组件190可通过表面安装技术(SMT)安装在钝化层150的下表面上。表面安装组件190可以是任何已知的无源组件，诸如电容器、电感器等，但不限于此。如果必要，表面安装组件190可以是有源组件。表面安装组件190可通过连接结构140的重新分布层142电连接到半导体芯片120的连接焊盘122。
此外，尽管未示出，但是如果必要，则执行彼此相同或者彼此不同的功能的多个半导体芯片120可设置在通孔110H中。另外，如果必要，单独的无源组件(诸如电感器、电容器等)可设置在通孔110H中。另外，通孔110H的数量可以是多个，如果必要，半导体芯片120和/或无源组件可分别设置在通孔110H中。另外，如果必要，为了散热和阻挡电磁波，金属层可形成在通孔110H的壁上。
图11A至图11C是示出制造图9的扇出型半导体封装件的工艺的示例的示意图。
参照图11A，可首先制备框架110。可使用无芯基板制造框架110。详细地，可通过重复如下一系列工艺来制备框架110：通过镀覆工艺在无芯基板上形成第一布线层112a，通过层压ABF等形成第一绝缘层111a，利用第一布线层112a的一些焊盘图案作为阻挡件在第一绝缘层111a中形成激光通路孔，通过镀覆工艺形成第二布线层112b和第一布线过孔113a，然后分离和去除无芯基板。可通过蚀刻去除在分离无芯基板之后保留在框架110的下表面上的金属层。在这种情况下，框架110的第一绝缘层111a的下表面与第一布线层112a的下表面之间可形成台阶。然后，可利用激光钻机、机械钻机等在框架110中形成通孔110H，并且可将带210附着到框架110的下部。然后，可将半导体芯片120在通孔110H中附着到带210，并且可通过ABF层压等形成包封剂130。
然后，参照图11B，可去除带210，并且可在带210被去除的区域中形成连接结构140。可通过重复如下一系列工艺来形成连接结构140：通过PID涂覆形成绝缘层141，通过光刻法在绝缘层141中形成光通路孔，以及通过镀覆工艺形成重新分布层142和连接过孔143。然后，可通过激光钻孔等在包封剂130中形成第一通路孔135h和第二通路孔133h。在这种情况下，第一通路孔135h可形成为与半导体芯片120的无效表面120t物理地间隔开预定距离h。第二通路孔133h可形成为使第四布线层112d的至少部分暴露。
参照图11C，第一通路孔135h和第二通路孔133h可通过任何已知的镀覆工艺填充，以形成热传导过孔135和布线过孔133，并且可在包封剂130上形成热传导图案层134和布线图案层132。热传导过孔135和热传导图案层134以及布线过孔133和布线图案层132可通过镀覆同时形成，使得热传导过孔135和热传导图案层134以及布线过孔133和布线图案层132可分别彼此一体化，而热传导过孔135和热传导图案层134之间以及布线过孔133和布线图案层132之间不具有边界。然后，可通过ABF层压等分别在扇出型半导体封装件的相对侧形成钝化层150和覆盖层180，可使用激光钻机等分别在钝化层150和覆盖层180中形成开口150h和180h，然后，可通过镀覆形成凸块下金属160。另外，可利用低熔点金属等形成电连接结构170，并且可执行回流工艺。可通过一系列工艺形成根据上述的示例性实施例的扇出型半导体封装件100A。
可使用具有大尺寸(即，面板尺寸)的框架110来执行上述的一系列工艺。在这种情况下，可通过具有面板尺寸的框架110形成多个扇出型半导体封装件100A，并且当多个扇出型半导体封装件100A通过切割工艺彼此分离时，可通过执行一个工艺来获得多个扇出型半导体封装件100A。
图12是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图。
参照图12，根据本公开中的另一示例性实施例的扇出型半导体封装件100B与根据上述的示例性实施例的扇出型半导体封装件100A不同之处可在于：框架110中省去了第三绝缘层111c、第三布线过孔113c和第四布线层112d。即，框架110的绝缘层、布线层和布线过孔的层的数量可不同。在这种情况下，框架110的厚度可改变，因此，半导体芯片120的厚度可根据框架110的改变厚度而改变。其他构造的描述与以上参照图9至图11的描述重复，因此省略其他构造的描述。
图13是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图。
参照图13，根据本公开中的另一示例性实施例的扇出型半导体封装件100C与根据上述的示例性实施例的扇出型半导体封装件100A不同之处可在于：框架110包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的下表面和上表面上；第二绝缘层111b，设置在第一绝缘层111a的下表面上并且覆盖第一布线层112a；第三布线层112c，设置在第二绝缘层111b下表面上；第三绝缘层111c，设置在第一绝缘层111a的上表面上并且覆盖第二布线层112b；以及第四布线层112d，设置在第三绝缘层111c的上表面上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可通过贯穿第一绝缘层111a的第一布线过孔113a、贯穿第二绝缘层111b的第二布线过孔113b和贯穿第三绝缘层111c的第三布线过孔113c而彼此电连接。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可电连接到连接焊盘122。由于框架110可包括大量的布线层112a、112b、112c和112d，所以连接结构140可简化。因此，可抑制根据在形成连接结构140的工艺中发生的缺陷而导致的良率的降低。
第一绝缘层111a的厚度可大于第二绝缘层111b的厚度和第三绝缘层111c的厚度。第一绝缘层111a可基本上是相对厚的，以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c以形成较大量的布线层112c和112d。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以是例如包括玻璃纤维、无机填料和绝缘树脂的半固化片，第二绝缘层111b和第三绝缘层111c可以是包括无机填料和绝缘树脂的ABF或PID膜。然而，第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c的材料不限于此，并且第一绝缘层111a以及第二绝缘层111b和第三绝缘层111c中的全部可包括半固化片等。贯穿第一绝缘层111a的第一布线过孔113a的直径和体积可大于分别贯穿第二绝缘层111b的第二布线过孔113b的直径和体积以及贯穿第三绝缘层111c的第三布线过孔113c的直径和体积。
框架110的第三布线层112c的下表面可设置在半导体芯片120的连接焊盘122的下表面下方的高度。另外，连接结构140的最上方的重新分布层142与框架110的第三布线层112c之间的距离可小于连接结构140的最上方的重新分布层142与半导体芯片120的连接焊盘122之间的距离。原因在于：第三布线层112c可以以突出的形式设置在第二绝缘层111b上，结果与连接结构140接触。框架110的第一布线层112a和第二布线层112b可设置在半导体芯片120的有效表面120b和无效表面120t之间的高度。框架110的布线层112a、112b、112c和112d中的每个的厚度可大于连接结构140的重新分布层142中的每个的厚度。第一布线过孔113a可具有沙漏形状，并且第二布线过孔113b和第三布线过孔113c可具有方向彼此相反的锥形形状。金属层115可设置在通孔110H的壁上，以散热和/或阻挡电磁波。金属层115可以以板形状包围半导体芯片120的侧表面。金属层115可包括具有优异热导率的金属(诸如，铜(Cu)等)。金属层115可电连接到布线层112a、112b、112c和112d以及重新分布层142的接地图案。其他构造的描述与以上参照图9至图12的描述重复，因此省略该其他构造的描述。
图14是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图。
参照图14，根据本公开中的另一示例性实施例的扇出型半导体封装件100D可包括：半导体芯片120，具有其上设置有连接焊盘122的有效表面120b和与有效表面120b背对的无效表面120t；包封剂130，覆盖半导体芯片120的无效表面120t；热传导过孔135，贯穿包封剂130的在半导体芯片120的无效表面120t上的至少部分，并且与半导体芯片120的无效表面120t物理地间隔开预定距离h；热传导图案层134，嵌入在包封剂130中，使得热传导图案层134的上表面暴露并且连接到热传导过孔135；以及连接结构140，设置在半导体芯片120的有效表面120b上，并且包括电连接到半导体芯片120的连接焊盘122的重新分布层142。热传导图案层134的上表面和包封剂130的上表面可以是彼此共面的，或者可以是大体上彼此共面的。如果必要，扇出型半导体封装件100D还可包括框架110、钝化层150、表面安装组件190、凸块下金属160、电连接结构170等。
在根据另一示例性实施例的扇出型半导体封装件100D中，热传导图案层134可嵌入在包封剂130中，使得半导体芯片120的无效表面120t与热传导图案层134之间的距离短，结果有优异的散热效果。具体地，在散热构件简单地形成在制造的扇出型半导体封装件的上部的情况下，当在形成散热构件的工艺中出现缺陷时，扇出型半导体封装件本身需要被丢弃，因此可能出现半导体芯片的良率问题。另一方面，如下所述，在根据另一示例性实施例的扇出型半导体封装件100D中，热传导图案层134和热传导过孔135可通过单独的载体单独地形成，并且其上仅形成有良好的热传导图案层134和热传导过孔135的载体可结合到扇出型半导体封装件100D的上部，以使热传导图案层134和热传导过孔135嵌入在扇出型半导体封装件100D中。因此，可防止在形成散热构件的工艺中可能出现的半导体芯片的良率降低问题。
使第四布线层112d(框架110的最上方的布线层)的至少部分暴露的开口130h可形成在包封剂130中，并且表面处理层112dP可形成在通过开口130h暴露的第四布线层112d的表面上。框架110的最上方的绝缘层(例如，第三绝缘层111c)的上表面可相对于连接结构140设置在与半导体芯片120的无效表面120t的高度相同的高度或者设置在半导体芯片120的无效表面120t的高度上方的高度，并且框架的最上方的布线层(例如，第四布线层112d)的厚度可大于距离h。如此，开口130h的深度可小于热传导过孔135和热传导图案层134的厚度的总和。其他构造的描述与以上参照图9至图13的描述重复，因此省略该其他构造的描述。
图15A和图15B是示出制造图14的扇出型半导体封装件的工艺的示例的示意图。
参照图15A，可首先从通过上述的图11A的工艺等形成的中间体去除带，并且可在带被去除的区域中形成连接结构140。然后，可通过镀覆工艺等在载体250上形成热传导过孔135和热传导图案层134，并且其上形成有热传导过孔135和热传导图案层134的载体250可结合到包封剂130。热传导过孔135和热传导图案层134可在结合工艺中嵌入在包封剂130中。
然后，参照图15B，可通过分离方法等去除载体250。热传导图案层134的上表面和包封剂130的上表面可以是彼此共面的或彼此大体上共面的。可通过激光钻孔等形成使第四布线层112d(框架110的最上方的布线层)的至少部分暴露的开口130h。然后，可通过ABF层压等在扇出型半导体封装件的下侧形成钝化层150，可通过激光钻孔等在钝化层150中形成开口150h，然后可通过镀覆形成凸块下金属160。另外，可利用低熔点金属等形成电连接结构170，并且可执行回流工艺。可通过一系列工艺形成根据上述的另一示例性实施例的扇出型半导体封装件100D。其他构造的描述与以上参照图9至图14的描述重复，因此省略该其他构造的描述。
图16是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图。
参照图16，根据本公开中的另一示例性实施例的扇出型半导体封装件100E与根据上述的另一示例性实施例的扇出型半导体封装件100D不同之处可在于：框架110中省去第三绝缘层111c、第三布线过孔113c和第四布线层112d。即，框架110的绝缘层、布线层和布线过孔的层的数量可不同。在这种情况下，框架110的厚度可改变，因此，半导体芯片120的厚度可根据框架110的改变厚度而改变。其他构造的描述与以上参照图9至图15B的描述重复，因此省略该其他构造的描述。
图17是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图。
参照图17，根据本公开中的另一示例性实施例的扇出型半导体封装件100F与根据上述的另一示例性实施例的扇出型半导体封装件100D不同之处可在于：框架110包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的下表面和上表面上；第二绝缘层111b，设置在第一绝缘层111a的下表面上并且覆盖第一布线层112a；第三布线层112c，设置在第二绝缘层111b的下表面上；第三绝缘层111c，设置在第一绝缘层111a的上表面上并且覆盖第二布线层112b；以及第四布线层112d，设置在第三绝缘层111c的上表面上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可通过贯穿第一绝缘层111a的第一布线过孔113a、贯穿第二绝缘层111b的第二布线过孔113b和贯穿第三绝缘层111c的第三布线过孔113c而彼此电连接。扇出型半导体封装件100F还可包括设置在框架110的壁上的金属层115。其他构造的描述与以上参照图9至图16的描述重复，因此省略该其他构造的描述。
图18是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图。
参照图18，根据本公开中的另一示例性实施例的扇出型半导体封装件100G可包括：半导体芯片120，具有其上设置有连接焊盘122的有效表面120b和与有效表面120b背对的无效表面120t；包封剂130，覆盖半导体芯片120的无效表面120t；热传导过孔135，贯穿包封剂130的在半导体芯片120的无效表面120t上的至少部分，并且与半导体芯片120的无效表面120t物理地间隔开预定距离h；热传导图案层134，嵌入在包封剂130中，使得热传导图案层134的上表面暴露并且连接到热传导过孔135；以及连接结构140，设置在半导体芯片120的有效表面120b上，并且包括电连接到半导体芯片120的连接焊盘122的重新分布层142。扇出型半导体封装件100G还可包括框架110、布线图案层132、布线过孔133、钝化层150、表面安装组件190、凸块下金属160、电连接结构170、覆盖层180等。
同样在根据另一示例性实施例的扇出型半导体封装件100G中，热传导图案层134可嵌入在包封剂130中，使得半导体芯片120的无效表面120t与热传导图案层134之间的距离短，结果有优异的散热效果。另外，如下所述，热传导图案层134可通过单独的载体单独地形成，并且其上仅形成有良好的热传导图案层134的载体可结合到扇出型半导体封装件100G的上部，以使热传导图案层134嵌入在扇出型半导体封装件100G中。因此，可防止在形成散热构件的工艺中可能出现的半导体芯片的良率降低问题。另外，与热传导图案层134类似，布线图案层132也可通过载体经由结合而被引入，并且布线图案层132可以以与热传导图案层134的方式大体上相同的方式嵌入在包封剂130中，因此，可在引入背侧布线(即，布线图案层132)的工艺中解决良率问题。
在根据另一示例性实施例的扇出型半导体封装件100G中，热传导过孔135可形成为贯穿热传导图案层134。类似地，布线过孔133可形成为贯穿布线图案层132。即，热传导过孔135与热传导图案层134之间的边界可被区分。另外，布线过孔133与布线图案层132之间的边界也可被区分。热传导图案层134和布线图案层132中的每个在被平行于半导体芯片120的无效表面120t的平面切割时可具有圆环形状。这可通过在热传导图案层134和布线图案层132如将在以下描述的工艺中通过载体而嵌入的状态下引入热传导图案层134和布线图案层132、形成贯穿热传导图案层134和布线图案层132的通路孔、然后通过镀覆形成热传导过孔135和布线过孔133来实现。在这种情况下，仅热传导图案层134和/或布线图案层132可形成在载体上。因此，可更容易形成良好的中间体，并且热传导过孔135和/或布线过孔133可根据设计更容易形成在所需的位置。其他构造的描述与以上参照图9至图17的描述重复，因此省略该其他构造的描述。
图19A和图19B是示出制造图18的扇出型半导体封装件的工艺的示例的示意图。
参照图19A，可首先从通过上述的图11A的工艺等形成的中间体去除带，并且可在带被去除的区域中形成连接结构140。然后，可通过镀覆工艺等在载体260上形成热传导图案层134和布线图案层132，并且其上形成有热传导图案层134和布线图案层132的载体260可结合到包封剂130。热传导图案层134和布线图案层132可在结合工艺中嵌入在包封剂130中。
然后，参照图19B，可通过分离方法等去除载体260，并且可通过激光钻孔等形成第一通路孔135h和第二通路孔133h。在这种情况下，第一通路孔135h可形成为与半导体芯片120的无效表面120t物理地间隔开预定距离h。第二通路孔133h可形成为使第四布线层112d的至少部分暴露。然后，可通过任何已知的镀覆工艺来填充第一通路孔135h和第二通路孔133h，以形成热传导过孔135和布线过孔133。然后，可通过ABF层压等分别在扇出型半导体封装件的相对侧形成钝化层150和覆盖层180，可利用激光钻机等分别在钝化层150和覆盖层180中形成开口150h和开口180h，然后可通过镀覆形成凸块下金属160。另外，可利用低熔点金属等形成电连接结构170，并且可执行回流工艺。可通过一系列工艺形成根据上述的另一示例性实施例的扇出型半导体封装件100G。其他构造的描述与以上参照图9至图18的描述重复，因此省略该其他构造的描述。
图20是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图。
参照图20，根据本公开中的另一示例性实施例的扇出型半导体封装件100H与根据上述的另一示例性实施例的扇出型半导体封装件100G不同之处可在于：框架110中省去第三绝缘层111c、第三布线过孔113c和第四布线层112d。即，框架110的绝缘层、布线层和布线过孔的层的数量可不同。在这种情况下，框架110的厚度可改变，因此，半导体芯片120的厚度可根据框架110的改变厚度而改变。其他构造的描述与以上参照图9至图19B的描述重复，因此省略该其他构造的描述。
图21是示出根据本公开中的另一示例性实施例的扇出型半导体封装件的示意性截面图。
参照图21，根据本公开中的另一示例性实施例的扇出型半导体封装件100I与根据上述的另一示例性实施例的扇出型半导体封装件100G不同之处可在于：框架110包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的下表面和上表面上；第二绝缘层111b，设置在第一绝缘层111a的下表面上并且覆盖第一布线层112a；第三布线层112c，设置在第二绝缘层111b下表面上；第三绝缘层111c，设置在第一绝缘层111a的上表面上并且覆盖第二布线层112b；以及第四布线层112d，设置在第三绝缘层111c的上表面上。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可通过贯穿第一绝缘层111a的第一布线过孔113a、贯穿第二绝缘层111b的第二布线过孔113b和贯穿第三绝缘层111c的第三布线过孔113c而彼此电连接。扇出型半导体封装件100I还可包括设置在框架110的壁上的金属层115。其他构造的描述与以上参照图9至图20的描述重复，因此省略该其他构造的描述。
如以上所阐述的，根据本公开中的示例性实施例，可提供一种扇出型半导体封装件，在该扇出型半导体封装件中，散热特性可以是优异的，可解决翘曲问题和可靠性问题，并且可降低工艺成本。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可做出修改和变型。

Claims (28)

1.一种半导体封装件，包括：
半导体芯片，具有有效表面和无效表面，所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面背对；
包封剂，覆盖所述半导体芯片的所述无效表面；
热传导过孔，贯穿所述包封剂的在所述半导体芯片的所述无效表面上的至少部分，并且与所述半导体芯片的所述无效表面物理地间隔开；
热传导图案层，设置在所述包封剂上并且连接到所述热传导过孔；
覆盖层，设置在所述包封剂上并且具有使所述热传导图案层的面对所述无效表面设置的至少部分暴露的开口，所述开口暴露所述覆盖层的侧表面的一部分；以及
连接结构，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接焊盘的重新分布层，
其中，所述开口未被填充。
2.根据权利要求1所述的半导体封装件，其中，所述包封剂填充所述半导体芯片的所述无效表面与所述热传导过孔彼此物理地间隔开的区域的至少部分。
3.根据权利要求1所述的半导体封装件，其中，所述半导体芯片的所述无效表面与所述热传导过孔仅通过所述包封剂的填充在所述半导体芯片的所述无效表面与所述热传导过孔之间的部分而彼此物理地间隔开。
4.根据权利要求1所述的半导体封装件，其中，所述半导体芯片的所述无效表面与所述热传导过孔彼此物理地间隔开的距离为1μm至5μm。
5.根据权利要求1所述的半导体封装件，其中，所述热传导过孔具有截面的宽度朝向所述半导体芯片的所述无效表面变窄的锥形形状。
6.根据权利要求1所述的半导体封装件，其中，所述热传导过孔包括仅利用金属形成的层。
7.根据权利要求1所述的半导体封装件，其中，所述热传导图案层从所述包封剂突出。
8.根据权利要求7所述的半导体封装件，其中，所述热传导图案层设置为直接面对所述无效表面。
9.根据权利要求1所述的半导体封装件，其中，所述热传导过孔和所述热传导图案层彼此一体化，而所述热传导过孔和所述热传导图案层之间不具有边界。
10.根据权利要求1所述的半导体封装件，其中，所述热传导图案层嵌入在所述包封剂中并且具有从所述包封剂暴露的一个表面。
11.根据权利要求10所述的半导体封装件，其中，所述热传导图案层的上表面与所述包封剂的上表面彼此共面。
12.根据权利要求10所述的半导体封装件，其中，所述热传导图案层设置为直接面对所述无效表面。
13.根据权利要求10所述的半导体封装件，其中，所述热传导过孔贯穿所述热传导图案层。
14.根据权利要求1所述的半导体封装件，所述半导体封装件还包括具有通孔的框架，
其中，所述半导体芯片设置在所述通孔中，
所述包封剂覆盖所述框架的至少部分，并且
所述包封剂填充所述通孔的至少部分。
15.根据权利要求14所述的半导体封装件，其中，所述框架包括多个布线层，
所述多个布线层电连接到所述连接焊盘，
布线图案层设置在所述包封剂上或者设置在所述包封剂中，并且
所述布线图案层通过贯穿所述包封剂的至少部分的布线过孔而电连接到所述多个布线层中的最上方的布线层。
16.根据权利要求14所述的半导体封装件，其中，所述框架包括：第一绝缘层，与所述连接结构接触；第一布线层，嵌入在所述第一绝缘层中，并且与所述连接结构接触；第二布线层，设置在所述第一绝缘层的与所述第一绝缘层的嵌有所述第一布线层的一个表面背对的另一表面上；第二绝缘层，设置在所述第一绝缘层上，并且覆盖所述第二布线层；以及第三布线层，设置在所述第二绝缘层上，并且
所述第一布线层、所述第二布线层和所述第三布线层电连接到所述连接焊盘。
17.根据权利要求16所述的半导体封装件，其中，所述框架还包括：第三绝缘层，设置在所述第二绝缘层上，并且覆盖所述第三布线层；以及第四布线层，设置在所述第三绝缘层上，并且
所述第四布线层电连接到所述连接焊盘。
18.根据权利要求14所述的半导体封装件，其中，所述框架包括：第一绝缘层；第一布线层，设置在所述第一绝缘层的一个表面上；第二布线层，设置在所述第一绝缘层的另一表面上；第二绝缘层，设置在所述第一绝缘层的所述一个表面上，并且覆盖所述第一布线层；第三布线层，设置在所述第二绝缘层上；第三绝缘层，设置在所述第一绝缘层的所述另一表面上，并且覆盖所述第二布线层；以及第四布线层，设置在所述第三绝缘层上，并且
所述第一布线层、所述第二布线层、所述第三布线层和所述第四布线层电连接到所述连接焊盘。
19.根据权利要求1所述的半导体封装件，其中，所述包封剂的热导率为0.6W/m℃至0.8W/m℃。
20.根据权利要求1所述的半导体封装件，其中，所述包封剂的热导率大于所述连接结构的绝缘层的热导率。
21.一种半导体封装件，包括：
半导体芯片，具有有效表面和无效表面，所述有效表面上设置有连接焊盘，所述无效表面与所述有效表面背对；
包封剂层，覆盖所述半导体芯片；
热传导过孔，贯穿到所述包封剂层中，并且仅通过所述包封剂层的设置在所述热传导过孔与所述半导体芯片之间的部分而与所述半导体芯片间隔开；
热传导图案层，连接到所述热传导过孔；
覆盖层，设置在所述包封剂层上并且具有使所述热传导图案层的至少部分暴露的开口；
表面处理层，设置在所述热传导图案层的被暴露的表面上，所述表面处理层的最厚部分小于所述覆盖层的最厚部分；以及
连接结构，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述连接焊盘的重新分布层。
22.根据权利要求21所述的半导体封装件，其中，所述半导体芯片与所述热传导过孔彼此间隔开的距离为5μm或更小。
23.根据权利要求21所述的半导体封装件，其中，所述热传导过孔具有截面的宽度朝向所述半导体芯片变窄的锥形形状。
24.根据权利要求21所述的半导体封装件，其中，所述热传导过孔从所述热传导图案层朝向所述半导体芯片延伸。
25.根据权利要求24所述的半导体封装件，其中，所述热传导图案层在所述包封剂层上突出。
26.根据权利要求21所述的半导体封装件，其中，所述热传导图案层嵌入在所述包封剂层中，并且具有从所述包封剂层暴露的一个表面。
27.根据权利要求21所述的半导体封装件，所述半导体封装件还包括具有通孔的框架，
其中，所述半导体芯片设置在所述通孔中，并且
所述包封剂层从所述半导体芯片的所述无效表面延伸，以填充所述通孔的至少部分。
28.根据权利要求21所述的半导体封装件，其中，所述包封剂层的热导率为0.6W/m℃至0.8W/m℃。
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