TW201919167A - 扇出型半導體封裝 - Google Patents

Abstract

一種扇出型半導體封裝包括：半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上設置有連接墊；散熱構件，貼附至所述半導體晶片的非主動面；包封體，覆蓋所述半導體晶片及所述散熱構件中的每一者的至少部分；以及連接構件，設置於所述半導體晶片的主動面上且包括電性連接至所述連接墊的重佈線層。所述散熱構件的厚度大於所述半導體晶片的厚度。

Description

扇出型半導體封裝

本揭露是有關於一種半導體封裝，更具體而言，是有關於電性連接結構可朝向設置有半導體晶片的區域之外延伸的一種扇出型半導體封裝。 [相關申請案的交叉參考]

本申請案主張2017年11月08日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0148216號以及2018年5月3日在韓國智慧財產局提出申請的韓國專利申請案第10-2018-0051254號的優先權的權益，所述申請案的揭露內容全文併入本案供參考。

半導體晶片相關技術發展中的重大近期趨勢為減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對於小尺寸半導體晶片等的需求快速增加，需要實施在包括多個引腳的同時具有緊湊尺寸的半導體封裝。

為滿足以上所述技術需求所建議的一類半導體封裝技術是扇出型半導體封裝。此種扇出型封裝具有緊湊尺寸，並可容許藉由朝向設置有半導體晶片的區域之外對電性連接結構進行重佈線而實施多個引腳。

同時，近來已要求扇出型封裝具有高級應用處理器（AP）中所需的經改良的散熱特性。

本揭露的態樣可提供散熱特性可為優異的且翹曲（warpage）可得到有效控制的一種扇出型半導體封裝。

根據本揭露的態樣，可提供一種扇出型半導體封裝，其中較半導體晶片厚的散熱構件是貼附至半導體晶片的非主動面，然後進行封裝。

在下文中，將參照所附圖式闡述本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。

然而，本揭露可以許多不同的形式舉例說明，並且不應該被解釋為限於本文所述的具體實施例。更確切而言，提供該些實施例是為了使本揭露將透徹及完整，並將本揭露的範圍完全傳達給熟習此項技術者。

在本文中，下側、下部、下表面等是用來指代相對於圖式剖面的朝向扇出型半導體封裝的安裝表面的方向，而上側、上部、上表面等是用來指代與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受上述所定義的方向特別限制。

在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」概念上包括物理連接及物理斷接。應理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不藉此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其餘元件區分開的目的，並且不可限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範疇之下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。

本文中所使用的用語「例示性實施例」並不指代相同的例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。

本文中所使用的用語僅用於闡述例示性實施例，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置

圖1為示出電子裝置系統的實例的示意性方塊圖。

參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。

晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。

網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX） （IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定，以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所述的晶片相關組件1020一起彼此組合。

其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所述的晶片相關組件1020或網路相關組件1030一起彼此組合。

取決於電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如，硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件不限於此，而是取決於電子裝置1000的類型亦可包括用於各種目的的其他組件等。

電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。

圖2為示出電子裝置的實例的示意性立體圖。

參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，例如半導體封裝1121，但並非僅限於此。電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝

一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理或化學影響而受損。因此，半導體晶片可能無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。

此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。

藉由封裝技術所製造的半導體封裝可取決於半導體封裝的結構及目的而分類為扇入型半導體封裝或扇出型半導體封裝。

將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝

圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後的狀態的示意性剖視圖。

圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。

參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223，例如氧化物層、氮化物層等，形成於本體2221的一個表面上並覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可顯著地小，因此可能難以將積體電路（IC）安裝於中級印刷電路板（PCB）上以及電子裝置的主板等上。

因此，連接構件2240可取決於半導體晶片2220的尺寸形成於半導體晶片2220上，以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂的絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。

如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如，輸入/輸出（input/output，I/O）端子）皆設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造安裝於智慧型電話中的眾多元件。詳言之，已開發出安裝於智慧型電話中的眾多元件，以在具有緊湊尺寸的同時實施快速的訊號傳輸。

然而，由於在扇入型半導體封裝中所有輸入/輸出端子皆需要設置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。

圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。

圖6為示出扇入型半導體封裝嵌置於中介基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。

參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由中介基板2301進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等來覆蓋。或者，扇入型半導體封裝2200可嵌置於單獨的中介基板2302中，半導體晶片2220的連接墊2222，即輸入/輸出端子可在扇入型半導體封裝2200嵌置於中介基板2302中的狀態下，藉由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。

如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌置於中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝

圖7為示出扇出型半導體封裝的示意性剖視圖。

參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。

如上所述，扇出型半導體封裝可具有半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外重佈線及設置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要設置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及節距，使得標準化球佈局可能無法用於扇入型半導體封裝。另一方面，如上所述，扇出型半導體封裝具有半導體晶片的輸入/輸出端子是經由形成於半導體晶片上的連接構件而重佈線及設置至半導體晶片之外的形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝，使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。

圖8為示出扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。

參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，使得標準化球佈局可照樣用於扇出型半導體封裝2100。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。

如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，所以扇出型半導體封裝可以較使用中介基板的扇入型半導體封裝的厚度小的厚度來實施。因此，扇出型半導體封裝可微型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，使得扇出型電子組件封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可被實施成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更緊湊的形式，且可解決因出現翹曲現象而產生的問題。

同時，扇出型半導體封裝指代用於如上所述將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免於外部衝擊的封裝技術，而且與例如中介基板等印刷電路板（PCB）在概念上是不同的，印刷電路板具有不同於扇出型半導體封裝的規格、目的等的規格、目的等，且有扇入型半導體封裝嵌置於其中。

以下將參照圖式闡述一種散熱特性可為優異且翹曲可得到有效控制的扇出型半導體封裝。

圖9為示出扇出型半導體封裝的實例的示意性剖視圖。

圖10為沿圖9的扇出型半導體封裝的線I-I’截取的示意性平面圖。

參照圖9及圖10，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括：半導體晶片120，具有主動面122A及與主動面122A相對的非主動面122P，主動面122A上設置有連接墊122；散熱構件125，貼附至半導體晶片120的非主動面122P；包封體130，包封半導體晶片120及散熱構件125中的每一者的至少部分；以及連接構件140，設置於半導體晶片120的主動面122A上且包括電性連接至連接墊122的重佈線層142。在根據例示性實施例的扇出型半導體封裝100A中，散熱構件125可貼附至半導體晶片120的非主動面，以使半導體晶片120有效地散熱。

散熱構件125可由具有優異散熱效果的金屬形成，且可為例如銅（Cu）團塊。在此種情形中，可期望以低成本來達成高散熱效果。另外，藉由金屬的堅硬性質、熱膨脹係數（coefficients of thermal expansion，CTEs）之間的失配減少等，亦可期望達成翹曲抑制效果。當使用銅團塊等作為散熱構件時，可對散熱構件125的表面執行表面處理，以改善散熱構件125與包封體130之間的緊密黏附性。舉例而言，散熱構件125的表面可如在例示性實施例般藉由例如矽烷處理等有機材料塗佈處理進行表面處理。在此種情形中，可在散熱構件125的表面上形成例如矽烷塗層等有機塗層127。

散熱構件125可藉由黏合膜124貼附至半導體晶片120的非主動面122P。黏合膜124可為一般的晶粒貼附膜（die attach film，DAF）。然而，黏合膜並非僅限於此，而是可為包含高導熱性的任何黏合膜。當使用相關技術中市售的晶粒貼附膜時，需要顯著減小黏合膜124的厚度以改善散熱效果。舉例而言，黏合膜124的厚度可為10微米或小於10微米，即約1微米至10微米。

散熱構件125的厚度t2可大於半導體晶片120的厚度t1。在此種情形中，可改善散熱效果，且在以包封體130包封散熱構件125時，可顯著減小散熱構件125的高度與以下將闡述的核心構件110的高度之間的差，並且因此可顯著減少因包封厚度不均勻而引起的缺陷。詳言之，當散熱構件125在半導體晶片120未接地的狀態下貼附至半導體晶片120時，在散熱構件125貼附至半導體晶片120之後的半導體晶片120及散熱構件125的總厚度可能大於核心構件110的厚度，使得可能出現例如包封厚度不均勻的問題。當為了解決此問題而減小散熱構件125的厚度t2時，散熱效果可能不夠。因此，半導體晶片120的厚度t1必須小於散熱構件125的厚度t2。就此而言，半導體晶片120的厚度t1可為散熱構件125的厚度t2的約0.4倍至0.6倍。

包封體130可由包括絕緣樹脂及無機填料的材料形成。在此種情形中，包封體130中的無機填料的含量可高於一般模製材料或包封體中的無機填料的含量，以提高導熱性。舉例而言，包封體130中的無機填料的含量可為60重量%至80重量%，但並非僅限於此。

扇出型半導體封裝100A可更包括具有貫穿孔110H的核心構件110。當引入核心構件110時，可更有效地控制扇出型半導體封裝的翹曲。尤其是，當由金屬形成的多個配線層112a、配線層112b、配線層112c、及配線層112d形成在核心構件110中時，可更有效地維持扇出型半導體封裝100A的剛性。與半導體晶片120相似，黏合膜124及散熱構件125可設置於核心構件110的貫穿孔110H中。如下所述，散熱構件125可藉由黏合膜124貼附至處於晶圓狀態下的半導體晶片120的非主動面122P，散熱構件125所貼附的處於晶圓狀態下的半導體晶片120可藉由切分製程來切分，且散熱構件125可在如上所述貼附至半導體晶片120的狀態下設置於貫穿孔110H中。在此種情形中，半導體晶片120的側表面、黏合膜124的側表面、及散熱構件125的側表面可設置於實質上相同的水平高度上。因此，當用包封體130填充貫穿孔110H時，可顯著減少例如空隙缺陷等負面效應。當在散熱構件125的側表面上形成有機塗層127時，有機塗層127的側表面可設置於與半導體晶片120的側表面的水平高度及黏合膜124的側表面的水平高度實質上相同的水平高度上。

扇出型半導體封裝100A可更包括散熱圖案層132B，設置於包封體130上；及散熱通孔133B，貫穿包封體130的至少部分且將散熱圖案層132B與散熱構件125彼此連接。當引入散熱圖案層132B及散熱通孔133B時，經由散熱構件125散逸的熱量可更有效地朝向扇出型半導體封裝100A上方散逸。

扇出型半導體封裝100A可更包括背側配線層132A，設置於包封體130上；及背側通孔133A，貫穿包封體130的至少部分且將背側配線層132A與核心構件110的最上配線層112d彼此電性連接。另外，根據例示性實施例的扇出型半導體封裝100A可更包括覆蓋層180，覆蓋層180設置於包封體130上且具有暴露出背側配線層132A的至少部分的開口180h。在此種情形中，可在被暴露的背側配線層132A的表面上設置藉由鍍敷例如貴金屬的金屬所形成的表面處理層P。另外，扇出型半導體封裝100A可更包括：鈍化層150，設置於連接構件140之下且具有暴露出連接構件140的最下重佈線層142的至少部分的開口150h；多個凸塊下金屬160，形成於鈍化層150的開口150h中且連接至被暴露的重佈線層142；以及多個電性連接結構170，設置在鈍化層150之下且連接至所述多個凸塊下金屬160。另外，扇出型半導體封裝100A可更包括表面安裝於鈍化層150的下表面上的表面安裝組件190。

以下將更詳細地闡述扇出型半導體封裝100A中所包括的各個組件。

核心構件110可取決於特定材料而改善扇出型半導體封裝100A的剛性，且可用以確保包封體130的厚度的均勻性。當配線層112a、配線層112b、配線層112c、及配線層112d、連接通孔層113a、連接通孔層113b、及連接通孔層113c等形成於核心構件110中時，扇出型半導體封裝100A可用作疊層封裝（POP）型封裝。核心構件110可具有貫穿孔110H。藉由黏合膜124貼附有散熱構件125的半導體晶片120可設置於貫穿孔110H中，以和核心構件110間隔開預定距離。半導體晶片120的側表面及散熱構件125的側表面可被核心構件110環繞。然而，此形式僅為舉例說明，並可經各種修改以具有其他形式，且核心構件110可取決於此形式而執行另一功能。

核心構件110可包括：第一絕緣層111a，接觸連接構件140；第一配線層112a，接觸連接構件140且嵌置於第一絕緣層111a中；第二配線層112b，設置於與嵌置有第一配線層112a的第一絕緣層111a的一個表面相對的第一絕緣層111a的另一表面上；第二絕緣層111b，設置於第一絕緣層111a上且覆蓋第二配線層112b；第三配線層112c，設置於第二絕緣層111b上；第三絕緣層111c，設置於第二絕緣層111b上且覆蓋第三配線層112c；以及第四配線層112d，設置於第三絕緣層111c上。第一配線層112a、第二配線層112b、第三配線層112c、及第四配線層112d可電性連接至連接墊122。第一配線層112a、第二配線層112b、第三配線層112c、及第四配線層112d可分別經由第一連接通孔層113a、第二連接通孔層113b、及第三連接通孔層113c彼此電性連接。

當第一配線層112a嵌置於第一絕緣層111a中時，因第一配線層112a的厚度所產生的台階部分可顯著地減小，且連接構件140的絕緣距離可因而恆定。核心構件110的第一配線層112a的下表面可設置於高於半導體晶片120的連接墊122的下表面的水平高度上。亦即，第一配線層112a可凹陷於第一絕緣層111a中，使得第一絕緣層111a的下表面與第一配線層112a的下表面之間可具有台階部分。在此種情形中，可防止包封體130的材料滲出而污染第一配線層112a的現象。第二配線層112b及第三配線層112c可設置於半導體晶片120的主動面122A與非主動面之間的水平高度上。核心構件110可藉由基板製程等被製成足夠的厚度，而連接構件140可藉由半導體製程等被製成小的厚度。因此，核心構件110的配線層112a、配線層112b、配線層112c、及配線層112d中的每一者的厚度可大於連接構件140的重佈線層142中的每一者的厚度。

絕緣層111a、絕緣層111b、及絕緣層111c中的每一者的材料無特別限制。舉例而言，可使用絕緣材料作為絕緣層111a、絕緣層111b、及絕緣層111c中的每一者的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用感光成像介電樹脂作為所述絕緣材料。

配線層112a、配線層112b、配線層112c、及配線層112d可用於對半導體晶片120的連接墊122進行重佈線。配線層112a、配線層112b、配線層112c、及配線層112d中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。配線層112a、配線層112b、配線層112c、及配線層112d可取決於對應層的設計而執行各種功能。舉例而言，配線層112a、配線層112b、配線層112c、及配線層112d可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、配線層112b、配線層112c、及配線層112d可包括通孔接墊、焊線接墊、電性連接結構接墊等。

連接通孔層113a、連接通孔層113b、及連接通孔層113c可將形成於不同層上的配線層112a、配線層112b、配線層112c、及配線層112d彼此電性連接，進而在核心構件110中生成電性通路。連接通孔層113a、連接通孔層113b、及連接通孔層113c中的每一者的材料可為導電材料。連接通孔層113a、連接通孔層113b、及連接通孔層113c中的每一者可以導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。同時，由於製程中的某種原因，所有連接通孔層113a、連接通孔層113b、及連接通孔層113c皆可具有方向彼此相同的錐形形狀，即上直徑大於下直徑的錐形形狀。

半導體晶片120可為被設置成將數百至數百萬個或更多個的數量的元件整合於單一晶片中的積體電路（IC）。在此種情形中，所述積體電路可為例如處理器晶片（更具體而言，應用處理器（AP）），例如中央處理器（例如，CPU）、圖形處理器（例如，GPU）、場域可編程閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等。然而，積體電路並非僅限於此，而是亦可為另一種積體電路，例如記憶體或電源管理元件。

半導體晶片120可以主動晶圓為基礎形成。在此種情形中，半導體晶片120的本體121的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122中的每一者的材料可為例如鋁（Al）、銅（Cu）等導電材料。在本體121的主動面122A上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。藉由鈍化層123，連接墊122的下表面可具有相對於包封體130的下表面的台階部分。因此，包封體130可填充鈍化層123與連接構件140之間的空間的至少部分。在此種情形中，可在一定程度上防止包封體130滲透入連接墊122的下表面的現象。亦可在其他需要的位置中進一步設置絕緣層（圖中未示出）等。半導體晶片120可為裸晶粒（bare die）。因此，連接墊122可物理地接觸連接構件140的連接通孔143。然而，取決於半導體晶片120的種類，可在半導體晶片120的主動面122A上進一步形成單獨的重佈線層（圖中未示出），且凸塊（圖中未示出）等可連接至連接墊122。

黏合膜124可為一般的晶粒貼附膜（DAF）。然而，黏合膜並非僅限於此，而是可為包含具有高導熱性的材料的任何黏合膜。當使用相關技術中市售的晶粒貼附膜時，對黏合膜124的厚度進行選擇以改善散熱效果。舉例而言，黏合膜124的厚度可為10微米或小於10微米，即約1微米至10微米。

散熱構件125可由具有優異散熱效果的金屬形成，且可為例如銅（Cu）團塊。在此種情形中，可期望以相對低的成本來達成高散熱效果。另外，由於金屬的硬度、熱膨脹係數之間的失配減少等，亦可期望達成翹曲抑制效果。當使用銅團塊等作為散熱構件時，可對散熱構件125的表面執行表面處理，以改善散熱構件125與包封體130之間的緊密黏附性。舉例而言，散熱構件125的表面可如在例示性實施例般藉由例如矽烷處理等有機材料塗佈處理進行表面處理。在此種情形中，可在散熱構件125的表面上形成例如矽烷塗層等有機塗層127。

散熱構件125的厚度t2可大於半導體晶片120的厚度t1。在此種情形中，可改善散熱效果，且在以包封體130包封散熱構件125時，可顯著減小散熱構件125的高度與以下將闡述的核心構件110的高度之間的差，並且因此可顯著減少因包封厚度不均勻而引起的缺陷。詳言之，當散熱構件125在半導體晶片120未接地的狀態下貼附至半導體晶片120時，在散熱構件125貼附至半導體晶片120之後的半導體晶片120及散熱構件125的總厚度可能大於核心構件110的厚度。此可能導致不均勻的包封厚度。當為了解決此問題而減小散熱構件125的厚度t2時，可不利地影響散熱效果。因此，可減小半導體晶片120的厚度t1，以小於散熱構件125的厚度t2。就此而言，半導體晶片120的厚度t1可為散熱構件125的厚度t2的約0.4倍至0.6倍。

包封體130可保護核心構件110、半導體晶片120、黏合膜124、散熱構件125等。包封體130的包封形式無特別限制，但可為包封體130環繞核心構件110、半導體晶片120、黏合膜124、散熱構件125的至少部分等的形式。舉例而言，包封體130可覆蓋核心構件110的上部及散熱構件125的上部，且填充貫穿孔110H的至少部分以覆蓋黏合膜124的側部及半導體晶片120的側部。包封體130可填充貫穿孔110H，藉以充當黏合劑，並且取決於某些材料而減少半導體晶片120的彎曲（buckling）情況。

包封體130的材料無特別限制。舉例而言，可使用絕緣材料作為包封體130的材料。在此種情形中，絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像包封（photoimagable encapsulant，PIE）樹脂。

當包封體130是由包括絕緣樹脂及無機填料的材料形成時，包封體130中的無機填料的含量可高於一般模製材料或包封體中的無機填料的含量，以提高導熱性。舉例而言，包封體130中的無機填料的含量可為60重量%至80重量%，但並非僅限於此。

背側配線層132A及背側通孔133A中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。散熱圖案層132B及散熱通孔133B中的每一者的材料亦可為上述導電材料。背側配線層132A可取決於設計而執行各種功能。舉例而言，背側配線層132A可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。背側通孔133A及散熱通孔133B中的每一者可具有方向與核心構件110的連接通孔層113a、連接通孔層113b、及連接通孔層113c中的每一者的方向相同的錐形形狀。

連接構件140可對半導體晶片120的連接墊122進行重佈線。半導體晶片120的具有各種功能的數十至數百個連接墊122可藉由連接構件140進行重佈線，且可取決於功能而藉由電性連接結構170與外部進行物理連接或電性連接。連接構件140可包括：絕緣層141，設置於核心構件110及半導體晶片120的主動面122A上；重佈線層142，設置於絕緣層141上；以及連接通孔143，貫穿絕緣層141且將連接墊122與重佈線層142彼此連接。圖式中示出了連接構件140包括多個絕緣層、多個重佈線層、及多個通孔層的情形，但連接構件140可取決於設計而包括相較於圖式所示數目的絕緣層、重佈線層及通孔層而言更少數目或更大數目的絕緣層、重佈線層及通孔層。

絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如感光成像介電樹脂的感光性絕緣材料作為絕緣材料。亦即，絕緣層141中的每一者可為感光性絕緣層。當絕緣層141具有感光特性時，絕緣層141可被形成為具有較小的厚度，且可更容易地達成連接通孔143的精密節距。絕緣層141中的每一者可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多層時，絕緣層141的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141為多層時，絕緣層141可取決於製程而彼此整合，使得絕緣層之間的邊界亦可不明顯。然而，絕緣層141並非僅限於此。

重佈線層142可實質上用來對連接墊122進行重佈線。重佈線層142中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。重佈線層142可取決於對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括各種接墊圖案等。

連接通孔143可將形成在不同層上的重佈線層142、連接墊122等彼此電性連接，進而在扇出型半導體封裝100A中生成電性通路。連接通孔143中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金。連接通孔143中的每一者可用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。同時，連接構件140的連接通孔143中的每一者可具有方向與核心構件110的連接通孔層113a、連接通孔層113b、及連接通孔層113c中的每一者的方向相反的錐形形狀。亦即，連接通孔143中的每一者的上直徑可小於連接通孔143中的每一者的下直徑。

鈍化層150可保護連接構件140免於外部物理或化學損害。鈍化層150可具有露出連接構件140的最下重佈線層142的至少部分的開口150h。在鈍化層150中所形成的開口150h的數目可為數十至數千個。表面處理層（圖中未示出）可藉由例如貴金屬鍍敷等鍍敷形成於被暴露的重佈線層142的表面上。鈍化層150的材料無特別限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑（solder resist）。

凸塊下金屬160可改善電性連接結構170的連接可靠性，以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬160可連接至連接構件140中經由鈍化層150的開口150h而暴露的重佈線層142。可藉由任何已知的金屬化方法、使用任何已知的導電金屬（例如金屬）在鈍化層150的開口150h中形成凸塊下金屬160，但並非僅限於此。

電性連接結構170可將扇出型半導體封裝100A進行外部物理連接或電性連接。舉例而言，扇出型半導體封裝100A可經由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由低熔點金屬（例如錫（Sn）-鋁（Al）-銅（Cu）等焊料）形成。然而，此僅為舉例說明，且電性連接結構170中的每一者的材料並非特別受限於此。電性連接結構170中的每一者可為接腳（land）、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅（Cu）柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，且電性連接結構170並非僅限於此。

電性連接結構170的數目、間隔、設置形式等無特別限制，而是可由熟習此項技術者視設計特定細節而充分地修改。舉例而言，電性連接結構170可根據連接墊122的數目配置成數十至數千的數量。在某些實施例中可配置更多或更少的電性連接結構170。當電性連接結構170為焊球時，電性連接結構170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬160的側表面，且連接可靠性可更加優異。電性連接結構170中的至少一者可設置於扇出區域中。所述扇出區域是指除設置有半導體晶片120的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有助於三維（3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。

覆蓋層180可保護背側配線層132A及/或散熱圖案層132B免於外部物理或化學損害。覆蓋層180可具有露出背側配線層132A的至少部分的開口180h。在覆蓋層180中所形成的開口180h的數目可為數十至數千個。表面處理層P可形成於被暴露的背側配線層132A的表面上。覆蓋層180的材料無特別限制。舉例而言，可使用絕緣材料作為覆蓋層180的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑。

表面安裝組件190可藉由表面安裝技術（surface mounting technology，SMT）安裝於鈍化層150的下表面上。表面安裝組件190可為任何已知的被動組件，例如電容器、電感器等，但並非僅限於此。必要時，表面安裝組件190可為主動組件。表面安裝組件190可藉由連接構件140的重佈線層142電性連接至半導體晶片120的連接墊120。

儘管圖中未示出，然而必要時，可在貫穿孔110H中設置執行彼此相同或不同功能的多個半導體晶片120。另外，必要時，可在貫穿孔110H中設置單獨的被動組件，例如電感器、電容器等。

圖11A繪示示出在散熱構件上形成有機塗層的製程的示意圖。

參照圖11A，可藉由例如矽烷處理等有機材料塗佈處理對散熱構件125進行表面處理。在此種情形中，如圖11A所示，可在散熱構件125的表面上形成例如矽烷塗層等有機塗層127。如上所述，可藉由表面處理來改善散熱構件125與包封體130之間的緊密黏附性。

圖11B及圖11C繪示示出將散熱構件貼附至半導體晶片的非主動面的製程的各種實例的示意圖。

參照圖11B，可藉由以下方式來獲得貼附有散熱構件125的半導體晶片120：藉由表面處理將黏合膜124貼附至上方形成有有機塗層127的散熱構件125的下部，且接著經由黏合膜124將上方形成有有機塗層127的散熱構件125貼附至半導體晶片120的非主動面122P。必要時，可藉由以下方式來執行一系列製程：藉由黏合膜124將經塗佈的散熱構件125貼附至處於晶圓狀態下的半導體晶片120，且接著藉由切分製程切分貼附有散熱構件125的半導體晶片120。

或者，參照圖11C，可藉由以下方式來獲得貼附有散熱構件125的半導體晶片120：將黏合膜124貼附至半導體晶片120的非主動面，且接著藉由表面處理將上方形成有有機塗層127的散熱構件125貼附至黏合膜124。必要時，可藉由以下方式來執行一系列製程：將黏合膜124貼附至處於晶圓狀態下的半導體晶片120，將經塗佈的散熱構件125貼附至黏合膜124，且接著藉由切分製程切分貼附有散熱構件125的半導體晶片120。

圖12A及圖12B為示出製造扇出型半導體封裝的製程的實例的示意圖。

參照圖12A，可首先製備核心構件110。核心構件110可使用無核心基板來製造。詳言之，核心構件110可藉由重複以下一系列製程來製備：藉由鍍敷製程在無核心基板上形成第一配線層112a，藉由疊層味之素構成膜等形成第一絕緣層111a，使用第一配線層112a的一些接墊圖案作為終止元件在第一絕緣層111a中形成雷射通孔孔洞，以及藉由鍍敷製程形成第二配線層112b及第一連接通孔層113a，且接著分離並移除無核心基板。可藉由蝕刻來移除在分離無核心基板之後殘留在核心構件110的下表面上的金屬層。在此種情形中，在核心構件110的第一絕緣層111a的下表面與第一配線層112a的下表面之間可形成台階部分。然後，可使用雷射鑽孔、機械鑽孔等在核心構件110中形成貫穿孔110H，且可將膠帶210貼附至核心構件110的下部。然後，可將貼附有散熱構件125的半導體晶片120貼附至貫穿孔110H中的膠帶210，且可藉由味之素構成膜疊層等來形成包封體130。

然後，參照圖12B，可移除膠帶210，且可在膠帶210被移除的區域中形成連接構件140。連接構件140可藉由重複以下一系列製程來形成：藉由感光成像介電塗佈形成絕緣層141，藉由微影法在絕緣層141中形成光通孔孔洞，以及藉由鍍敷製程形成重佈線層142及連接通孔143。然後，可藉由在包封體130中形成雷射通孔孔洞並接著執行鍍敷來形成背側配線層132A、散熱圖案層132B、背側通孔133A、散熱通孔133B等，或者可經由味之素構成膜疊層等分別在扇出型半導體封裝100A的相對側形成鈍化層150及覆蓋層180，可使用雷射鑽孔等分別在鈍化層150及覆蓋層180中形成開口150h及開口180h，可藉由鍍敷形成凸塊下金屬160，可使用焊料材料形成電性連接結構170，且依此可執行回焊製程。根據上述例示性實施例的扇出型半導體封裝100A可藉由一系列製程來形成。

上述一系列製程可使用具有大尺寸，即面板尺寸的核心構件110來執行。在此種情形中，可藉由具有面板尺寸的核心構件110形成多個扇出型半導體封裝100A，且當所述多個扇出型半導體封裝100A藉由切分製程彼此分離時，可藉由執行一個製程來獲得所述多個扇出型半導體封裝100A。

圖13為示出扇出型半導體封裝的另一實例的示意性剖視圖。

參照圖13，根據本揭露中的另一例示性實施例的扇出型半導體封裝100B可更包括形成於貫穿孔110H的壁上的金屬層115。金屬層115可延伸至核心構件110的上表面，且可電性連接至核心構件110的配線層112a、配線層112b、配線層112c、及配線層112d的接地圖案及/或連接構件140的重佈線層142的接地圖案。產自半導體晶片120的熱量可經由金屬層115有效地至扇出型半導體封裝100B的側部，且因此可更易於向外散逸。金屬層115可由如同核心構件110的配線層112a、配線層112b、配線層112c、及配線層112d中的每一者的相同導電材料的導電材料形成。其他內容與上述內容重複，因此省略其詳細說明。

圖14為示出扇出型半導體封裝的另一實例的示意性剖視圖。

參照圖14，根據本揭露中的另一例示性實施例的扇出型半導體封裝100C可更包括加強層181。加強層181可設置於包封體130、與背側配線層132A及散熱圖案層132B之間。藉由設置加強層181可更有效地抑制扇出型半導體封裝100C的翹曲。就此而言，加強層181的彈性模數可大於包封體130的彈性模數及覆蓋層180的彈性模數。舉例而言，可使用預浸體、無包覆的覆銅層壓板等，包括絕緣樹脂、無機填料及玻璃纖維作為加強層181的材料，且可使用味之素構成膜等，包括絕緣層及無機填料作為包封體130及覆蓋層180中的每一者的材料。背側通孔133A及散熱通孔133B亦可貫穿加強層181。必要時，可在加強層181、與背側配線層132A及散熱圖案層132B之間進一步設置樹脂層（圖中未示出），以更易於在加強層181中形成開口。其他內容與上述內容重複，因此省略其詳細說明。

圖15為示出扇出型半導體封裝的另一實例的示意性剖視圖。

參照圖15，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100D中，在核心構件110中可省略第三絕緣層111c、第三連接通孔層113及第四配線層112d。亦即，核心構件110的絕緣層、配線層及連接通孔層的數目可為各種各樣的。在此種情形中，核心構件110的厚度可被改變，且半導體晶片120的厚度及散熱構件125的厚度可依此取決於核心構件110的經改變的厚度藉由研磨製程等來改變。然而，亦在此種情形中，就散熱效果而言，半導體晶片120的厚度是散熱構件125的厚度的約0.4倍至0.6倍可為有利的。其他內容與上述內容重複，因此省略其詳細說明。

圖16為示出扇出型半導體封裝的另一實例的示意性剖視圖。

參照圖16，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100E中，核心構件110可包括第一絕緣層111a；第一配線層112a及第二配線層112b，分別設置於第一絕緣層111a的下表面及上表面上；第二絕緣層111b，設置於第一絕緣層111a的下表面上且覆蓋第一配線層112a；第三配線層112c，設置於第二絕緣層111b的下表面上；第三絕緣層111c，設置於第一絕緣層111a的上表面上且覆蓋第二配線層112b；以及第四配線層112d，設置於第三絕緣層111c的上表面上。第一配線層112a、第二配線層112b、第三配線層112c、及第四配線層112d可電性連接至連接墊122。由於核心構件110可包括大量的配線層112a、配線層112b、配線層112c、及配線層112d，因此可簡化連接構件140。因此，取決於在形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一配線層112a、第二配線層112b、第三配線層112c、及第四配線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b、及第三絕緣層111c的第一連接通孔層113a、第二連接通孔層113b、及第三連接通孔層113c而彼此電性連接。

第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可相對地厚，以維持剛性，且可引入第二絕緣層111b及第三絕緣層111c，以形成數目較多的配線層112c及配線層112d。第一絕緣層111a可包含與第二絕緣層111b的絕緣材料及第三絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可例如為包括玻璃纖維、無機填料、及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為味之素構成膜或包括無機填料及絕緣樹脂的感光成像介電膜。然而，第一絕緣層111a的材料與第二絕緣層111b的材料及第三絕緣層111c的材料並非僅限於此。類似地，貫穿第一絕緣層111a的第一連接通孔層113a的直徑可大於分別貫穿第二絕緣層111b及第三絕緣層111c的第二連接通孔層113b的直徑及第三連接通孔層113c的直徑。

核心構件110的第三配線層112c的下表面可設置於低於半導體晶片120的連接墊122的下表面的水平高度上。另外，連接構件140的重佈線層142與核心構件110的第三配線層112c之間的距離可小於連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。原因在於，第三配線層112c可以突出形式設置於第二絕緣層111b上，進而接觸連接構件140。核心構件110的第一配線層112a及第二配線層112b可設置於半導體晶片120的主動面與非主動面之間的水平高度上。核心構件110的配線層112a、配線層112b、配線層112c、及配線層112d中的每一者的厚度可大於連接構件140的重佈線層142中的每一者的厚度。第一連接通孔層113a可具有沙漏形狀，且第二連接通孔層113b及第三連接通孔層113c可具有方向彼此相反的錐形形狀。其他配置的詳細說明與上述重複，且因此被省略。

圖17為示意性地示出根據實例製造的扇出型半導體封裝的散熱效果的圖表。

在實驗中，使用銅團塊作為散熱構件的材料，且使用晶粒貼附膜（DAF）作為黏合膜。在此種情形中，銅團塊的厚度與晶粒貼附膜的厚度的總和被設定為約210微米，且半導體晶片的厚度被固定為約100微米。使用根據上述例示性實施例的扇出型半導體封裝100A的結構作為封裝的基本結構。根據相關技術的中介層疊層封裝（interposer package on package，IPOP）具有約20℃/瓦的熱阻。然而，自圖17可以看到，根據例示性實施例的扇出型半導體封裝的熱阻可降低至約17℃/瓦或低於17℃/瓦。在此種情形中，可以看到晶粒貼附膜的厚度為10微米或小於10微米是有利的。原因在於，當晶粒貼附膜的厚度為10微米或小於10微米時，扇出型半導體封裝具有17℃/瓦或低於17℃/瓦的熱阻。

如上所述，根據本揭露中的例示性實施例，可提供散熱特性可為優異且翹曲可得到有效控制的一種扇出型半導體封裝。

儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

100A、100B、100C、100D、100E、2100‧‧‧扇出型半導體封裝

110‧‧‧核心構件

110H‧‧‧貫穿孔

111a‧‧‧第一絕緣層

111b‧‧‧第二絕緣層

111c‧‧‧第三絕緣層

112a‧‧‧配線層/第一配線層

112b‧‧‧配線層/第二配線層

112c‧‧‧配線層/第三配線層

112d‧‧‧配線層/最上配線層/第四配線層

113a‧‧‧連接通孔層/第一連接通孔層

113b‧‧‧連接通孔層/第二連接通孔層

113c‧‧‧連接通孔層/第三連接通孔層

115‧‧‧金屬層

120、2120、2220‧‧‧半導體晶片

121、1101、2121、2221‧‧‧本體

122、2122、2222‧‧‧連接墊

122A‧‧‧主動面

122P‧‧‧非主動面

123、150、2150、2223、2250‧‧‧鈍化層

124‧‧‧黏合膜

125‧‧‧散熱構件

127‧‧‧有機塗層

130、2130‧‧‧包封體

132A‧‧‧背側配線層

132B‧‧‧散熱圖案層

133A‧‧‧背側通孔

133B‧‧‧散熱通孔

140、2140、2240‧‧‧連接構件

141、2141、2241‧‧‧絕緣層

142‧‧‧重佈線層/最下重佈線層

143‧‧‧連接通孔

150h、180h、2251‧‧‧開口

160‧‧‧凸塊下金屬

170‧‧‧電性連接結構

180‧‧‧覆蓋層

181‧‧‧加強層

190‧‧‧表面安裝組件

210‧‧‧膠帶

1000‧‧‧電子裝置

1010、1110、2500‧‧‧主板

1020‧‧‧晶片相關組件

1030‧‧‧網路相關組件

1040‧‧‧其他組件

1050、1130‧‧‧照相機模組

1060‧‧‧天線

1070‧‧‧顯示裝置

1080‧‧‧電池

1090‧‧‧訊號線

1100‧‧‧智慧型電話

1120‧‧‧電子組件

1121‧‧‧半導體封裝

2142‧‧‧重佈線層

2143、2243‧‧‧通孔

2160、2260‧‧‧凸塊下金屬層

2170、2270‧‧‧焊球

2200‧‧‧扇入型半導體封裝

2242‧‧‧配線圖案

2243h‧‧‧通孔孔洞

2280‧‧‧底部填充樹脂

2290‧‧‧模製材料

2301、2302‧‧‧中介基板

I-I’‧‧‧線

P‧‧‧表面處理層

t1、t2‧‧‧厚度

結合所附圖式閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他態樣、特徵、以及優點。

圖1為示出電子裝置系統的實例的示意性方塊圖。

圖2為示出電子裝置的實例的示意性透視圖。

圖3A及圖3B為示出扇入型（fan-in）半導體封裝在封裝前及封裝後的狀態的示意性剖視圖。

圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。

圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。

圖6為示出扇入型半導體封裝嵌置於中介基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。

圖7為示出扇出型半導體封裝的示意性剖視圖。

圖8為示出扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。

圖9為示出扇出型半導體封裝的實例的示意性剖視圖；圖10為沿圖9的扇出型半導體封裝的線I-I’截取的示意性平面圖。

圖11A為示出在散熱構件上形成有機塗層的製程的示意圖。

圖11B及圖11C為示出將散熱構件貼附至半導體晶片的非主動面的製程的各種實例的示意圖。

圖12A及圖12B為示出製造扇出型半導體封裝的製程的實例的示意圖。

圖13為示出扇出型半導體封裝的另一實例的示意性剖視圖。

圖14為示出扇出型半導體封裝的另一實例的示意性剖視圖。

圖15為示出扇出型半導體封裝的另一實例的示意性剖視圖。

圖16為示出扇出型半導體封裝的另一實例的示意性剖視圖。

圖17為示意性地示出根據實例製造的扇出型半導體封裝的散熱效果的圖表。

Claims (30)

1. 一種扇出型半導體封裝，包括： 半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上設置有連接墊； 散熱構件，貼附至所述半導體晶片的所述非主動面； 包封體，覆蓋所述半導體晶片及所述散熱構件中的每一者的至少部分；以及 連接構件，設置於所述半導體晶片的所述主動面上，且包括電性連接至所述連接墊的重佈線層， 其中所述散熱構件的厚度大於所述半導體晶片的厚度。
2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述半導體晶片的厚度是所述散熱構件的厚度的0.4倍至0.6倍。
3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述散熱構件是藉由黏合膜貼附至所述半導體晶片的所述非主動面。
4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述黏合膜是厚度為1微米至10微米的晶粒貼附膜（DAF）。
5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述散熱構件是銅（Cu）團塊。
6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述銅團塊的表面上形成有有機塗層。
7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述有機塗層包括矽烷塗層。
8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述包封體包含絕緣樹脂及無機填料，且 所述包封體中的所述無機填料的含量為60重量%至80重量%。
9. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括： 散熱圖案層，設置於所述包封體上；以及 散熱通孔，貫穿所述包封體的至少部分且將所述散熱圖案層與所述散熱構件彼此連接。
10. 如申請專利範圍第9項所述的扇出型半導體封裝，更包括： 加強層，設置於所述包封體與所述散熱圖案層之間；以及 覆蓋層，設置於所述加強層上且覆蓋所述散熱圖案層的至少部分， 其中所述加強層的彈性模數大於所述包封體的彈性模數及所述覆蓋層的彈性模數。
11. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括具有貫穿孔的核心構件， 其中所述半導體晶片及所述散熱構件設置於所述貫穿孔中，且 所述包封體覆蓋所述核心構件、所述半導體晶片、及所述散熱構件的至少部分，且填充所述貫穿孔的至少部分。
12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述核心構件包括多個配線層，且 所述核心構件的所述多個配線層是藉由所述連接構件的所述重佈線層電性連接至所述半導體晶片的所述連接墊。
13. 如申請專利範圍第12項所述的扇出型半導體封裝，更包括： 背側配線層，設置於所述包封體上；以及 背側通孔，貫穿所述包封體的至少部分且將所述背側配線層與所述核心構件的所述多個配線層的最上配線層彼此電性連接。
14. 如申請專利範圍第13項所述的扇出型半導體封裝，更包括： 加強層，設置於所述包封體與所述背側配線層之間；以及 覆蓋層，設置於所述加強層上且覆蓋所述背側配線層的至少部分， 其中所述加強層的彈性模數大於所述包封體及所述覆蓋層中的每一者的彈性模數。
15. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、第一配線層、第二配線層、第二絕緣層、及第三配線層，所述第一絕緣層接觸所述連接構件，所述第一配線層嵌置於所述第一絕緣層中且接觸所述連接構件，所述第二配線層設置於與嵌置有所述第一配線層的所述第一絕緣層的一個表面相對的所述第一絕緣層的另一表面上，所述第二絕緣層設置於所述第一絕緣層上且覆蓋所述第二配線層，所述第三配線層設置於所述第二絕緣層上，且 所述第一配線層至所述第三配線層電性連接至所述半導體晶片的所述連接墊。
16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述核心構件更包括設置於所述第二絕緣層上且覆蓋所述第三配線層的第三絕緣層以及設置於所述第三絕緣層上的第四配線層，且 所述第一配線層至所述第四配線層電性連接至所述半導體晶片的所述連接墊。
17. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一配線層的下表面與所述第一絕緣層的下表面之間具有台階部分。
18. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、設置於所述第一絕緣層的下表面上的第一配線層、以及設置於所述第一絕緣層的上表面上的第二配線層，且 所述第一配線層及所述第二配線層電性連接至所述半導體晶片的所述連接墊。
19. 如申請專利範圍第18項所述的扇出型半導體封裝，其中所述核心構件更包括第二絕緣層、第三配線層、第三絕緣層、以及第四配線層，所述第二絕緣層設置於所述第一絕緣層的所述下表面上且覆蓋所述第一配線層，所述第三配線層設置於所述第二絕緣層的下表面上，所述第三絕緣層設置於所述第一絕緣層的所述上表面上且覆蓋所述第二配線層，所述第四配線層設置於所述第三絕緣層的上表面上，且 所述第一配線層至所述第四配線層電性連接至所述半導體晶片的所述連接墊。
20. 如申請專利範圍第19項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層及所述第三絕緣層中的每一者的厚度。
21. 一種扇出型半導體封裝，包括： 半導體晶片； 散熱構件，所述散熱構件的厚度大於所述半導體晶片的厚度，且所述散熱構件設置於所述半導體晶片的非主動面上； 連接構件，包括重佈線層，所述連接構件設置於所述半導體晶片的主動層上，使得設置於所述主動層上的連接墊電性連接至所述重佈線層， 其中所述半導體晶片及所述散熱構件中的每一者的至少部分被包封體覆蓋。
22. 如申請專利範圍第21項所述的扇出型半導體封裝，其中所述散熱構件上設置有有機塗層，且所述散熱構件是藉由黏合膜貼附至所述半導體晶片。
23. 如申請專利範圍第21項所述的扇出型半導體封裝，更包括具有貫穿孔的核心構件，所述半導體晶片及所述散熱構件設置於所述貫穿孔中， 其中所述包封體覆蓋所述核心構件的至少部分，且填充所述貫穿孔的至少部分。
24. 如申請專利範圍第23項所述的扇出型半導體封裝，其中所述核心構件包括設置於所述貫穿孔的側壁上的金屬層。
25. 如申請專利範圍第23項所述的扇出型半導體封裝，更包括設置於所述包封體上且覆蓋所述散熱構件的頂部部分及所述核心構件的頂部部分的加強層。
26. 如申請專利範圍第23項所述的扇出型半導體封裝，更包括藉由所述連接構件的所述重佈線層電性連接至所述半導體晶片的所述連接墊的配線層。
27. 一種扇出型半導體封裝，包括： 連接構件，包括至少一個重佈線層； 半導體晶片，所述半導體晶片的主動面上配置有連接墊且所述半導體晶片設置於所述連接構件上，所述連接墊電性連接至所述重佈線層； 散熱構件，所述散熱構件的厚度大於所述半導體晶片的厚度，所述散熱構件設置於所述半導體晶片的非主動面上，所述非主動面與所述主動面相對；以及 包封體，覆蓋所述半導體晶片及所述散熱構件中的每一者的至少部分。
28. 如申請專利範圍第27項所述的扇出型半導體封裝，更包括設置於所述連接構件上的核心構件，所述核心構件具有貫穿孔，所述半導體晶片及所述散熱構件設置於所述貫穿孔中。
29. 如申請專利範圍第28項所述的扇出型半導體封裝，其中所述包封體覆蓋所述核心構件的至少部分，且填充所述貫穿孔的至少部分。
30. 如申請專利範圍第28項所述的扇出型半導體封裝，其中所述核心構件包括藉由所述連接構件的所述重佈線層電性連接至所述半導體晶片的所述連接墊的配線層。