TW201937672A - 扇出型半導體封裝 - Google Patents

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趙銀貞
金漢
徐允錫
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南韓商三星電子股份有限公司
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Abstract

一種扇出型半導體封裝包括：第一核心構件，包括第一貫穿孔；第一半導體晶片，設置於第一核心構件的第一貫穿孔中；第一包封體，配置成包封第一半導體晶片的至少部分；第一連接構件，設置於第一半導體晶片上且包括第一重佈線層；第二核心構件，黏合至第一連接構件的下表面且包括第二貫穿孔；第二半導體晶片，設置於第二核心構件的第二貫穿孔中；第二包封體，配置成包封第二半導體晶片、第二核心構件及第一連接構件；第二連接構件，設置於第二半導體晶片上且包括第二重佈線層；以及連接通孔，貫穿第二核心構件且配置成電性連接第一重佈線層與第二重佈線層。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝。
根據當前趨勢，已逐漸開發出在形狀方面小而薄的半導體封裝，且已開發出在功能上需要複雜化及多功能性的系統級封裝（system in package，SiP）型封裝。根據發展趨勢，近來，扇出型晶圓級封裝（fan-out wafer level package，FOWLP）已備受關注，且各種技術已應用於扇出型晶圓級封裝來滿足半導體封裝的要求。
被建議來滿足技術需求的半導體封裝技術的一種類型是扇出型半導體封裝。此種扇出型封裝具有緊湊的尺寸，並可藉由朝設置有半導體晶片的區域之外對電性連接結構進行重佈線而實施多個引腳。
本揭露的態樣可提供一種扇出型半導體封裝，其即使使用多個半導體晶片亦能夠薄化且具有使可靠性增強的高能力。
根據本揭露中的例示性實施例，在藉由堆疊多個半導體晶片而形成的封裝中，部分半導體晶片設置於核心構件中。
舉例而言，根據本揭露實施例的一種扇出型半導體封裝可包括：第一核心構件，包括第一貫穿孔；第一半導體晶片，設置於所述第一核心構件的所述第一貫穿孔中且包括第一主動面及與所述第一主動面相對的第一非主動面，所述第一主動面上設置有第一連接墊；第一包封體，配置成包封所述第一半導體晶片的至少部分；第一連接構件，設置於所述第一半導體晶片的第一主動面上，且包括第一通孔及經由所述第一通孔電性連接至所述第一連接墊的第一重佈線層；第二核心構件，黏合至所述第一連接構件的下表面且包括第二貫穿孔；第二半導體晶片，設置於所述第二核心構件的所述第二貫穿孔中且包括第二主動面及與所述第二主動面相對的第二非主動面，所述第二主動面上設置有第二連接墊；第二包封體，配置成包封所述第二半導體晶片、所述第二核心構件及所述第一連接構件；第二連接構件，設置於所述第二半導體晶片的所述第二主動面上且包括第二通孔及經由所述第二通孔電性連接至所述第二連接墊的第二重佈線層；以及連接通孔，貫穿所述第二核心構件且配置成電性連接所述第一重佈線層與所述第二重佈線層。
在下文中，將參照附圖闡述本揭露中的例示性實施例。在附圖中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。在附圖中，為清晰起見，可誇大或風格化組件的形狀、尺寸等。
然而，本揭露可以許多不同的形式舉例說明，並且不應該被解釋為限於本文闡述的具體實施例。相反的，提供該些實施例是為了使本揭露將透徹及完整，並將本揭露的範圍完全傳達給熟習此項技術者。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
在說明中，組件與另一組件的「連接」的意義包括經由第三組件的間接連接以及兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指稱元件時，所述元件不受限於此。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。類似地，第二元件亦可被稱作第一元件。
在本文中，以附圖來決定上部分、下部分、上側面、下側面、上表面、下表面等。舉例而言，第一連接構件設置在高於重佈線層的水平高度上。然而，申請專利範圍並非僅限於此。另外，垂直方向意指上述向上方向及向下方向，且水平方向意指與上述向上方向及向下方向垂直的方向。在此種情形中，垂直剖面意指沿垂直方向上的平面截取的情形，且垂直剖面的實例可為圖式中所示的剖視圖。另外，水平剖面意指沿水平方向上的平面截取的情形，且水平剖面的實例可為圖式中所示的平面圖。
本文中所使用的用語僅為闡述例示性實施例使用，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置
圖1為示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下的協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所述的晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如，硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是亦可包括取決於電子裝置1000的類型等用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可於上文所述的各種電子裝置1000中用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的部分電子組件可為晶片相關組件，例如半導體封裝100，但並非僅限於此。所述電子裝置不僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等中且以封裝狀態在電子裝置等中使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
藉由封裝技術所製造的半導體封裝可端視半導體封裝的結構及目的而分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後的狀態的示意性剖視圖。
圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。
參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物層、氮化物層等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為顯著小的，因此可能難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可端視半導體晶片2220的尺寸而在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成外露連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如，輸入/輸出（input/output，I/O）端子）均設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已以扇入型半導體封裝的形式製造諸多安裝於智慧型電話中的元件。詳言之，已開發出諸多安裝於智慧型電話中的元件以進行快速的訊號傳輸並同時具有緊湊的尺寸。
然而，由於在扇入型半導體封裝中所有輸入/輸出端子均需要設置在半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型電子組件封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的示意性剖視圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。扇出型 半導體封裝
圖7為示出扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並設置的一種形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要設置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有如上所述的其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並設置的一種形式。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖視圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局可照樣用於扇出型半導體封裝2100中。因此，扇出型半導體封裝2100無需使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可被實作成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更緊湊的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其為與例如中介基板等印刷電路板（PCB）的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且有扇入型半導體封裝嵌入其中。
圖9為根據實施例的扇出型半導體封裝的示意性剖視圖。
參照所述圖式，根據實施例的扇出型半導體封裝100A可包括：第一核心構件110a，具有第一貫穿孔110H1；第一半導體晶片121，包括主動面及與主動面相對的非主動面，所述主動面上設置有第一連接墊121b;第一包封體130，用於包封第一半導體晶片121的至少部分；第一連接構件140，包括第一通孔143及第一重佈線層142，第一通孔143設置於第一半導體晶片121的主動面上，第一重佈線層142經由第一通孔143電性連接至第一連接墊121b；第二半導體晶片122，黏合至與第一連接構件140的佈置有第一半導體晶片121的一側相對的一側，且包括主動面及與主動面相對的非主動面，所述主動面上設置有第二連接墊122b；第二包封體131，佈置於佈置有第一半導體晶片121的第一連接構件140的相對側上，且包封半導體晶片122的主動面的至少部分以及第一連接構件140的至少部分；第二連接構件150a，佈置於半導體晶片122的主動面上且包括第二通孔153a及第二重佈線層152a，第二重佈線層152a經由第二通孔153a電性連接至第二連接墊122b；第一連接通孔161，貫穿第二包封體131且電性連接第一重佈線層142與第二重佈線層152a；第二核心構件110b，黏合至第二連接構件150a的下端且具有第二貫穿孔110H2；第三半導體晶片123，包括主動面及與主動面相對的非主動面，所述主動面上設置有第三連接墊123b；第三包封體132，包封第三半導體晶片123的至少部分、第二核心構件110b的至少部分及第二連接構件150a；第三連接構件150b，設置於第三半導體晶片123的主動面上且包括第三通孔153b及第三重佈線層152b，第三重佈線層152b經由第三通孔153b電性連接至第三連接墊123b；第二連接通孔162，貫穿第三包封體132且電性連接第二重佈線層152a與第三重佈線層152b；第四半導體晶片124，包括主動面及與主動面相對的非主動面，所述主動面上設置有第四連接墊124b；第四包封體133，用於包封第四半導體晶片124的至少部分及第三連接構件150b；第四連接構件150c，包括第四通孔153c及第四重佈線層152c，第四通孔153c設置於第四半導體晶片124的主動面上，第四重佈線層152c經由第四通孔153c電性連接至第四連接墊124b；以及第三連接通孔163，貫穿第四包封體133且電性連接第三重佈線層152b與第四重佈線層152c。扇出型半導體封裝100A可更包括：鈍化層170，設置於第四包封體133上；凸塊下金屬層180，形成於鈍化層170的開口上；以及電性連接結構190，形成於凸塊下金屬層180上。
具體而言，第一半導體晶片121及第三半導體晶片123可分別佈置於第一核心構件110a及第二核心構件110b的第一貫穿孔110H1及第二貫穿孔110H2中。第一核心構件110a及第二核心構件110b可與用於包封第二半導體晶片122及第四半導體晶片124的第二包封體131及第四包封體133在半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124外部交替地佈置。第一核心構件110a及第二核心構件110b可由相同的材料形成，且可由與第二包封體131及第四包封體133的材料不同的材料形成。
如此一來，在下部分處的第二半導體晶片122、第三半導體晶片123及第四半導體晶片124以及在上部分處的第一半導體晶片121中的一或多者可佈置於第二核心構件110b中，且因此相較於其中在下部分處的第二半導體晶片122、第三半導體晶片123及第四半導體晶片124中的全部僅被包封體131、包封體132及包封體133包封的情形而言，可確保扇出區域的剛性。亦即，相較於其中僅堆疊包封體131、包封體132及包封體133的情況而言，可防止扇出區域鬆垂（sagging）。扇出區域可指位於佈置有第一半導體晶片121、第二半導體晶片122、第三半導體晶片123及第四半導體晶片124的區域之外的區域。包封體131、包封體132及包封體133的材料在固化之後在沒有設置半導體晶片122、半導體晶片123及半導體晶片124的區域中收縮及波狀起伏，且隨著經堆疊半導體晶片的數目增加，波狀起伏會重疊且因此，可能難以準確地形成下部分處的第二重佈線層152a、第三重佈線層152b及第四重佈線層152c。然而，根據實施例的扇出型半導體封裝100A可防止因波狀起伏而造成故障。另外，可藉由第一核心構件110a及第二核心構件110b來達成翹曲控制以進一步增強可靠性。
近來，已開發出以多級堆疊多個記憶體晶片的技術來擴展記憶體容量。舉例而言，多個記憶體晶片是以兩級或更多級進行堆疊，安裝於中介基板上，且接著藉由模製構件進行模製並以封裝形式來使用。在此種情形中，經堆疊的記憶體晶片經由焊線接合電性連接至中介基板。然而，中介基板在此結構中為顯著厚的，且因此在對所述結構進行薄化方面存在限制。當將中介基板製造成矽基底時，存在價格相當昂貴的問題。當不包括用於保持經堆疊的記憶體晶片的單獨的加強材時，存在因翹曲引起的可靠性方面的問題。具體而言，記憶體晶片經由焊線接合電性連接至中介基板，且需要對輸入/輸出進行重佈線，因此訊號通路非常長且因此存在頻繁地發生訊號損耗的問題。
另一方面，根據實施例的扇出型半導體封裝100A經由通孔而非焊線接合形成訊號通路，且因此可使訊號通路最小化，因而亦可使訊號損耗最小化。亦即，可增強訊號電性性質。具體而言，可形成對連接至不同層的重佈線層142、重佈線層152a、重佈線層152b及重佈線層152c進行連接的連接通孔161、連接通孔162及連接通孔163，且因此可穩定地傳送具有高電流的訊號等，進而增強可靠性。佈置於上部分處的第一半導體晶片121以及佈置於下部分處的第二半導體晶片122、第三半導體晶片123及第四半導體晶片124可以裸露狀態進行封裝。亦即，半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124的連接墊121b、連接墊122b、連接墊123b及連接墊124b可各自佈置於半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124的主動面的中央部分中。此乃因第一半導體晶片121經由第一通孔143連接至第一連接構件140的第一重佈線層142，且經由貫穿第二包封體131、第三包封體132及第四包封體133的第一連接通孔161、第二連接通孔162及第三連接通孔163分別依序連接至第二重佈線層152a、第三重佈線層152b及第四重佈線層152c。
因此，可無需以晶片狀態形成重佈線層來對半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124的連接墊121b、連接墊122b、連接墊123b及連接墊124b進行重新設計，且位於半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124中心處的連接墊121b、連接墊122b、連接墊123b及連接墊124b無需單獨的改變操作即可用於封裝100A中以最有效地設計半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124。
根據實施例的扇出型半導體封裝100A可不使用中介基板，而是，可形成包括重佈線層142、重佈線層152a、重佈線層152b及重佈線層152c的連接構件140、連接構件150a、連接構件150b及連接構件150c。因此，重佈線層142、重佈線層152a、重佈線層152b及重佈線層152c可分佈在各種位置處，且因此可使連接構件140、連接構件150a、連接構件150b及連接構件150c的厚度最小化，且亦可使背側的包封厚度或經堆疊的晶片的厚度最小化。第二半導體晶片122、第三半導體晶片123及第四半導體晶片124的非主動面可使用例如晶粒貼附膜（die attach film，DAF）等黏合構件125黏合至連接構件140、連接構件150a、連接構件150b及連接構件150c，且被黏合的第二半導體晶片122、第三半導體晶片123及第四半導體晶片124可被第二包封體131、第三包封體132及第四包封體133包封，且因此第二半導體晶片122、第三半導體晶片123及第四半導體晶片124可被有效地固定，藉此增強可靠性。
以下將更詳細地闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
第一核心構件110a可端視特定材料而改善扇出型半導體封裝100A的剛性，且可用以確保第一包封體130的厚度的均勻性。根據實施例的扇出型半導體封裝100A可藉由第一核心構件110a而用作疊層封裝（POP）型封裝的部分。第一核心構件110a可具有第一貫穿孔110H1。第一半導體晶片121可在第一貫穿孔110H1中與第一核心構件110a間隔開預定距離。在一些實施例中，可設置彼此間隔開的多個第一半導體晶片121。第一半導體晶片121的側表面的周邊部分可被第一核心構件110a環繞。然而，此形式僅為舉例說明，並可經各式修改以具有其他形式，且第一核心構件110a可依此形式而執行另一功能。或者，第一核心構件110a可被省略，但使用第一核心構件110a會有利地改善本揭露所預期的板級可靠性。
第一核心構件110a可包括核心絕緣層111。可使用絕緣材料作為核心絕緣層111的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。第一核心構件110a可用作支撐構件。
第一半導體晶片121可各自為其中數百至數百萬個元件整合於一個晶片中的積體電路（IC）。第一半導體晶片121可為處理器晶片，例如中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、現場可程式化閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳言之為應用處理器（application processor，AP）。然而，第一半導體晶片121並非僅限於此，而是可為例如類比-數位轉換器或應用專用積體電路（ASIC）等邏輯晶片或例如揮發性記憶體（例如，動態隨機存取記憶體）及非揮發性記憶體（例如，唯讀記憶體及快閃記憶體）等記憶體晶片，但並非僅限於此。該些可彼此進行組合。
第一半導體晶片121可具有主動面及與主動面相對的非主動面，所述主動面上設置有第一連接墊121b。第一半導體晶片121可以主動晶圓為基礎形成。在此種情形中，第一半導體晶片121的本體121a的基礎材料（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121a上可形成各種電路。第一連接墊121b可將第一半導體晶片121電性連接至其他組件。第一連接墊121b中的每一者的材料可為例如鋁（Al）等導電材料，且所述材料無特別限制。在本體121a上可形成暴露出第一連接墊121b的鈍化層121c，且鈍化層121c可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。第一連接墊121b的下表面可藉由鈍化層121c而相對於第一包封體130的下表面具有台階，且可減少第一包封體130滲入第一連接墊121b的下表面中。亦可在其他需要的位置中進一步設置絕緣層（圖中未示出）等。
第一包封體130可保護第一核心構件110a、第一半導體晶片121等。第一包封體130的包封形式無特別限制，但可為第一包封體130環繞第一半導體晶片121的至少部分的形式。舉例而言，第一包封體130可覆蓋第一核心構件110a的至少部分及第一半導體晶片121的非主動面，且可填充在第一貫穿孔110H1的壁與第一半導體晶片121的側表面之間的空間的至少部分。同時，第一包封體130可填充貫穿孔110H1，藉以充當用於固定第一半導體晶片121的黏合劑，並端視特定材料而減少第一半導體晶片121的彎曲（buckling）情況。第一包封體130的材料無特別限制。舉例而言，可使用絕緣材料作為第一包封體130的材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電（PID）樹脂。
第一連接構件140可對第一半導體晶片121的第一連接墊121b進行重佈線。數十至數百個具有各種功能的第一連接墊121b可藉由第一連接構件140進行重佈線，且可端視功能而藉由第一連接通孔161進行物理連接及/或電性連接。第一連接構件140可包括：第一上部絕緣層141a；第一重佈線層142，設置於第一上部絕緣層141a上；第一通孔143，貫穿第一上部絕緣層141a且將第一連接墊121b連接至第一重佈線層142；以及第二下部絕緣層141b，設置於第一上部絕緣層141a上且覆蓋第一重佈線層142的至少部分。第一連接構件140中所包括的第一絕緣層141a及第一絕緣層141b、第一重佈線層142、第一通孔143等可具有較圖式中所示者更大數目的層。
第一絕緣層141a及第一絕緣層141b中的每一者的材料可為絕緣材料。在此種情形中，除上述絕緣材料以外，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為絕緣材料。亦即，第一絕緣層141a及第一絕緣層141b中的每一者可為感光性絕緣層。當第一絕緣層141a及第一絕緣層141b具有感光性質時，第一絕緣層141a及第一絕緣層141b可被形成為具有較小的厚度，且可更容易達成第一通孔143的精密間距。第一絕緣層141a及第一絕緣層141b中的每一者可為包含絕緣樹脂及無機填料的感光性絕緣層。當第一絕緣層141a及第一絕緣層141b為多層時，第一絕緣層141a及第一絕緣層141b的材料可為彼此相同，且若必要則亦可為彼此不同。當第一絕緣層141a及第一絕緣層141b為多層時，第一絕緣層141a及第一絕緣層141b可端視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。可形成較圖式中所示情形更大數目的絕緣層。
第一重佈線層142可實質上用來對第一連接墊121b進行重佈線。第一重佈線層142的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一重佈線層142可端視對應層的設計而執行各種功能。舉例而言，第一重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，第一重佈線層142可包括各種接墊圖案，例如通孔接墊或連接端子墊。連接至第一通孔143的第一連接墊121b中的全部可經由第一重佈線層142朝第一半導體晶片121之外（即，扇出區域）進行重佈線。
第一通孔143可電性連接在不同層處形成的第一重佈線層142及第一連接墊121b等，且因此可在扇出型半導體封裝100A中形成電性通路。第一通孔143的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一通孔143可利用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。第一通孔143可具有任何形狀，例如圓柱形形狀以及錐形形狀。
第二半導體晶片122、第三半導體晶片123及第四半導體晶片124可各自為其中以數百至數百萬個裝置整合於一個晶片中的積體電路（IC）。積體電路可為記憶體晶片，例如，揮發性記憶體（例如，動態隨機存取記憶體）、非揮發性記憶體（例如，唯讀記憶體及快閃記憶體）等，但並非僅限於此。第二半導體晶片122、第三半導體晶片123及第四半導體晶片124中的每一者可具有主動面及與主動面相對的非主動面，所述主動面上設置有連接墊122b、連接墊123b及連接墊124b。第二半導體晶片122、第三半導體晶片123及第四半導體晶片124可各自以主動晶圓為基礎形成。在此種情形中，本體122a、本體123a及本體124a的基礎材料可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體122a、本體123a及本體124a上可形成各種電路。連接墊122b、連接墊123b及連接墊124b可將第二半導體晶片122、第三半導體晶片123及第四半導體晶片124電性連接至其他組件。連接墊122b、連接墊123b及連接墊124b中的每一者的材料可為例如鋁（Al）等導電材料，且不特別受限於此。或者，在本體122a、本體123a及本體124a上可形成暴露出連接墊122b、連接墊123b及連接墊124b的鈍化層122c、鈍化層123c及鈍化層124c，且鈍化層122c、鈍化層123c及鈍化層124c可為氧化物層、氮化物層等或氧化物層與氮化物層所構成的雙層。亦可在其他需要的位置中進一步設置絕緣層（圖中未示出）等。
黏合構件125可易於分別將第二半導體晶片122、第三半導體晶片123及第四半導體晶片124的非主動面貼附至上部分處的第一連接構件140、第二連接構件150a及第三連接構件150b的下表面。另外，第二核心構件110b可易於黏合至第二連接構件150a的下表面。黏合構件125可為膠帶，例如晶粒貼附膜（DAF）。黏合構件125的材料無特別限制。黏合構件125可包含例如環氧成份，但並非僅限於此。第二半導體晶片122、第三半導體晶片123及第四半導體晶片124以及第二核心構件110b可藉由黏合構件125進行更穩定地安裝，藉此增強可靠性。
第二包封體131、第三包封體132及第四包封體133可保護第二半導體晶片122、第三半導體晶片123及第四半導體晶片124。包封形式無特別限制，且可為任何形式，只要環繞第二半導體晶片122、第三半導體晶片123及第四半導體晶片124以及連接構件140、連接構件150a及連接構件150b的至少部分即可。舉例而言，第二包封體131、第三包封體132及第四包封體133中的每一者可覆蓋第二半導體晶片122、第三半導體晶片123及第四半導體晶片124的主動面的至少部分且覆蓋其側表面的至少部分。第三包封體132可覆蓋第二核心構件110b的至少部分及半導體晶片122的非主動面，且可填充在第二貫穿孔110H2的壁與半導體晶片122的側表面之間的空間的至少部分。第二包封體131、第三包封體132及第四包封體133可包含絕緣材料。所述絕緣材料可為感光成像環氧樹脂（photo imageable epoxy，PIE）、感光成像介電質等。然而，絕緣材料並非僅限於此，且可為包括無機填料及絕緣樹脂的材料，例如熱固性樹脂（例如環氧樹脂）、熱塑性樹脂（例如聚醯亞胺樹脂）或其中包括無機填料的加強材與其混合的樹脂，且詳言之可為味之素構成膜等。亦可使用例如EMC等模製材料。或者，第二包封體131、第三包封體132及第四包封體133的材料可為其中熱固性樹脂或熱塑性樹脂與無機填料混合及/或熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的材料。
第二核心構件110b可端視特定材料而改善扇出型半導體封裝100A的剛性，且可用以確保第三包封體132的厚度的均勻性。第二核心構件110b可更包括其中設置有第二連接通孔162的通孔貫穿孔110H3以及其中設置有第三半導體晶片123的第二貫穿孔110H2。第三半導體晶片123可在第二貫穿孔110H2中與第二核心構件110b間隔開預定距離。第二連接通孔162可在通孔貫穿孔110H3中貫穿第三包封體132。第三半導體晶片123的側表面的周邊部分可被第二核心構件110b環繞。第二核心構件110b的厚度T2可小於第一核心構件110a的厚度T1，但本揭露並非僅限於此，且第二核心構件110b的厚度T2可端視第三半導體晶片123的厚度增大及減小。與第一核心構件110a相同，第二核心構件110b亦可包括核心絕緣層111。核心絕緣層111的材料可為絕緣材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。第三包封體132可形成於第三半導體晶片123的下表面上以藉由第二核心構件110b而具有平的下表面。
第二連接構件150a、第三連接構件150b及第四連接構件150c可分別對第二半導體晶片122、第三半導體晶片123及第四半導體晶片124的連接墊122b、連接墊123b及連接墊124b進行重佈線。數十至數百個具有各種功能的連接墊122b、連接墊123b及連接墊124b可藉由第二連接構件150a、第三連接構件150b及第四連接構件150c進行重佈線，且可端視功能而藉由第二通孔153a、第三通孔153b及第四通孔153c進行物理連接及/或電性連接。第二連接構件150a可包括：第二重佈線層152a，設置於第二包封體131上；第二通孔153a，貫穿第二包封體131且將第二連接墊122b連接至第二重佈線層152a；以及第二絕緣層151a，設置於第二包封體131上。第二重佈線層152a可電性連接至半導體晶片122的第二連接墊122b。第三連接構件150b可包括：第三重佈線層152b，設置於第三包封體132上；第三通孔153b，貫穿第三包封體132且將第三連接墊123b連接至第三重佈線層152b；以及第三絕緣層151b，設置於第三包封體132上。第三重佈線層152b可電性連接至第三半導體晶片123的第三連接墊123b。第四連接構件150c可包括：第四重佈線層152c，設置於第四包封體133上；以及第四通孔153c，穿透第四包封體133且將第四連接墊124b連接至第四重佈線層152c。第四重佈線層152c可電性連接至第四半導體晶片124的第四連接墊124b。第二連接構件150a、第三連接構件150b及第四連接構件150c中所包括的絕緣層151a、絕緣層151b及絕緣層151c、重佈線層152a、重佈線層152b及重佈線層152c以及通孔153a、通孔153b及通孔153c可具有較圖式所示者更大數目的層或更大的數目。
第二絕緣層151a及第三絕緣層151b的材料可為絕緣材料。在此種情形中，亦可使用除上述絕緣材料以外的例如感光成像介電樹脂等感光性絕緣材料作為絕緣材料。亦即，第二絕緣層151a及第三絕緣層151b可為感光性絕緣層。當第二絕緣層151a及第三絕緣層151b具有感光性質時，第二絕緣層151a及第三絕緣層151b可被形成為具有較小的厚度，且可更容易達成下部分處的第二通孔153a及第三通孔153b的精密間距。
第二重佈線層152a、第三重佈線層152b及第四重佈線層152c可實質上對第二連接墊122b、第三連接墊123b及第四連接墊124b進行重佈線，且可由例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料形成。第二重佈線層152a、第三重佈線層152b及第四重佈線層152c可端視對應層的設計而執行各種功能。舉例而言，第二重佈線層152a、第三重佈線層152b及第四重佈線層152c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，第二重佈線層152a、第三重佈線層152b及第四重佈線層152c可包括各種接墊圖案，例如通孔接墊及連接端子墊。
第二通孔153a、第三通孔153b及第四通孔153c可電性連接在不同層處形成的第二重佈線層152a、第三重佈線層152b及第四重佈線層152c、第二連接墊122b、第三連接墊123b及第四連接墊124b等，且因此可在扇出型半導體封裝100A中形成電性通路。第二通孔153a、第三通孔153b及第四通孔153c的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第二通孔153a、第三通孔153b及第四通孔153c可利用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。第二通孔153a、第三通孔153b及第四通孔153c可具有任何形狀，例如圓柱形形狀以及錐形形狀。然而，第二通孔153a、第三通孔153b及第四通孔153c可具有下部直徑較上部直徑更大的倒錐形形狀，且慮及製程可有利地具有此種形狀。
第一連接通孔161、第二連接通孔162及第三連接通孔163可電性連接在不同層處形成的第一重佈線層142、第二重佈線層152a、第三重佈線層152b及第四重佈線層152c，且因此可形成電性通路。第一連接通孔161、第二連接通孔162及第三連接通孔163可在第一核心構件110a下方佈置於半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124的外部區域中。具體而言，第一連接通孔161可佈置於第二半導體晶片122的至少一側處，可貫穿第二包封體131，且亦可貫穿第一連接構件140的第一下部絕緣層141b。第二連接通孔162可佈置於第三半導體晶片123的至少一側處，可在第二核心構件110b的通孔貫穿孔110H3中貫穿第三包封體132，且亦可貫穿第二連接構件150a的第二絕緣層151a。第三連接通孔163可佈置於第四半導體晶片124的至少一側處，可貫穿第四包封體133，且亦可貫穿第三連接構件150b的第三絕緣層151b。第一連接通孔161、第二連接通孔162及第三連接通孔163的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一連接通孔161、第二連接通孔162及第三連接通孔163可利用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。當第一連接通孔161、第二連接通孔162及第三連接通孔163中的每一者沿貫穿第二包封體131、第三包封體132及第四包封體133的通孔孔洞中的每一者的壁被形成為預定厚度時，通孔孔洞的第一連接通孔161、第二連接通孔162及第三連接通孔163之間的空間可各自利用第二絕緣層151a及第三絕緣層151b以及鈍化層170填充。第一連接通孔161、第二連接通孔162及第三連接通孔163可具有下部直徑較上部直徑更大的錐形形狀，且慮及製程可有利地具有此種形狀。亦即，當第一連接通孔161、第二連接通孔162及第三連接通孔163沿與第一主動面垂直的表面切割時，第一連接通孔161、第二連接通孔162及第三連接通孔163中的每一者的切割表面可具有錐形形狀。第一連接通孔161、第二連接通孔162及第三連接通孔163中的每一者的直徑可大於第一通孔143、第二通孔153a、第三通孔153b及第四通孔153c中的每一者的直徑。第一連接通孔161、第二連接通孔162及第三連接通孔163中的每一者的高度可大於第一通孔143、第二通孔153a、第三通孔153b及第四通孔153c中的每一者的高度。第一連接通孔161、第二連接通孔162及第三連接通孔163可形成為錯開的通孔，其是藉由將在上下方向上彼此相鄰的通孔佈置在平面上的不同位置處而形成，但並非僅限於此。在一些實施例中，第一連接通孔161、第二連接通孔162及第三連接通孔163可形成為堆疊通孔，其是藉由在與半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124的堆疊方向垂直方向上對通孔進行堆疊而形成。
鈍化層170可保護第四連接構件150c不受外部物理及化學損害等。鈍化層170可具有開口，所述開口暴露出第四連接構件150c的第四重佈線層152c的至少部分。可在鈍化層170中形成數十至數千個開口。鈍化層170的材料無特別限制。例如，可使用絕緣材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。或者，可使用阻焊劑。
凸塊下金屬層180可改善電性連接結構190的連接可靠性，以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層180可連接至被鈍化層170的開口所暴露的第四連接構件150c的第四重佈線層152c。可藉由任何已知的金屬化方法，使用任何已知的導電金屬（例如金屬）在鈍化層170的開口中形成凸塊下金屬層180，但並非僅限於此。
電性連接結構190可在外部對扇出型半導體封裝100A進行物理連接及/或電性連接。舉例而言，扇出型半導體封裝100A可經由電性連接結構190安裝於電子裝置的主板上。電性連接結構190可由導電材料（例如，焊料）形成。然而，此僅為舉例說明，且電性連接結構190的材料不特別受限於此。電性連接結構190可為接腳、球、引腳等。電性連接結構190可形成為多層結構或單層結構。當電性連接結構190形成為多層結構時，電性連接結構190可包括銅（Cu）柱及焊料。當電性連接結構190形成為單層結構時，電性連接結構190可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，且電性連接結構190並非僅限於此。
電性連接結構190的數目、間隔、設置形式等無特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分地修改。舉例而言，電性連接結構190可根據連接墊121b、連接墊122b、連接墊123b及連接墊124b的數目而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構190為焊球時，電性連接結構190可覆蓋延伸至鈍化層170的一個表面上的凸塊下金屬層180的側表面，且連接可靠性可更加優異。
電性連接結構190中的至少一者可設置於扇出區域中。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出（I/O）端子，且可有利於三維（3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
儘管圖中未示出，然而作為另一選擇，可在第一貫穿孔110H1的壁上形成金屬薄膜以用於散熱及/或電磁波屏蔽。或者，可在第一貫穿孔110H1中佈置執行相同功能或不同功能的多個半導體晶片。或者，可在第一貫穿孔110H1中佈置單獨的被動組件（例如，電感器或電容器）。或者，可在鈍化層170的表面上佈置被動組件（例如，包括電感器或電容器的表面安裝技術（surface mounting technology，SMT）組件）。
圖10A至圖10F為示出根據實施例的製造圖9所示扇出型半導體封裝的示意性剖視圖。
參照圖10A，首先，可製備第一核心構件110a。第一核心構件110a可包括核心絕緣層111。核心絕緣層111可為無包覆的覆銅層壓板（copper clad laminate，CCL）等，但並非僅限於此。然後，在第一核心構件110a中形成第一貫穿孔110H1。可使用機械鑽孔及/或雷射鑽孔來形成第一貫穿孔110H1，但並非僅限於此。在形成第一貫穿孔110H1之後，可進一步執行除膠渣處理等。然後，可在第一核心構件110a的第一貫穿孔110H1中以面朝下形式佈置第一半導體晶片121，且可由第一包封體130來包封第一半導體晶片121。可使用黏合膜（圖中未示出）等來佈置第一半導體晶片121。舉例而言，可將黏合膜（圖中未示出）黏合至第一核心構件110a，可將第一半導體晶片121黏合至經由第一貫穿孔110H1所暴露的黏合膜（圖中未示出）的部分，可利用層疊方法或塗佈方法來形成第一包封體130，且然後可移除黏合膜（圖中未示出）。
參照圖10B，可在第一核心構件110a以及第一半導體晶片121的主動面上形成第一上部絕緣層141a。亦可藉由層疊或塗佈感光成像介電質等來形成第一上部絕緣層141a。然後，可形成貫穿第一上部絕緣層141a的第一通孔143及第一重佈線層142。可藉由使用乾膜等形成圖案且然後利用鍍覆方法對所述圖案進行填充來形成第一重佈線層142及第一通孔143。鍍覆方法可為減成製程、加成製程、半加成製程（semi-additive process，SAP）、改良半加成製程（semi-additive process，MSAP）等，但並非僅限於此。然後，可在第一上部絕緣層141a上形成第一下部絕緣層141b。亦可藉由層疊或塗佈感光成像介電質等來形成第一下部絕緣層141b。結果，可形成第一連接構件140。
參照圖10C，可使用黏合構件125等將半導體晶片122黏合至第一下部絕緣層141b。然後，可利用層疊方法、塗佈方法等形成第二包封體131以用於包封半導體晶片122的至少部分。然後，可形成貫穿第二包封體131的第二通孔153a及第二重佈線層152a。可形成貫穿第二包封體131及第一連接構件140的第一下部絕緣層141b的第一連接通孔161。為了形成第二通孔153a及第一連接通孔161，首先可經由利用曝光及顯影的微影來形成通孔孔洞。然而，可端視第二包封體131的材料而藉由機械鑽孔及/或雷射鑽孔來形成通孔孔洞。可藉由使用乾膜等形成圖案且然後利用鍍覆方法對所述圖案進行填充來形成第二通孔153a、第二重佈線層152a及第一連接通孔161。鍍覆方法可為減成製程、加成製程、半加成製程（SAP）、改良半加成製程（MSAP）等，但並非僅限於此。
參照圖10D，可在第二包封體131上形成第二絕緣層151a。當第一連接通孔161中存在空間時，可形成第二絕緣層151a來填充所述空間。可藉由層疊或塗佈感光成像介電質、感光成像環氧樹脂等來形成第二絕緣層151a。因此，可形成第二連接構件150a。然後，可使用黏合構件125等將第二核心構件110b及第三半導體晶片123黏合至第二絕緣層151a的下表面。第二核心構件110b可以第二貫穿孔110H2及通孔貫穿孔110H3被形成的狀態黏合至下表面，但本揭露並非僅限於此。或者，在第二核心構件110b可黏合至下表面之後，可形成第二貫穿孔110H2及通孔貫穿孔110H3。然後，可利用例如塗佈方法等方法形成第三包封體132以用於包封第三半導體晶片123的至少部分，且可形成貫穿第三包封體132的第三通孔153b及第三重佈線層152b。可形成貫穿第三包封體132及第二連接構件150a的第二絕緣層151b的第二連接通孔162。為了形成第三通孔153b及第二連接通孔162，首先可經由利用曝光及顯影的微影來形成通孔孔洞。然而，可端視第三包封體132的材料而藉由機械鑽孔及/或雷射鑽孔來形成通孔孔洞。可藉由使用乾膜等形成圖案且然後利用鍍覆方法對所述圖案進行填充來形成第三通孔153b、第三重佈線層152b及第二連接通孔162。鍍覆方法可為減成製程、加成製程、半加成製程（SAP）、改良半加成製程（MSAP）等，但並非僅限於此。
參照圖10E，可在第三包封體132上形成第三絕緣層151b。當第二連接通孔162中存在空間時，可形成第三絕緣層151b來填充所述空間。可藉由層疊或塗佈感光成像介電質、感光成像環氧樹脂等來形成第三絕緣層151b。結果，可形成第三連接構件150b。然後，可使用黏合構件125等將第四半導體晶片124黏合至第三絕緣層151b。
參照圖10F，可利用層疊方法或塗佈方法等形成第四包封體133以用於包封第四半導體晶片124的至少部分。可形成貫穿第四包封體133的第四通孔153c及第四重佈線層152c。可形成貫穿第四包封體133及第三連接構件150b的第三絕緣層151b的第三連接通孔163。為了形成第四通孔153c及第三連接通孔163，首先可經由利用曝光及顯影的微影來形成通孔孔洞。然而，可端視第四包封體133的材料而利用機械鑽孔及/或雷射鑽孔來形成通孔孔洞。可藉由使用乾膜等形成圖案且然後利用鍍覆方法對所述圖案進行填充來形成第四通孔153c、第四重佈線層152c及第三連接通孔163。鍍覆方法可為減成製程、加成製程、半加成製程（SAP）、改良半加成製程（MSAP）等，但並非僅限於此。然後，可依序形成鈍化層170、凸塊下金屬層180及電性連接結構190。可利用層疊或硬化方法形成鈍化層170，可利用金屬化方法形成凸塊下金屬層180，且可利用回焊製程等形成電性連接結構190。
為易於大規模生產，此一系列製程可包括：製備具有大容量及尺寸的第一核心構件110a以製造多個扇出型半導體封裝，然後藉由切割製程對扇出型半導體封裝執行單體化以將其單體化成單獨的扇出型半導體封裝。在此種情形中，有利的是，生產率可為優異的。
圖11為示出根據另一實施例的扇出型半導體封裝的示意性剖視圖。
參照所述圖式，根據另一實施例的扇出型半導體封裝100B可包括垂直堆疊的第一核心構件110a、第二核心構件110b、第三核心構件110c及第四核心構件110d，且第一半導體晶片121、第二半導體晶片122、第三半導體晶片123及第四半導體晶片124可分別佈置於第一核心構件110a、第二核心構件110b、第三核心構件110c及第四核心構件110d的貫穿孔110H1、貫穿孔110H2a、貫穿孔110H2b及貫穿孔110H2c中。第一核心構件110a、第二核心構件110b、第三核心構件110c及第四核心構件110d可由相同的材料形成，且可由與第一包封體130、第二包封體131、第三包封體132及第四包封體133的材料不同的材料形成。因此，在一些實施例中，半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124中的至少一些可佈置於核心構件110a、核心構件110b、核心構件110c及核心構件110d中，且在一些實施例中，佈置於核心構件110a、核心構件110b、核心構件110c及核心構件110d中的半導體晶片121、半導體晶片122、半導體晶片123及半導體晶片124的數目可以各種方式變化。其他組件及製造方法的說明實質上相同於根據上述實例的扇出型半導體封裝100A的上述說明，且因此在此處省略。
圖12為根據另一實施例的扇出型半導體封裝的示意性剖視圖。
參照所述圖式，根據另一實施例的扇出型半導體封裝100C可配置成使得第一半導體晶片121及第二半導體晶片122並排地佈置於第一核心構件110a的第一貫穿孔110H1中。第一連接構件140可佈置成使得第三半導體晶片123及第四半導體晶片124使用黏合構件125等並排地黏合。第二連接構件150a可配置成使得第五半導體晶片125及第六半導體晶片126使用黏合構件125等並排地黏合。第二核心構件110b亦可黏合至第二連接構件150a，且第五半導體晶片125及第六半導體晶片126可佈置於第二核心構件110b的第二貫穿孔110H2中。第三連接構件150b可佈置成使得第七半導體晶片127及第八半導體晶片128使用黏合構件125等並排地黏合。半導體晶片121、半導體晶片122、半導體晶片123、半導體晶片124、半導體晶片125、半導體晶片126、半導體晶片127及半導體晶片128中的每一者的連接墊121b可藉由重佈線層142、重佈線層152a、重佈線層152b及重佈線層152c進行重佈線。其他組件及製造方法的說明實質上相同於根據上述實例的扇出型半導體封裝100A的上述說明，且因此在此處省略。
圖13為根據另一實施例的扇出型半導體封裝的示意性剖視圖。
參照所述圖式，根據另一實施例的扇出型半導體封裝100C可包括：第一核心構件110a；第一核心絕緣層111a，接觸第一連接構件140；第一配線層112a，接觸第一連接構件140且嵌入第一核心絕緣層111a中；第二配線層112b，佈置於與第一核心絕緣層111a的第一配線層112a所嵌入的側相對的一側處；第二核心絕緣層111b，設置於第一核心絕緣層111a上且覆蓋第二配線層112b；以及第三配線層112c，設置於第二核心絕緣層111b上。第一配線層112a、第二配線層112b以及第三配線層112c可電性連接至連接墊122b。第一配線層112a與第二配線層112b以及第二配線層112b與第三配線層112c可分別經由貫穿第一絕緣層111a及第二絕緣層111b的第一核心通孔113a及第二核心通孔113b電性連接。
當第一配線層112a嵌入第一核心絕緣層111a中時，由第一配線層112a的厚度產生的台階可最小化，且因此第一連接構件140的絕緣距離可為固定的。亦即，第一核心絕緣層111a的下表面與第一連接構件140的第一重佈線層142之間的距離以及自第一連接構件140的第一重佈線層142至第一半導體晶片121的第一連接墊121b的距離可小於第一配線層112a的厚度。因此，可容易設計第一連接構件140的高密度配線。
第一核心構件110a的第一配線層112a的下表面可設置在高於第一半導體晶片121的第一連接墊121b的下表面的水平高度上。第一連接構件140的第一重佈線層142與第一核心構件110a的第一配線層112a之間的距離可大於第一連接構件140的第一重佈線層142與第一半導體晶片121的第一連接墊121b之間的距離。此乃因第一配線層112a可凹入第一核心絕緣層111a中。因此，當第一配線層112a凹入第一核心絕緣層111a中且第一核心絕緣層111a的下表面與第一配線層112a的下表面之間具有台階時，可防止第一包封體130的材料滲入而污染第一配線層112a的現象。第一核心構件110a的第二配線層112b可位於第一半導體晶片121的主動面與非主動面之間。第一核心構件110a可被形成為具有與第一半導體晶片121的厚度對應的厚度，且因此形成於第一核心構件110a中的第二配線層112b可佈置於第一半導體晶片121的主動面與非主動面之間的水平高度處。
第一核心構件110a的配線層112a、配線層112b及配線層112c的厚度可大於第一連接構件140的第一重佈線層142的厚度。第一核心構件110a的厚度可等於或大於第一半導體晶片121的厚度，且因此亦可依據其規格而形成具有相對大的尺寸的配線層112a、配線層112b及配線層112c。另一方面，第一連接構件140的第一重佈線層142可形成為具有較配線層112a、配線層112b及配線層112c相對小的尺寸以達成薄度。
核心絕緣層111a及核心絕緣層111b的材料無特別限制。例如，可使用絕緣材料。在此種情形中，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜（ABF）、FR-4、雙馬來醯亞胺三嗪（BT）等。或者，亦可使用感光成像介電（PID）樹脂。
配線層112a、配線層112b及配線層112c可對第一半導體晶片121的第一連接墊121b進行重佈線。配線層112a、配線層112b及配線層112c的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層112a、配線層112b及配線層112c可端視對應層的設計而執行各種功能。舉例而言，配線層112a、配線層112b及配線層112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、配線層112b及配線層112c可包括通孔接墊、焊線接墊（wire pad）、連接端子墊等。
核心通孔113a及核心通孔113b可電性連接在不同層處形成的配線層112a、配線層112b及配線層112c，且因此可在第一核心構件110中形成電性通路。核心通孔113a及核心通孔113b的材料亦可為導電材料。核心通孔113a及核心通孔113b可利用導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。核心通孔113a及核心通孔113b可具有任何形狀，例如圓柱形形狀以及錐形形狀。當第一核心通孔113a的孔洞形成時，第一配線層112a的一些接墊可充當終止元件（stopper），且因此就製程而言，當第一核心通孔113a具有上表面的寬度大於下表面的寬度的錐形形狀時是有利的。在此種情形中，第一核心通孔113a可與第二配線層112b的接墊圖案整合於一起。當第二核心通孔113b的孔洞形成時，第二配線層112b的一些接墊可充當終止元件，且因此就製程而言，當第二核心通孔113b具有上表面的寬度大於下表面的寬度的錐形形狀時是有利的。在此種情形中，第二核心通孔113b可與第三配線層112c的接墊圖案整合於一起。
其他組件（例如，圖9所示第二核心構件110b的說明）等亦可適用於根據另一實施例的扇出型半導體封裝100D，且其詳細說明實質上相同於上述扇出型半導體封裝100A，且因此在此處省略。具體而言，在一些實施例中，第二核心構件110b亦可具有與第一核心構件110a相同的結構。
圖14為根據另一實施例的扇出型半導體封裝的示意性剖視圖。
參照所述圖式，根據另一實施例的扇出型半導體封裝100E可包括：第一核心構件110a；第一核心絕緣層111a；佈置於第一核心絕緣層111a的相對表面上的第一配線層112a及第二配線層112b；第二核心絕緣層111b，設置於第一絕緣層112a上且覆蓋第一配線層112a；第三重佈線層112c，設置於第二核心絕緣層111b上；第三核心絕緣層111c，設置於第一核心絕緣層111a上且覆蓋第二配線層112b；以及第四重佈線層112d，佈置於第三核心絕緣層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至第一連接墊121b。第一核心構件110a可包括更大數目的配線層112a、配線層112b、配線層112c及配線層112d以進一步簡化第一連接構件140。因此，可克服在形成第一連接構件140期間因失敗而引起的良率降低。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別貫穿第一核心絕緣層111a、第二核心絕緣層111b及第三核心絕緣層111c的第一核心通孔113a、第二核心通孔113b及第三核心通孔113c而電性連接。
第一核心絕緣層111a所具有的厚度可大於第二核心絕緣層111b的厚度及第三核心絕緣層111c的厚度。第一核心絕緣層111a可具有相對大的厚度以基本上維持剛性，且第二核心絕緣層111b及第三核心絕緣層111c可被引入以形成更大數目的配線層112c及配線層112d。第一核心絕緣層111a可包含與第二核心絕緣層111b及第三核心絕緣層111c不同的絕緣材料。舉例而言，第一核心絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，而第二核心絕緣層111b及第三核心絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電膜，但本揭露並非僅限於此。類似地，貫穿第一核心絕緣層111a的第一核心通孔113a的直徑可大於分別貫穿第二核心絕緣層111b及第三核心絕緣層111c的第二通孔113b及第三通孔113c的直徑。
第一核心構件110a的第三配線層112a的下表面可設置在低於第一半導體晶片121的第一連接墊121b的下表面的水平高度上。另外，第一連接構件140的第一重佈線層142與第一核心構件110a的第三配線層112c之間的距離可小於第一連接構件140的第一重佈線層142與第一半導體晶片121的第一連接墊121b之間的距離。原因在於第三配線層112c可以突出形式設置於第二核心絕緣層111b上，因而會接觸第一連接構件140。第一核心構件110a的第一配線層112a及第二配線層112b可設置於第一半導體晶片121的主動面與非主動面之間的水平高度上。第一核心構件110a可被形成為與第一半導體晶片121的厚度對應，且因此形成於第一核心構件110a中的第一配線層112a及第二配線層112b可佈置於第一半導體晶片121的主動面與非主動面之間的水平高度處。
第一核心構件110a的配線層112a、配線層112b、配線層112c及配線層112d的厚度可大於第一連接構件140的第一重佈線層142的厚度。第一核心構件110a的厚度可等於或大於第一半導體晶片121的厚度，且因此亦可形成具有相對大的尺寸的配線層112a、配線層112b、配線層112c及配線層112d。另一方面，第一連接構件140的第一重佈線層142可形成為具有相對小的尺寸以達成薄度。
其他組件（例如，圖9所示第二核心構件110b的說明）等亦可適用於根據另一實施例的扇出型半導體封裝100E，且其詳細說明實質上相同於上述扇出型半導體封裝100A，且因此在此處省略。
如上所述，根據本揭露中的例示性實施例，作為根據本揭露的各種效果中的一種效果，即使使用多個半導體晶片，扇出型半導體封裝可能夠被薄化且可具有使可靠性增強的高能力。
在本文中，下側、下部分、下表面等是用來指代相對於圖式的剖面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指代與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接（disconnection）。應理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。類似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅為闡述例示性實施例使用，而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。
100‧‧‧半導體封裝
100A、100B、100C、100D、100E、2100‧‧‧扇出型半導體封裝
110a‧‧‧第一核心構件/核心構件
110b‧‧‧第二核心構件/核心構件
110c‧‧‧第三核心構件/核心構件
110d‧‧‧第四核心構件/核心構件
110H1‧‧‧第一貫穿孔/貫穿孔
110H2‧‧‧第二貫穿孔
110H2a、110H2b、110H2c‧‧‧貫穿孔
110H3‧‧‧通孔貫穿孔
111‧‧‧核心絕緣層
111a‧‧‧第一核心絕緣層/核心絕緣層
111b‧‧‧第二核心絕緣層/核心絕緣層
111c‧‧‧第三核心絕緣層
112a‧‧‧第一配線層/配線層
112b‧‧‧第二配線層/配線層
112c‧‧‧第三配線層/配線層
112d‧‧‧第四配線層/配線層
113a‧‧‧第一核心通孔/核心通孔
113b‧‧‧第二核心通孔/核心通孔
113c‧‧‧第三核心通孔
121‧‧‧第一半導體晶片/半導體晶片
121a、122a、123a、124a、1101、2121、2221‧‧‧本體
121b‧‧‧第一連接墊/連接墊
121c、122c、123c、124c、170、2150、2223、2250‧‧‧鈍化層
122‧‧‧第二半導體晶片/半導體晶片
122b‧‧‧第二連接墊/連接墊
123‧‧‧第三半導體晶片/半導體晶片
123b‧‧‧第三連接墊/連接墊
124‧‧‧第四半導體晶片/半導體晶片
124b‧‧‧第四連接墊/連接墊
125‧‧‧黏合構件
125a‧‧‧第五半導體晶片
126‧‧‧第六半導體晶片/半導體晶片
127‧‧‧第七半導體晶片/半導體晶片
128‧‧‧第八半導體晶片/半導體晶片
130‧‧‧第一包封體
131‧‧‧第二包封體/包封體
132‧‧‧第三包封體/包封體
133‧‧‧第四包封體/包封體
140‧‧‧第一連接構件/連接構件
141a‧‧‧第一上部絕緣層/第一絕緣層
141b‧‧‧第二下部絕緣層/第一絕緣層
142‧‧‧第一重佈線層/重佈線層
143‧‧‧第一通孔
150a‧‧‧第二連接構件/連接構件
150b‧‧‧第三連接構件/連接構件
150c‧‧‧第四連接構件/連接構件
151a‧‧‧第二絕緣層/絕緣層
151b‧‧‧第三絕緣層/絕緣層
2141、2241‧‧‧絕緣層
152a‧‧‧第二重佈線層/重佈線層
152b‧‧‧第三重佈線層/重佈線層
152c‧‧‧第四重佈線層/重佈線層
153a‧‧‧第二通孔/通孔
153b‧‧‧第三通孔/通孔
153c‧‧‧第四通孔/通孔
161‧‧‧第一連接通孔/連接通孔
162‧‧‧第二連接通孔/連接通孔
163‧‧‧第三連接通孔/連接通孔
180、2160、2260‧‧‧凸塊下金屬層
190‧‧‧電性連接結構
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1120‧‧‧電子組件
2120、2220‧‧‧半導體晶片
2122、2222‧‧‧連接墊
2130‧‧‧包封體
2140、2240‧‧‧連接構件
2142‧‧‧重佈線層
2143、2243‧‧‧通孔
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
T1、T2‧‧‧厚度
結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在所述附圖中： 圖1為示出電子裝置系統的實例的示意性方塊圖。 圖2為示出電子裝置的實例的示意性立體圖。 圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後的狀態的示意性剖視圖。 圖4為示出扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的示意性剖視圖。 圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的示意性剖視圖。 圖7為示出扇出型半導體封裝的示意性剖視圖。 圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的示意性剖視圖。 圖9為根據實施例的扇出型半導體封裝的示意性剖視圖。 圖10A至圖10F為示出根據實施例的製造圖9所示扇出型半導體封裝的示意性剖視圖。 圖11為示出根據另一實施例的扇出型半導體封裝的示意性剖視圖。 圖12為根據另一實施例的扇出型半導體封裝的示意性剖視圖。 圖13為根據另一實施例的扇出型半導體封裝的示意性剖視圖。 圖14為根據另一實施例的扇出型半導體封裝的示意性剖視圖。

Claims (25)

  1. 一種扇出型半導體封裝，包括： 第一核心構件，包括第一貫穿孔； 第一半導體晶片，設置於所述第一核心構件的所述第一貫穿孔中且包括第一主動面及與所述第一主動面相對的第一非主動面，所述第一主動面上設置有第一連接墊； 第一包封體，配置成包封所述第一半導體晶片的至少部分； 第一連接構件，設置於所述第一半導體晶片的所述第一主動面上且包括第一通孔及第一重佈線層，所述第一重佈線層經由所述第一通孔電性連接至所述第一連接墊； 第二核心構件，黏合至所述第一連接構件的下表面且包括第二貫穿孔； 第二半導體晶片，設置於所述第二核心構件的所述第二貫穿孔中且包括第二主動面及與所述第二主動面相對的第二非主動面，所述第二主動面上設置有第二連接墊； 第二包封體，配置成包封所述第二半導體晶片、所述第二核心構件及所述第一連接構件； 第二連接構件，設置於所述第二半導體晶片的所述第二主動面上且包括第二通孔及第二重佈線層，所述第二重佈線層經由所述第二通孔電性連接至所述第二連接墊；以及 連接通孔，貫穿所述第二核心構件且配置成電性連接所述第一重佈線層與所述第二重佈線層。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二核心構件更包括通孔貫穿孔，所述通孔貫穿孔中設置有所述連接通孔；且 其中所述連接通孔在所述通孔貫穿孔中貫穿所述第二包封體。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一包封體覆蓋所述第一半導體晶片的所述第一非主動面，且所述第二包封體覆蓋所述第二半導體晶片的所述第二主動面的部分。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二核心構件及所述第二半導體晶片的所述第二非主動面使用晶粒貼附膜作為媒介黏合至所述第一連接構件。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述連接通孔具有較所述第一通孔及所述第二通孔大的直徑。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述連接通孔具有下部直徑大於上部直徑的錐形形狀。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中連接至所述第一通孔的所述第一連接墊經由所述第一重佈線層朝所述第一半導體晶片之外重佈線；且 其中連接至所述第二通孔的所述第二連接墊經由所述第二重佈線層朝所述第二半導體晶片之外重佈線。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一核心構件包括第一核心絕緣層、第一配線層及第二配線層，所述第一配線層接觸所述第一連接構件且嵌入所述第一核心絕緣層中，所述第二配線層設置於所述第一核心絕緣層的與所述第一配線層所嵌入的一側相對的一側處；且 其中所述第一配線層及所述第二配線層電性連接至所述第一連接墊。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一核心構件包括第一核心絕緣層以及分別佈置於所述第一核心絕緣層的相對表面上的第一配線層及第二配線層；且 其中所述第一配線層及所述第二配線層電性連接至所述第一連接墊。
  10. 一種扇出型半導體封裝，包括： 第一核心構件，包括第一貫穿孔； 第一半導體晶片，設置於所述第一核心構件的所述第一貫穿孔中且包括第一主動面及與所述第一主動面相對的第一非主動面，所述第一主動面中設置有第一連接墊； 第一包封體，配置成包封所述第一半導體晶片的至少部分； 第一連接構件，設置於所述第一半導體晶片的所述第一主動面上且包括第一通孔及第一重佈線層，所述第一重佈線層經由所述第一通孔電性連接至所述第一連接墊； 第二半導體晶片，設置於所述第一連接構件下方且包括第二主動面及與所述第二主動面相對的第二非主動面，所述第二主動面上設置有第二連接墊； 第二包封體，配置成包封所述第二半導體晶片及所述第一連接構件； 第二連接構件，設置於所述第二半導體晶片的所述第二主動面上，且包括第二通孔及第二重佈線層，所述第二重佈線層經由所述第二通孔電性連接至所述第二連接墊； 第一連接通孔，貫穿所述第二包封體且電性連接所述第一重佈線層與所述第二重佈線層； 第二核心構件，設置於所述第二連接構件下方且包括第二貫穿孔； 第三半導體晶片，設置於所述第二核心構件的所述第二貫穿孔中且包括第三主動面及與所述第三主動面相對的第三非主動面，所述第三主動面上設置有第三連接墊； 第三包封體，配置成包封所述第三半導體晶片、所述第二核心構件及所述第二連接構件； 第三連接構件，設置於所述第三半導體晶片的所述第三主動面上，且包括第三通孔及第三重佈線層，所述第三重佈線層經由所述第三通孔電性連接至所述第三連接墊；以及 第二連接通孔，貫穿所述第二核心構件且電性連接所述第二重佈線層與所述第三重佈線層。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一核心構件及所述第二核心構件是由與所述第二包封體不同的材料形成。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第一核心構件與所述第二核心構件是由相同的材料形成。
  13. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一包封體覆蓋所述第一半導體晶片的所述第一非主動面，所述第二包封體覆蓋所述第二半導體晶片的所述第二主動面，且所述第三包封體覆蓋所述第三半導體晶片的所述第三主動面。
  14. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一連接通孔及所述第二連接通孔分別佈置於所述第一核心構件下方所述第二半導體晶片及所述第三半導體晶片的外部區域中。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一連接通孔與所述第二連接通孔佈置在平面上的不同位置處。
  16. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一連接通孔及所述第二連接通孔以所述第一半導體晶片至所述第三半導體晶片的堆疊方向堆疊成一列。
  17. 一種扇出型半導體封裝，包括： 第一連接構件，包括第一絕緣層、第一重佈線層、第二絕緣層及第一通孔，所述第一重佈線層設置於所述第一絕緣層上，所述第二絕緣層設置於所述第一重佈線層上，所述第一通孔連接至所述第一重佈線層且貫穿所述第一絕緣層； 第一半導體晶片，具有上面設置有第一連接墊的第一主動面及與所述第一主動面相對的第一非主動面，所述第一半導體晶片設置於所述第一連接構件的所述第一絕緣層上，使得所述第一主動面面對所述第一絕緣層，且所述第一連接墊電性連接至所述第一通孔； 第二半導體晶片，具有上面設置有第二連接墊的第二主動面及與所述第二主動面相對的第二非主動面，所述第二半導體晶片設置於所述第一連接構件的所述第二絕緣層上，使得所述第二非主動面面對所述第二絕緣層； 第二連接構件，包括第二重佈線層及第二通孔，所述第二連接構件設置於所述第二半導體晶片的所述第二主動面上，使得所述第二通孔將所述第二連接墊電性連接至所述第二重佈線層； 第一核心構件，具有第一貫穿孔且設置於所述第一連接構件的所述第一絕緣層上，使得所述第一半導體晶片設置於所述第一貫穿孔中； 第一包封體，配置成包封所述第一半導體晶片的至少部分；以及 第二基板，環繞所述第二半導體晶片且具有第一連接通孔，所述第一連接通孔貫穿所述第二基板且電性連接所述第一重佈線層與所述第二重佈線層。
  18. 如申請專利範圍第17項所述的扇出型半導體封裝，其中所述第一核心構件包括無包覆的層壓板。
  19. 如申請專利範圍第17項所述的扇出型半導體封裝，其中所述第二基板是第二核心構件，所述第二核心構件具有第二貫穿孔且設置於所述第一連接構件的所述第二絕緣層上，使得所述第二半導體晶片設置於所述第二貫穿孔中。
  20. 如申請專利範圍第19項所述的扇出型半導體封裝，其中所述第二核心構件是無包覆的層壓板。
  21. 如申請專利範圍第17項所述的扇出型半導體封裝，其中所述第二基板是被配置成包封所述第二半導體晶片及所述第一連接構件的第二包封體。
  22. 如申請專利範圍第17項所述的扇出型半導體封裝，更包括： 第三半導體晶片，具有上面設置有第三連接墊的第三主動面及與所述第三主動面相對的第三非主動面，所述第三半導體晶片設置於所述第二連接構件上與設置有所述第二半導體晶片的側相對的一側上，使得所述第三非主動面面對所述第二連接構件； 第三連接構件，包括第三重佈線層及第三通孔，所述第三連接構件設置於所述第三半導體晶片的所述第三主動面上，使得所述第三通孔將所述第三連接墊電性連接至所述第三重佈線層； 第三基板，環繞所述第三半導體晶片且具有第二連接通孔，所述第二連接通孔貫穿所述第三基板且電性連接所述第二重佈線層與所述第三重佈線層。
  23. 如申請專利範圍第22項所述的扇出型半導體封裝，其中所述第三基板是第三核心構件，所述第三核心構件具有第三貫穿孔且設置於所述第二連接構件上，使得所述第三半導體晶片設置於所述第三貫穿孔中。
  24. 如申請專利範圍第23項所述的扇出型半導體封裝，其中所述第三核心構件包括無包覆的層壓板。
  25. 如申請專利範圍第22項所述的扇出型半導體封裝，其中所述第二基板是配置成包封所述第二半導體晶片及所述第一連接構件的第二包封體，且所述第三基板是包括無包覆的層壓板的第三核心構件。
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