TWI712127B - 扇出型半導體封裝 - Google Patents

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朴大賢
李晟煥
李尙鍾
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南韓商三星電子股份有限公司
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Abstract

一種扇出型半導體封裝包括：連接構件，包括絕緣層以及重佈線層；半導體晶片，配置於連接構件上；包封體，包封半導體晶片；以及電磁波屏蔽層，配置於半導體晶片上，且包括多個釋氣孔。所述電磁波屏蔽層包括第一區及第二區，在第一區及第二區中釋氣孔的密度彼此不同，第一區中的釋氣孔的密度較第二區中的釋氣孔的密度高。

Description

扇出型半導體封裝
本申請案主張2018年5月4日在韓國智慧財產局中申請的韓國專利申請案第10-2018-0051914號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露內容是有關於一種扇出型半導體封裝。
半導體晶片相關技術發展中的近期重大趨勢為減小組件的尺寸。因此，在封裝技術領域中，隨著對於小尺寸半導體晶片等的需求快速增加，需要實現包括大量引腳的同時具有小型尺寸的半導體。
被建議來滿足所述技術需求的半導體封裝技術的一種類型是扇出型半導體封裝。此種扇出型封裝具有小型尺寸，並可藉由朝半導體晶片所配置的區域之外對連接端子進行重佈線而實現大量引腳。
由於在電磁波影響半導體晶片等時可能發生問題，因此針對半導體封裝需要一種有效的電磁波屏蔽結構。
本揭露的一個態樣是提供一種扇出型半導體封裝，所述 扇出型半導體封裝具有高電磁波屏蔽效率且能夠有效地移除在產品內部可能產生的氣體。
根據本揭露的一個態樣，一種扇出型半導體封裝包括：連接構件，包括絕緣層以及重佈線層；半導體晶片，配置於所述連接構件上；包封體，包封所述半導體晶片；以及電磁波屏蔽層，配置於所述半導體晶片上，且包括多個釋氣孔。所述電磁波屏蔽層包括第一區及第二區，在所述第一區及所述第二區中，所述多個釋氣孔的密度彼此不同，所述第一區中的所述釋氣孔的密度較所述第二區中的所述釋氣孔的密度高。
所述第二區可配置在與所述半導體晶片對應的區中。
所述電磁波屏蔽層可更包括未形成有所述釋氣孔的第三區。
所述第三區可配置在與所述半導體晶片對應的區中。
所述扇出型半導體封裝可更包括具有貫穿孔的核心構件，所述半導體晶片配置在所述貫穿孔中，且所述第三區可配置在與所述核心構件對應的區中。
所述核心構件可包括覆蓋至少所述貫穿孔的壁表面的金屬層。
所述金屬層可自所述貫穿孔的所述壁表面延伸至所述核心構件的上表面或所述核心構件的下表面中的一或多者。
所述核心構件的所述金屬層以及所述電磁波屏蔽層可藉由穿透所述包封體的導電通孔連接。
所述扇出型半導體封裝可更包括配置於所述連接構件上的多個被動組件。
所述第一區可配置於與所述多個被動組件的至少一部分對應的區中。
自所述多個被動組件的至少部分的上表面至所述包封體的上表面的距離可彼此不同，且在自所述多個被動組件的所述至少部分的所述上表面至所述包封體的所述上表面的不同距離當中，在距所述包封體的所述上表面的距離較長的區中，所述多個釋氣孔的密度可較高。
所述電磁波屏蔽層可更包括未形成有所述釋氣孔的第三區，且在自所述多個被動組件的所述至少部分的所述上表面至所述包封體的所述上表面的所述不同距離當中，所述第三區可配置於距所述包封體的所述上表面的距離較短的區中。
所述多個被動組件可包括電容器及電感器，且在與所述電容器對應的區中的所述釋氣孔的密度可較在與所述電感器對應的區中的所述釋氣孔的密度為高。
所述電磁波屏蔽層可更包括未形成有所述釋氣孔的第三區，且所述第三區可配置於與所述電感器對應的區中。
在所述第一區中的所述釋氣孔的尺寸與在所述第二區中的所述釋氣孔的尺寸可彼此相等，且在所述第一區中每單位面積的所述釋氣孔的數目可較所述第二區中每單位面積的所述釋氣孔的數目高。
所述多個釋氣孔的平均尺寸可小於或等於60微米。
所述電磁波屏蔽層可包括第一層以及覆蓋所述第一層的第二層。
所述第一層及所述第二層可為鍍覆層。
所述第二層可完全覆蓋所述第一層的上表面及所述第一層的側表面。
所述電磁波屏蔽層可更包括完全被所述第一層覆蓋的晶種層。
所述扇出型半導體封裝可更包括覆蓋所述電磁波屏蔽層的鈍化層。
所述鈍化層的部分可填充所述電磁波屏蔽層的所述多個釋氣孔。
所述鈍化層的填充所述電磁波屏蔽層的所述多個釋氣孔的所述部分可與所述包封體直接接觸。
所述電磁波屏蔽層可在所述扇出型半導體封裝的邊緣之間連續延伸。
根據本揭露的另一態樣，一種扇出型半導體封裝包括：連接構件，包括絕緣層以及重佈線層；半導體晶片，配置於所述連接構件上；包封體，包封所述半導體晶片；以及電磁波屏蔽層，配置於所述半導體晶片上，且包括多個釋氣孔。所述電磁波屏蔽層包括第一層以及覆蓋所述第一層的第二層。
所述第二層可完全覆蓋所述第一層的上表面以及所述第 一層的側表面。
所述電磁波屏蔽層可更包括完全被所述第一層覆蓋的晶種層。
根據本揭露的另一態樣，一種扇出型半導體封裝包括：連接構件，包括絕緣層以及重佈線層；核心構件，配置於所述連接構件上且具有彼此間隔開的第一貫穿孔及第二貫穿孔；半導體晶片，配置於所述連接構件上且位於所述核心構件的所述第一貫穿孔中；第一被動組件，配置於所述連接構件上且位於所述核心構件的所述第二貫穿孔中；包封體，包封所述半導體晶片、所述第一被動組件以及所述核心構件的部分；以及電磁波屏蔽層，配置於所述包封體上且包括釋氣孔。在所述半導體晶片、所述第一被動組件及所述核心構件中的至少一者在所述連接構件上堆疊的方向上，在一個單位面積中與所述第一被動組件或所述半導體晶片交疊的所述釋氣孔的面積總和大於在一個單位面積中與所述核心構件的分隔開所述第一貫穿孔及所述第二貫穿孔的壁交疊的所述釋氣孔的面積總和。
在一個單位面積中與所述半導體晶片交疊的所述釋氣孔的面積總和可小於在一個單位面積中與所述被動組件交疊的所述釋氣孔的面積總和。
所述釋氣孔可不與所述半導體晶片及所述核心構件的分隔開所述第一貫穿孔及所述第二貫穿孔的壁交疊。
所述扇出型半導體封裝可更包括配置於所述連接構件上 的第二被動組件，且與所述第二被動組件交疊的所述釋氣孔的數目可小於與所述第一被動組件交疊的所述釋氣孔的數目。
自所述電磁波屏蔽層至所述第二被動組件的距離可小於自所述電磁波屏蔽層至所述第一被動組件的距離。
所述第一被動組件可為電感器組件，且所述第二被動組件可為電容器。
所述扇出型半導體封裝可更包括覆蓋所述電磁波屏蔽層的鈍化層，且所述鈍化層的部分可填充所述電磁波屏蔽層的所述釋氣孔。
所述扇出型半導體封裝可更包括金屬層，所述金屬層配置於所述核心構件的表面上且經由穿透所述包封體的通孔電性連接至所述電磁波屏蔽層。
100:扇出型半導體封裝
110:核心構件
111:金屬層
112:導電通孔
120:半導體晶片
120P:連接墊
121:被動組件/電感器
122:被動組件/電容器
130:包封體
131:電磁波屏蔽層
132:第一層
133:第二層
134:第三層
140:連接構件
141:絕緣層
142:重佈線層
143:通孔
150:鈍化層
160:凸塊下金屬層
170:電性連接結構
180:鈍化層
1000:電子裝置
1010:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050:照相機
1060:天線
1070:顯示器
1080:電池
1090:訊號線
1100:智慧型電話
1101:本體
1110:母板
1120:組件
1130:照相機
2100:扇出型半導體封裝
2120:半導體晶片
2121:本體
2122:連接墊
2130:包封體
2140:連接構件
2141:絕緣層
2142:重佈線層
2143:通孔
2150:鈍化層
2160:凸塊下金屬層
2170:焊球
2200:扇入型半導體封裝
2220:半導體晶片
2221:本體
2222:連接墊
2223:鈍化層
2240:連接構件
2241:絕緣層
2242:配線圖案
2243:通孔
2243h:通孔孔洞
2250:鈍化層
2251:開口
2260:凸塊下金屬層
2270:焊球
2280:底部填充樹脂
2290:模製材料
2301:中介基板
2302:中介基板
2500:主板
A1:第一區
A2:第二區
A3:第三區
D:尺寸
d1、d2:距離
H:釋氣孔
S:晶種金屬層
t:厚度
由以下結合所附圖式的詳細闡述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，其中：圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9及圖10示意性地示出扇出型半導體封裝的實例，且分別對應於扇出型半導體封裝的剖視圖及上部平面圖。
圖11示出可在圖9及圖10的例示性實施例中採用的電磁波屏蔽層的形式。
圖12示出可在經修改的實施例中採用的電磁波屏蔽層的形式。
圖13是示出其中屏蔽效率根據電磁波屏蔽層中的釋氣孔的尺寸而變化的態樣的模擬曲線圖。
圖14及圖15示出可在經修改的實例中採用的電磁波屏蔽層的詳細形式。
在下文中，將參照所附圖式說明本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小組件的形狀、尺寸等。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000在其中容置主板1010。主板1010 可包括物理連接至及/或電性連接至主板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(CPU))、圖形處理器(例如：圖形處理單元(GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器(analog to digital converter)、應用專用積體電路(application-specific IC，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020中所包括的組件可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(Wi-Fi)(IEEE 802.11家族等)、全球互通微波存取(WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(Ev-DO)、高速封包存取+(HSPA+)、高速下行封包存取+(HSDPA+)、高速上行封包存取+(HSUPA+)、增強型資料GSM環境(EDGE)、全球行動通訊系統(GSM)、全球定位系統(GPS)、通用封包無線電服務(GPRS)、分碼多重存取(CDMA)、分時多重存取(TDMA)、數位增強型無 線電訊(DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定中的任一者。另外，網路相關組件1030中所包括的組件可與晶片相關組件1020一起彼此組合。
其他組件1040的實例可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他用途的被動組件等。另外，其他組件1040中所包括的組件可與晶片相關組件1020及/或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至及/或電性連接至主板1010或可不物理連接至及/或不電性連接至主板1010的其他組件。該些其他組件的實例可包括照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如硬碟驅動機(圖中未示出)、光碟(compact disk，CD)(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)(圖中未示出))等。 然而，該些其他組件的實例並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant)、數位攝影機、數位照相機((digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、膝上型電腦、隨身型易網機(netbook)、電視、視訊遊戲機(video game device)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可應用至上述各種電子裝置用於各種用途。舉例而言，母板1110可容置於智慧型電話1100的本體1101內，且各種組件1120在母板1110中物理連接及/或電性連接。另外，可物理連接及/或電性連接至主板1010的其他組件或可不物理連接及/或不電性連接至主板1010的其他組件(例如照相機1130)可容置於本體1101中。組件1120的一部分可為晶片相關組件，且扇出型半導體封裝100可為晶片相關組件之中的應用處理器，但並非僅限於此。所述電子裝置未必限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體無法單獨使用， 但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差，因而需要半導體封裝。詳細而言，在半導體晶片的情形中，連接墊的尺寸以及連接墊之間的間隔相對精細，而在電子裝置中使用主板的情形中，組件安裝墊的尺寸以及組件安裝墊之間的間隔顯著大於半導體晶片的規格。因此，可能難以直接將半導體晶片安裝於此種主板上，且因此需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及用途而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝及扇出型半導體封裝。
以下，將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3A至圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，包含例如鋁(Al)等導電材料且形成於本體2221的一個表面上；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少一部 分。在此種情形中，由於連接墊2222在尺寸上是顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可在半導體晶片2220上形成連接構件2240，以遵照半導體晶片的尺寸來對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成暴露出連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且然後可形成凸塊下金屬層2260等。詳細而言，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於裝置內的一種封裝形式，且可具有優異的電性特性並可以較低成本進行生產。因此，許多安裝在智慧型電話中的元件已以扇入型半導體封裝形式製造出，詳細而言，已開發出許多安裝在智慧型電話中的元件，以實施快速的訊號傳送並同時具有小型的尺寸。
然而，由於所有輸入/輸出端子均需要配置在半導體晶片內部，因此扇入型半導體封裝具有相對大的空間限制。因此，可能難以將這樣的結構應用於具有較高數目的輸入/輸出端子的半導 體晶片，或應用於具有小型尺寸的半導體晶片。另外，由於如上所述的負面屬性，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(例如，輸入/輸出(I/O)端子)經由中介基板2301再次進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片的外側可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200亦可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(例如，輸入/輸出端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝需要安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝及使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝的情形中，舉例而言，半導體晶片2120的外側可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片之外進行重佈線。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化膜(圖中未示出)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2241上的重佈線層2142、以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143等。
因此，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝的情形中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當裝置尺寸減小時，需減小球的尺寸及間距，進而 使得標準化球佈局(standardized ball layout)自身可能無法在扇入型半導體封裝的情形中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置，且因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。詳細而言，如上所述，在扇出型半導體封裝2100的情形中，可在半導體晶片2120上形成能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域的連接構件2140，進而使得標準化球佈局實際上可在扇出型半導體封裝中使用。因此，扇出型半導體封裝可安裝在電子裝置的主板2500上而無需使用單獨的中介基板等。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可被實施為相較於使用中介基板的扇入型半導體封裝的厚度具有減小的厚度。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝可具有優異的熱特性及電性特性，以適合用於例如行動產品。此外，扇出型半導體封裝可被實施為具有較使用印 刷電路板(PCB)的一般層疊封裝(package-on-package，POP)的尺寸更小型(compact)的尺寸，且可被實施為防止因出現翹曲(warpage)現象而造成的問題。
扇出型半導體封裝意指一種封裝技術，用於如上所述保護半導體晶片免受外部影響，使得半導體晶片能夠安裝於電子裝置的主板等上，且其具有與例如中介基板等印刷電路板(PCB)的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、用途等不同的規格、用途等，且有扇入型半導體封裝嵌置於其中。
以下將參照圖式闡述根據本揭露的例示性實施例的扇出型半導體封裝。
圖9及圖10示意性地示出扇出型半導體封裝的實例，且分別對應於剖視圖及上部平面圖。圖11示出可在圖9及圖10的例示性實施例中採用的電磁波屏蔽層的形式。圖12示出可在經修改的實施例中採用的電磁波屏蔽層的形式。圖13是示出屏蔽效率是根據電磁波屏蔽層中的釋氣孔的尺寸而變化的模擬曲線圖。
參照圖9及圖10，根據例示性實施例的扇出型半導體封裝100可包括半導體晶片120、包封體130、連接構件140以及電磁波屏蔽層131。電磁波屏蔽層131可包括多個釋氣孔H，以提供排氣通路。此外，扇出型半導體封裝100可包括核心構件110、被動組件121及122、鈍化層150及180、凸塊下金屬層160及電性連接結構170等。
連接構件140可對半導體晶片120的連接墊120P進行重 佈線。此外，當設置被動組件121及122時，連接構件140可將半導體晶片120以及被動組件121及122電性連接。為實施此種功能，連接構件140可包括：絕緣層141；重佈線層142，配置於絕緣層141上；及通孔143，穿過絕緣層141以使得重佈線層142能夠連接至此。連接構件140可由單層形成，或可被設計成由比圖式中繪示的層數還多的多層形成。
作為形成絕緣層141的材料，舉例而言，可使用感光性絕緣材料。舉例而言，可設置絕緣層141作為感光性絕緣層。舉例而言，當絕緣層141具有感光性質時，絕緣層141可以相對減小的厚度形成，且可更容易地獲得通孔143的精細間距。絕緣層141可為包含絕緣樹脂及無機填料的感光性絕緣層。舉例而言，當絕緣層141具有多層時，絕緣層141的材料可為彼此相同，亦可視需要為彼此不同。當絕緣層141是由多層形成的時，所述多個層可視製程而彼此整合，進而使得各絕緣層之間的邊界可不輕易顯而易見的。
重佈線層142可用於對連接墊120P進行重佈線，且作為重佈線層的材料，可使用導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。取決於相關層的設計，重佈線層142可執行各種功能。舉例而言，在重佈線層中可包括接地圖案、電源圖案及訊號圖案等。在此種情形中，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。此外，重佈線層可包括通孔接墊 及連接端子墊等。
通孔143將形成在不同層上的重佈線層142、連接墊120P等彼此電性連接，從而在扇出型半導體封裝100中形成電性連接通路。通孔143可由例如以下導電材料形成：銅(Cu)、鋁(Al)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金。通孔143可用導電材料完全填充，或者導電材料可沿通孔的壁形成。另外，作為通孔143的形狀，可使用此項技術中已知的所有形狀，例如錐形形狀、圓柱形形狀等。
半導體晶片120配置於連接構件140上，且可為積體電路(IC)。半導體晶片120可為處理器晶片，例如諸如中央處理器(例如，中央處理單元)、圖形處理器(例如，圖形處理單元)、場域可編程閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，詳細而言可為應用處理器(application processor，AP)，但並非僅限於此。
半導體晶片120可以主動晶圓為基礎形成。在此種情形中，本體的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。可在本體中形成各種電路。連接墊120P可將半導體晶片120電性連接至其他組件，且作為連接墊120P的形成材料，可使用例如鋁(Al)等導電材料，對此並無任何特別限制。在本體上可形成暴露出連接墊的鈍化膜，所述鈍化膜可為氧化物膜、氮化物膜等或可為氧化物膜與氮化物膜所構成的雙層。可在需要的位置上進一步配置絕緣層等。儘管半導體晶片120可為裸 露晶粒，但可在需要時在主動表面上進一步形成重佈線層。
除半導體晶片120以外，被動組件121及122亦可配置於連接構件140上。被動組件121及122可包括電感器121及電容器122等。在此種情形中，被動組件121及122的部分可具有不同的尺寸，且舉例而言，電感器121的尺寸可大於電容器122的尺寸。除了在尺寸方面的此種差異以外，在電感器121的情形中，由於在電感器組件特性方面電磁波屏蔽的必要性相對較高，因此可基於根據例示性實施例的電感器設計電磁波屏蔽層131，此將在稍後進行闡述。此外，除電感器121及電容器122之外，被動組件121及122亦可包括電阻元件。
包封體130可包封半導體晶片120以及被動組件121及122等。包封體130包含絕緣材料。作為絕緣材料，可使用包含無機填料及絕緣樹脂(例如，熱固性樹脂(例如環氧樹脂)、熱塑性樹脂(例如聚醯胺)、或在如上所述的樹脂中包含例如無機填料等增強材料的樹脂，詳細而言，味之素構成膜(ABF)、FR-4、雙馬來醯亞胺三嗪(BT)樹脂等)的材料。此外，亦可使用此項技術中已知的模製材料，例如環氧模製化合物(EMC)等，且亦可視需要使用感光成像包封體(photoimagable encapsulant，PIE)。視需要，可使用將例如熱固性樹脂或熱塑性樹脂等絕緣性樹脂浸入於例如無機填料及/或玻璃纖維(或玻璃布，或玻璃纖維布)等核心材料中的材料。
核心構件110可配置於連接構件140上，且可具有配置 有半導體晶片120等的貫穿孔。在扇出型半導體封裝100封裝半導體晶片120及被動組件121及122的情形中，可設置多個貫穿孔。舉例而言，半導體晶片120可配置於所述多個孔洞中的一者中，且被動組件121及122的部分可配置於所述多個孔洞中的另一者或另一些中。核心構件110可進一步改善扇出型半導體封裝100的剛性，且可用來確保包封體130的厚度均勻性。對核心構件110的材料並無特別限制。舉例而言，可使用絕緣材料，且作為所述絕緣材料，可使用：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯胺；或將此類樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布或玻璃纖維布)等核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。視需要，亦可使用感光成像介電(photoimagable dielectric，PID)樹脂。
核心構件110可包括金屬層111，金屬層111覆蓋形成貫穿孔的壁表面。金屬層111可有效地屏蔽自半導體晶片120及被動組件121及122發出的電磁波。如圖所示，金屬層111可延伸至核心構件110的上表面及下表面，且可藉由穿透包封體130的導電通孔112而連接至電磁波屏蔽層131。
電磁波屏蔽層131可配置於半導體晶片120等的上部部分上，且可包含有效屏蔽電磁波的材料，例如金屬組分。電磁波屏蔽層131包括多個釋氣孔H。電磁波屏蔽層131可在扇出型半導體封裝100的側表面之間連續地延伸。在藉由將金屬層111及 電磁波屏蔽層131配置於半導體晶片120等的周緣上而增強屏蔽效果的情形中，自包封體130等產生的氣體可能難以向外放出。在本揭露中的例示性實施例的情形中，釋氣孔H可被形成為在屏蔽層131的厚度方向上穿透電磁波屏蔽層131，使得氣體可被有效地放出。此外，如圖10及圖11所示，電磁波屏蔽層131可包括具有釋氣孔H的不同形成密度的第一區A1及第二區A2，且在此種情形中，釋氣孔H在第一區中的形成密度高於釋氣孔H在第二區A2中的形成密度。在例示性實施例中，在電磁波屏蔽的必要性相對較高的區中，可減小釋氣孔H的形成密度或可不形成釋氣孔H，而在電磁波屏蔽的必要性不高或氣體放出效率應為相對較高的區中，釋氣孔H的形成密度可針對電磁波屏蔽層131的相應區進行不同設計，以增大釋氣孔H的形成密度。
釋氣孔H的形成密度可被定義為在電磁波屏蔽層131中每單位面積被釋氣孔H佔據的面積。舉例而言，當第一區A1及第二區A2中的釋氣孔H的尺寸彼此相等時，在第一區A1中每單位面積的釋氣孔H的數目可較第二區A2中每單位面積的釋氣孔H的數目相對為高。此外，在例示性實施例中，可精細地形成釋氣孔H以顯著減小電磁波屏蔽效率的降低。此外，第一區A1及第二區A2中的釋氣孔H的尺寸可彼此不同。圖13的模擬曲線圖示出屏蔽效率根據釋氣孔的尺寸的變化，虛線表示電磁波屏蔽層的厚度t為10微米的情形，實線表示電磁波屏蔽層的厚度t為20微米的情形。在十億赫茲(1GHz)的頻率下在距電磁波屏蔽層約1 毫米的距離處執行對電磁波屏蔽效率的量測。作為本實驗的結果，可確定電磁波屏蔽有效性是60分貝(dB)或大於60分貝的情形具有優異的電磁波屏蔽有效性，且因此釋氣孔H的平均尺寸D可為約60微米或小於60微米。在此種情形中，釋氣孔H的尺寸D以及釋氣孔H之間的間隙可採用類似的位準，且可具有實質上相同的值。詳細而言，釋氣孔H的尺寸D表示釋氣孔H的直徑，且在釋氣孔H的底表面不為圓形時指代等效圓形直徑。等效圓形直徑Dequ可由方程式A孔洞=π．(Dequ/2)2進行定義，其中A孔洞是非圓形釋氣孔的底表面的面積。
另一方面，在電磁波屏蔽層131中具有相對低的釋氣孔H形成密度的第二區A2可配置於與半導體晶片120對應的區中。換言之，如在圖11中所示，考量到自半導體晶片120發出的相對大量的電磁波，電磁波屏蔽層131可以此種方式進行配置，使得電磁波屏蔽層131的具有相對低的釋氣孔H形成密度的第二區A2設置於與半導體晶片120對應的區中。此外，在被動組件121及122的情形中，考量到電磁波屏蔽的必要性相對較低，可配置相對大量的釋氣孔H，以提高氣體放出效率。詳言而言，電磁波屏蔽層131的第一區A1可為與所述多個被動組件121及122的至少一部分對應的區。在此種情形中，可取決於所述類型的被動組件121及122的尺寸而在電磁波屏蔽層131的與此對應的區中調整釋氣孔H的形成密度。
詳細而言，如在圖9中所示，所述多個被動組件121及 122的至少部分可在自其上表面至包封體130的上表面之間具有不同的距離d1及d2。在此種情形中，在所述多個被動組件121及122的具有不同距離的所述至少部分中，在與具有距包封體130上表面的較長距離的被動組件122對應的區中，釋氣孔H的形成密度可為相對較高。換言之，第一區A1可配置於與相對小的被動組件122對應的區中，且第二區A2可配置於與相對大的被動組件121對應的區中。在相對小的被動組件122的情形中，由於包封體130的厚度相對為厚，因此所放出的氣體的量可為大，且因此可在電磁波屏蔽層131中形成相對較高數目的釋氣孔H，而在相對大的被動組件121的情形中，可形成相對較低數目的釋氣孔H。
此外，如上所述，所述多個被動組件121及122可包括電感器121及電容器122等，且在與電容器122對應的區中，釋氣孔H的形成密度可相對較高。換言之，如在圖10及圖11中所示，第一區A1可對應於電容器122，且第二區A2可對應於電感器121。藉由降低與在電磁波的發射相對高的電感器121對應的區中的釋氣孔H的形成密度，可防止屏蔽效率被降低。此外，儘管例示性實施例示出電感器121的尺寸大於電容器122的尺寸，但電感器121並非必須大於電容器122。
如在圖11中所示，電磁波屏蔽層131可更包括未形成有釋氣孔H的第三區A3，且第三區A3可配置於與具有相對較低的氣體放出必要性的核心構件110對應的區中。因此，可在不降低氣體放出效率的情況下顯著增大電磁波屏蔽效能。此外，儘管在 上述實施例中，釋氣孔H以相對低的形成密度配置於與半導體晶片120或電感器121對應的區中，但如在圖12的經修改的實例中所示，可不配置釋氣孔H以進一步改善電磁波屏蔽效能。在此種情形中，不具有釋氣孔的第三區A3可配置成對應於半導體晶片120。此外，在自所述多個被動組件的所述至少部分的上表面至所述包封體的所述上表面的不同距離當中，第三區A3可配置於距包封體130的上表面的距離較短的區中。此外，第三區A3可配置於與被動組件121及122的電感器121對應的區中。另一方面，第二區A2並非必須包括釋氣孔H，且舉例而言，在第二區A2不包括釋氣孔H(根據圖12中的例示性實施例)且因此與圖11中所示者對應的第二區A2由圖12中的第三區A3表示的情形中，可能不需要將第二區A2及第三區A3分開地劃分。
以下，將闡述其他組件。鈍化層150可保護連接構件140不受外部物理化學損害等。鈍化層150可具有開口以暴露出連接構件140的重佈線層142的至少一部分。所述開口可以數十至數千個的數量形成於鈍化層150中。鈍化層150包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層150可為味之素構成膜(ABF)，但並非僅限於此。
凸塊下金屬層160改善電性連接結構170的連接可靠性，且因此可改善扇出型半導體封裝100的板級可靠性。凸塊下金屬層160連接至被鈍化層150的開口所暴露出的連接構件140的重佈線層142。凸塊下金屬層160可藉由此項技術中已知的使用 金屬的金屬化方法使用此項技術中已知的導電材料(例如，金屬)而形成於開口中，但並非僅限於此。
電性連接結構170可為另外的構形，以在外部物理連接及/或電性連接扇出型半導體封裝100。舉例而言，扇出型半導體封裝100可經由電性連接結構170安裝於電子裝置的主板上。作為示例，電性連接結構170可由例如焊料等導電材料形成，且所述材料並不特別以此為限。電性連接結構170可為接腳、球或引腳等。電性連接結構170可由多層或單層形成。作為例示，在多層的情形中，電性連接結構170可包含銅柱及焊料，且在單層的情形中，電性連接結構170可包含錫-銀焊料或銅。因此，電性連接結構170的材料並非僅限於此。電性連接結構170的數目、間隙、配置形式等不受特別限制，並可視此項技術中的設計規範進行各種修改。舉例而言，電性連接結構170的數目可根據連接墊120P的數目被設置成數十至數千的數量，且亦可被設置成更大或更小的數量。
電性連接結構170中的至少一者配置在扇出區域中。所述扇出區域是指半導體晶片120所配置的區域之外的區域。扇出型封裝較扇入型封裝更可靠，可實施多個輸入/輸出端子，並有利於三維互連。另外，扇出型封裝可被製造成相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等為更薄，且在價格競爭力方面可為優異的。
鈍化層180配置於電磁波屏蔽層的上部部分上，以保護 電磁波屏蔽層131免受外部物理及化學損害等。鈍化層180包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，鈍化層180可為味之素構成膜(ABF)，但並非僅限於此。鈍化層180的部分可填充所述多個釋氣孔H。鈍化層180的填充所述多個釋氣孔H的所述部分可與包封體130直接接觸。
圖14及圖15示出可在經修改的實例中採用的電磁波屏蔽層的詳細形式。如上所述，當電磁波屏蔽層131被降低至數十微米的位準時，可在不顯著降低電磁波屏蔽效率的情況下形成釋氣孔H，使得釋氣孔H需要被精細地形成。當在電磁波屏蔽層131中物理性地形成孔洞時，將釋氣孔H形成為具有精細的尺寸可能是困難的。
在經修改的本實例中，電磁波屏蔽層131是以多層結構形成，如圖14所示，電磁波屏蔽層131可包括第一層132及覆蓋第一層132的第二層133。詳細而言，在第一層132中形成孔洞，且然後在第一層132的上表面上以及孔洞的壁表面上形成第二層133，以形成精細的釋氣孔H。第一層132及第二層133可為包含銅等的鍍覆層，且為此，可應用晶種金屬層S。此外，如在圖15中所示，電磁波屏蔽層131可具有尺寸相對精細的釋氣孔H，所述釋氣孔H形成於包括第一層132、第二層133以及第三層134的三層結構中。
電磁波屏蔽層的與一個元件(例如，被動元件、半導體晶片及核心構件)對應的區意指此類區域與此類元件在扇出型半 導體封裝的厚度方向上交疊。此處，厚度方向指代扇出型半導體封裝的多個層彼此堆疊的堆疊方向。
在本文中，下側、下部、下表面等是用來指代相對於圖式的剖面的朝向扇出型半導體封裝之安裝表面的方向，而上側、上部、上表面等是用來指代與所述方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意指包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指稱元件時，所述元件不受限於此。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的 說明。
本文中所使用的用語僅為說明例示性實施例使用，而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。
如上所述，根據本揭露中的例示性實施例，可實施一種具有相對高的電磁波屏蔽效率且此外能夠有效地移除在產品內部可能產生的氣體的扇出型半導體封裝。
儘管以上已示出並闡述了例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧扇出型半導體封裝
110‧‧‧核心構件
111‧‧‧金屬層
112‧‧‧導電通孔
120‧‧‧半導體晶片
120P‧‧‧連接墊
121‧‧‧被動組件/電感器
122‧‧‧被動組件/電容器
130‧‧‧包封體
131‧‧‧電磁波屏蔽層
140‧‧‧連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
150‧‧‧鈍化層
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
180‧‧‧鈍化層
d1、d2‧‧‧距離
H‧‧‧釋氣孔
t‧‧‧厚度

Claims (26)

  1. 一種扇出型半導體封裝，包括：連接構件，包括絕緣層以及重佈線層；核心構件，配置於所述連接構件上，所述核心構件包括絕緣材料，且具有貫穿孔；半導體晶片，配置於所述連接構件上，並且在所述核心構件的所述貫穿孔中；多個被動組件，配置於所述連接構件上；包封體，包封所述半導體晶片；以及電磁波屏蔽層，配置於所述半導體晶片與所述核心構件上，且包括多個釋氣孔，其中所述電磁波屏蔽層包括第一區、第二區，在所述第一區及所述第二區中，所述多個釋氣孔的密度彼此不同，以及第三區，所述第三區中未形成所述釋氣孔，所述第一區中的所述釋氣孔的密度較所述第二區中的所述釋氣孔的密度高，且所述第三區配置在與所述核心構件對應的區中，其中所述第一區配置於與所述多個被動組件的至少一部分對應的區中，其中所述電磁波屏蔽層包括第一層以及覆蓋所述第一層的第二層，所述第二層完全覆蓋所述第一層的上表面及所述第一層的側表面。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中 所述第二區配置在與所述半導體晶片對應的區中。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第三區配置在與所述半導體晶片對應的區中。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述核心構件包括覆蓋至少所述貫穿孔的壁表面的金屬層。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述金屬層自所述貫穿孔的所述壁表面延伸至所述核心構件的上表面或所述核心構件的下表面中的一或多者。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述核心構件的所述金屬層以及所述電磁波屏蔽層是藉由穿透所述包封體的導電通孔連接。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中自所述多個被動組件的至少部分的上表面至所述包封體的上表面的距離彼此不同，且在自所述多個被動組件的所述至少部分的所述上表面至所述包封體的所述上表面的不同距離當中，在距所述包封體的所述上表面的距離較長的區中，所述多個釋氣孔的密度較高。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，在自所述多個被動組件的所述至少部分的所述上表面至所述包封體的所述上表面的不同距離當中，所述第三區配置於距所述包封體的所述上表面的距離較短的區中。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中 所述多個被動組件包括電容器及電感器，且在與所述電容器對應的區中的所述釋氣孔的密度較在與所述電感器對應的區中的所述釋氣孔的密度高。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第三區配置於與所述電感器對應的區中。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中在所述第一區中的所述釋氣孔的尺寸與在所述第二區中的所述釋氣孔的尺寸彼此相等，且在所述第一區中每單位面積的所述釋氣孔的數目較在所述第二區中每單位面積的所述釋氣孔的數目高。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述多個釋氣孔的平均尺寸小於或等於60微米。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一層及所述第二層是鍍覆層。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述電磁波屏蔽層更包括完全被所述第一層覆蓋的晶種層。
  15. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括覆蓋所述電磁波屏蔽層的鈍化層。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述鈍化層的部分填充所述電磁波屏蔽層的所述多個釋氣孔。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述鈍化層的填充所述電磁波屏蔽層的所述多個釋氣孔的所述 部分與所述包封體直接接觸。
  18. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述電磁波屏蔽層在所述扇出型半導體封裝的邊緣之間連續延伸。
  19. 一種扇出型半導體封裝，包括：連接構件，包括絕緣層以及重佈線層；核心構件，配置於所述連接構件上，所述核心構件包括絕緣材料，且具有貫穿孔；半導體晶片，配置於所述連接構件上，並且在所述核心構件的所述貫穿孔中；包封體，包封所述半導體晶片；以及電磁波屏蔽層，配置於所述半導體晶片與所述核心構件上，且包括多個釋氣孔，其中所述電磁波屏蔽層包括第一層以及覆蓋所述第一層的第二層，其中所述第二層完全覆蓋所述第一層的上表面以及所述第一層的側表面。
  20. 如申請專利範圍第19項所述的扇出型半導體封裝，其中所述電磁波屏蔽層更包括完全被所述第一層覆蓋的晶種層。
  21. 一種扇出型半導體封裝，包括：連接構件，包括絕緣層以及重佈線層；核心構件，配置於所述連接構件上，所述核心構件包括絕緣材 料，且具有彼此間隔開的第一貫穿孔及第二貫穿孔；半導體晶片，配置於所述連接構件上且位於所述核心構件的所述第一貫穿孔中；第一被動組件，配置於所述連接構件上且位於所述核心構件的所述第二貫穿孔中；第二被動組件，配置於所述連接構件上；包封體，包封所述半導體晶片、所述第一被動組件以及所述核心構件的部分；以及電磁波屏蔽層，配置於所述包封體上且包括釋氣孔，其中在所述半導體晶片、所述第一被動組件及所述核心構件中的至少一者在所述連接構件上堆疊的方向上，在一個單位面積中與所述第一被動組件或所述半導體晶片交疊的所述釋氣孔的面積總和大於在一個單位面積中與所述核心構件的分隔開所述第一貫穿孔及所述第二貫穿孔的壁交疊的所述釋氣孔的面積總和，其中在一個單位面積中與所述第二被動組件交疊的所述釋氣孔的數目小於在一個單位面積中與所述第一被動組件交疊的所述釋氣孔的數目，其中所述第一被動組件是電容器，且所述第二被動組件是電感器組件，其中所述電磁波屏蔽層包括第一層以及覆蓋所述第一層的第二層，所述第二層完全覆蓋所述第一層的上表面及所述第一層的側表面。
  22. 如申請專利範圍第21項所述的扇出型半導體封裝，其中在一個單位面積中與所述半導體晶片交疊的所述釋氣孔的面積總和小於在一個單位面積中與所述第一被動組件交疊的所述釋氣孔的面積總和。
  23. 如申請專利範圍第22項所述的扇出型半導體封裝，其中所述釋氣孔不與所述半導體晶片及所述核心構件的分隔開所述第一貫穿孔及所述第二貫穿孔的所述壁交疊。
  24. 如申請專利範圍第21項所述的扇出型半導體封裝，其中自所述電磁波屏蔽層至所述第二被動組件的距離小於自所述電磁波屏蔽層至所述第一被動組件的距離。
  25. 如申請專利範圍第21項所述的扇出型半導體封裝，更包括覆蓋所述電磁波屏蔽層的鈍化層，其中所述鈍化層的部分填充所述電磁波屏蔽層的所述釋氣孔。
  26. 如申請專利範圍第21項所述的扇出型半導體封裝，更包括金屬層，所述金屬層配置於所述核心構件的表面上且經由穿透所述包封體的通孔電性連接至所述電磁波屏蔽層。
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