CN111106083A - 半导体封装件 - Google Patents

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Abstract

本发明提供一种半导体封装件，所述半导体封装件包括：半导体芯片，具有连接垫；包封剂，覆盖所述半导体芯片的至少一部分；以及互连结构，设置在所述半导体芯片和所述包封剂上。所述互连结构包括第一绝缘层、设置在所述第一绝缘层上的第一重新分布层以及设置在所述第一绝缘层上并且覆盖所述第一重新分布层的第二绝缘层，所述第一重新分布层电连接到所述连接垫，当所述第一重新分布层的厚度为a且所述第一重新分布层的图案之间的间隙为b时，b/a为4或更小。

Description

半导体封装件
本申请要求于2018年10月26日在韩国知识产权局提交的第10-2018-0129208号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种扇出型半导体封装件。
背景技术
半导体技术领域的主要趋势之一是减小组件的尺寸，并且根据封装件开发领域中的小尺寸半导体芯片的消费的增加，已需要实现具有减小的尺寸的多个引脚。为了满足需求，已经开发出扇出型半导体封装件。在扇出型半导体封装件中，连接垫(pad，或称为“焊盘”或“焊垫”)可重新分布到设置有半导体芯片的区域之外的区域，使得半导体芯片可具有减小的尺寸并且可实现多个引脚。
由于绝缘层通过真空层压将绝缘层转移到基板而形成，因此在制造印刷电路板的工艺中使用的真空层压工艺可有效地应对每个位置处的厚度差异，但很可能由于在切割膜期间产生的外物引起的缺陷和绝缘层的不完全填充的缺陷而会形成空隙。因此，在半导体封装领域中，已经使用利用液体绝缘材料涂覆基板的方法作为形成用于形成重新分布层的绝缘层的方法。
然而，当应用涂覆方法时，可沿着图案形状涂覆基板，这可能引起绝缘层的位于覆盖已经形成在基板上的图案的区域中的厚度与绝缘层的位于图案之间的厚度之间可能存在差异的起伏现象。如果起伏增大，则绝缘可靠性可能降低。
发明内容
本公开的一方面在于提供一种半导体封装件，即使在制造互连结构(半导体封装件的重新分布区域)时应用涂覆方法时，所述半导体封装件也能够控制起伏。
根据本公开的一方面，当制造互连结构(重新分布区域)时，可控制重新分布层的厚度和绝缘层的位于图案之间的厚度以满足特定参数。
根据本公开的一方面，一种半导体封装件包括：半导体芯片，具有连接垫；包封剂，覆盖所述半导体芯片的至少一部分；以及互连结构，设置在所述半导体芯片和所述包封剂上。所述互连结构包括第一绝缘层、设置在所述第一绝缘层上的第一重新分布层以及设置在所述第一绝缘层上并且覆盖所述第一重新分布层的第二绝缘层，所述第一重新分布层电连接到所述连接垫，当所述第一重新分布层的厚度为a且所述第一重新分布层的图案之间的间隙为b时，b/a为4或更小。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在封装工艺之前和在封装工艺之后的状态的示意性截面图；
图4是示出封装扇入型半导体封装件的工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在印刷电路板上并且安装在电子装置的主板上的示例的示意性截面图；
图6是示出扇入型半导体封装件安装在印刷电路板中并且安装在电子装置的主板上的示例的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的示例的示意性截面图；
图9是示出半导体封装件的示例的示意性截面图；
图10是示出图9中所示的区域A的放大示意性截面图；以及
图11是示出半导体封装件的另一示例的示意图。
具体实施方式
在下文中，将参照附图描述本公开的示例实施例。在附图中，为了描述清楚，可夸大或简要示出元件的形状、尺寸等。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据多种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不被使用，而半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距非常细小，而在电子装置中使用的主板的组件安装垫的尺寸和主板的组件安装垫之间的间距显著大于半导体芯片的连接垫的尺寸和半导体芯片的连接垫之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在封装工艺之前和在封装工艺之后的状态的示意性截面图。
图4是示出封装扇入型半导体封装件的工艺的示意性截面图。
参照附图，半导体芯片2220可以是例如处于裸态的集成电路(IC)，包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接垫2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接垫2222的至少一部分。在这种情况下，由于连接垫2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接垫2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接垫2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接垫(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因在于：即使半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在印刷电路板上并且安装在电子装置的主板上的示例的示意性截面图。
图6是示出扇入型半导体封装件安装在印刷电路板中并且安装在电子装置的主板上的示例的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接垫2222(即，I/O端子)可通过BGA基板2301重新分布，并且在扇入型半导体封装件2200安装在BGA基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的BGA基板2302中，在扇入型半导体封装件2200嵌在BGA基板2302中的状态下，半导体芯片2220的连接垫2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在BGA基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接垫2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接垫2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接垫2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的示例的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接垫2122重新分布到位于半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用BGA基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
此外，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如BGA基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌在其中的扇入型半导体封装件)的概念不同的概念。
在下面的描述中，将参照附图描述一种半导体封装件，该半导体封装件即使在制造互连结构(半导体封装件的重新分布区域)时应用涂覆方法时也能够控制起伏。
图9是示出半导体封装件的示例的示意性截面图。
图10是示出图9中所示的区域A的放大示意性截面图。
参照附图，示例实施例中的半导体封装件100A可包括：半导体芯片120，具有连接垫122；包封剂130，覆盖半导体芯片120的至少一部分；以及互连结构140，设置在半导体芯片120和包封剂130上。互连结构140可包括：第一绝缘层141a；第一重新分布层142a，设置在第一绝缘层141a上；以及第二绝缘层141b，设置在第一绝缘层141a上并且覆盖第一重新分布层142a。第一重新分布层142a可包括彼此间隔开特定距离的多个图案w1、w2和w3。当第一重新分布层142a的厚度为a，第一重新分布层142a的图案w1与图案w2之间的间隙为b时，b/a可以为4或更小。
由于在形成绝缘层时通过真空层压将绝缘层转移到基板，因此在制造印刷电路板的工艺中使用的真空层压工艺可有效地解决不同位置处的厚度差异的问题，但很可能由于在切割膜期间产生的外物引起的缺陷和填充绝缘层的缺陷而会形成空隙。因此，在半导体封装领域中，已经使用利用液体绝缘材料涂覆基板的方法作为形成用于形成重新分布层的绝缘层的方法。
当在半导体封装工艺期间应用涂覆方法作为形成用于形成重新分布层的绝缘层的方法时，可沿着图案形状涂覆基板，这可能导致绝缘层的位于覆盖预先形成在基板上的图案的区域中的厚度与绝缘层的位于图案之间的厚度之间的差异(起伏现象)。如果起伏增大，则绝缘可靠性可能降低。
在示例实施例中的半导体封装件100A中，当第一重新分布层142a的厚度为a，第一重新分布层142a的图案w1与图案w2之间的间隙为b时，b/a可被控制为4或更小，更优选地控制为3或更小。互连结构140可被制造为满足上述参数。在这种情况下，为了形成精细电路并且实现高密度设计，可使用感光绝缘材料(感光电介质，(PID))作为第一绝缘层141a和第二绝缘层141b的材料，使得即使在应用涂覆方法时，也可显著减小第二绝缘层141b的覆盖第一重新分布层142a的区域的厚度与第二绝缘层141b的位于第一重新分布层142a的图案w1和图案w2之间的区域的厚度之间的差异，并且可控制起伏。因此，当第二绝缘层141b的覆盖第一重新分布层142a的区域的厚度与第一重新分布层142a的被第二绝缘层141b的这样的区域覆盖的厚度的总和为c并且第二绝缘层141b的位于第一重新分布层142a的图案w1和图案w2之间的区域的厚度为d时，c大于d，(c-d)/c可以为0.5或更小，更优选地为0.3或更小。在一个示例中，d为第二绝缘层141b的位于第一重新分布层142a的图案w1与图案w2之间的区域的最小厚度。
b/a的值可以为0.1或更大。具体地，b/a可以为0.1～4，更优选地可以为0.1～3。当b/a小于0.1时，图案w1和图案w2之间的间隙可能过度减小，使得可能发生短路，或者第一重新分布层142a的厚度可能过度增大，使得可能难以实现精细电路和高密度设计。
第一重新分布层142a的厚度a可以为10μm或更小，并且可以为例如0.5μm至10μm或1μm至10μm。当第一重新分布层142a的厚度超过10μm时，可能难以实现精细电路和高密度设计，并且即使当b/a被控制为4或更小时，也可能难以控制(c-d)/c为0.5或更小，这可能导致起伏。当第一重新分布层142a的厚度a小于1μm或小于0.5μm(过薄)时，第一重新分布层142a可能无法正确地执行布线的功能，开路可能容易发生。
第一重新分布层142a的图案w1与图案w2之间的间隙b可以是40μm或更小，并且可以是例如约0.1μm至40μm或0.5μm至40μm。当第一重新分布层142a的图案w1与图案w2之间的间隙b超过40μm时，可能难以将b/a控制为4或更小，并且也可能难以将(c-d)/c控制为0.5或更小，这可能导致起伏。当第一重新分布层142a的图案w1与图案w2之间的间隙b小于0.5μm或小于0.1μm时，图案w1与图案w2之间的间隙可能过度减小，使得可能发生短路。
当第二绝缘层141b的覆盖第一重新分布层142a的区域的厚度和第一重新分布层142a的被第二绝缘层141b的这样的区域覆盖的厚度的总和为c时，(c-a)/a可以为0.5或更大，并且可以为例如0.5至1.5。当(c-a)/a小于0.5时，第二绝缘层141b的覆盖第一重新分布层142a的区域的厚度可能过薄，使得可能难以确保第一重新分布层142a和第二重新分布层142b之间的绝缘距离。此外，即使当b/a被控制为4或更小时，也可能难以将(c-d)/c控制为0.5或更小，这可能引起起伏。当(c-a)/a超过1.5时，第二绝缘层141b的厚度可能过度增大，使得可能难以减小互连结构140的尺寸，因此，可能难以将该构造应用于半导体封装件的重新分布设计。类似地，第二绝缘层141b的覆盖第一重新分布层142a的区域的厚度和第一重新分布层142a的被第二绝缘层141b的这样的区域覆盖的厚度的总和c可以为20μm或更小，并且例如可以为1μm至20μm或2μm至20μm。
在下面的描述中，将更详细地描述包括在半导体封装件100A中的元件。
框架110可以是附加元件。框架110可根据积聚层111a和111b的特定材料来改善半导体封装件100A的刚性，并且可确保包封剂130的厚度的均匀性。框架110可具有穿透积聚层111a和111b的通孔110H。半导体芯片120可设置在通孔110H中，并且如果需要，也可设置无源组件(未示出)。通孔110H的壁可被构造为围绕半导体芯片120，但是其示例实施例不限于此。除了积聚层111a和111b之外，框架110还可包括布线层112a、112b和112c以及布线过孔113a和113b，并且因此可用作互连结构。布线层112a、112b和112c以及布线过孔113a和113b可用作电互连构件。如果需要，可设置具有可提供上/下电连接路径的电互连构件的不同形式的互连结构来代替框架110。
框架110可包括：第一积聚层111a，与互连结构140接触；第一布线层112a，与互连结构140接触并埋设在第一积聚层111a中；第二布线层112b，设置在第一积聚层111a的与埋设有第一布线层112a的部分相对的部分上；第二积聚层111b，设置在第一积聚层111a上并且覆盖第二布线层112b的至少一部分；以及第三布线层112c，设置在第二积聚层111b的与埋设有第二布线层112b的部分相对的部分上。第一布线层112a和第二布线层112b可通过穿透第一积聚层111a的第一布线过孔113a彼此电连接，第二布线层112b和第三布线层112c可通过穿透第二积聚层111b的第二布线过孔113b彼此电连接。第一布线层112a、第二布线层112b和第三布线层112c可通过互连结构140的第一重新分布层142a和/或第二重新分布层142b电连接到连接垫122。
积聚层111a和111b的材料可不限于任何特定材料。例如，可使用绝缘材料，并且绝缘材料可以是例如诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机树脂混合的树脂(诸如ABF(Ajinomoto Build-up Film))或上述绝缘树脂与无机填料一起浸在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(诸如半固化片)。
布线层112a、112b和112c可与布线过孔113a和113b一起提供封装件的上/下电连接路径，并且可使连接垫122重新分布。作为布线层112a、112b和112c的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或者它们的合金的金属材料。布线层112a、112b和112c可根据设计执行各种功能。例如，布线层112a、112b和112c可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，诸如数据信号图案。布线层112a、112b和112c还可包括过孔垫、电连接器金属垫等。布线层112a、112b和112c可通过公知的镀覆工艺形成，并且均可包括种子层和导体层。
布线层112a、112b和112c中的每者的厚度可大于重新分布层142a和142b中的每者的厚度。例如，框架110可具有比半导体芯片120的厚度大的厚度，并且积聚层111a和111b的材料可以是半固化片以保持刚性，因此，布线层112a、112b和112c的厚度可相对大。互连结构140可需要精细电路和高密度设计，因此，绝缘层141a和141b的材料可以是感光绝缘材料(PID)。因此，重新分布层142a和142b的厚度可相对减小。
第一布线层112a可凹入第一积聚层111a中。由于第一布线层112a凹入第一积聚层111a中，因此第一积聚层111a的与互连结构140接触的表面和第一布线层112a的与互连结构140接触的表面之间可形成台阶部，因此，当使用包封剂130包封半导体芯片120和框架110时，可防止由于形成材料渗出到第一布线层112a而导致的第一布线层112a的污染。
布线过孔113a和113b可使形成在不同层上的布线层112a、112b和112c电连接，因此可在框架110中形成电路径。作为布线过孔113a和113b的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。布线过孔113a和113b均可以是使用金属材料完全填充的填充型，或者可以是金属材料沿着通路孔的侧壁形成的共形型。布线过孔113a和113b均可具有锥形形状。布线过孔113a和113b可通过镀覆工艺形成，并且可包括种子层和导体层。
当形成用于第一布线过孔113a的孔时，第一布线层112a的垫的一部分可用作阻挡件，因此，第一布线过孔113a可被构造为具有顶表面的宽度大于底表面的宽度的锥形形状。在这种情况下，第一布线过孔113a可与第二布线层112b的垫图案一体化。另外，当形成用于第二布线过孔113b的孔时，第二布线层112b的垫的一部分可用作阻挡件，因此，第二布线过孔113b被构造为具有顶表面的宽度大于底表面的宽度的锥形形状。在这种情况下，第二布线过孔113b可与第三布线层112c的垫图案一体化。
尽管未示出，但是如果需要，则可在框架110的通孔110H的壁上设置金属层(未示出)以屏蔽电磁波或散热，并且金属层(未示出)可围绕半导体芯片120。
半导体芯片120可以是数百至数百万或更多个器件集成在单个芯片中的集成电路(IC)。集成电路可以是应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、加密处理器、微处理器、微控制器等，但是其示例实施例不限于此。半导体芯片120可以是：电源管理集成电路(PMIC)；存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；或逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。
半导体芯片120可以是没有形成凸块或布线层的处于裸态的集成电路，但是其示例实施例不限于此。如果需要，半导体芯片120可以是封装型集成电路。集成电路可基于有效晶圆形成。在这种情况下，硅(Si)、锗(Ge)、砷化镓(GaAs)等可用作半导体芯片120的主体121的基体材料。主体121可包括各种电路。连接垫122可将半导体芯片120电连接到其他元件，并且诸如铝(Al)等的金属材料可用作连接垫的材料而没有任何特别限制。用于使连接垫122敞开的钝化膜123可形成在主体121上，并且钝化膜123可以是氧化物膜或氮化物膜，或者可以是包括氧化物层和氮化物层的双层。绝缘膜(未示出)可进一步设置在其他需要的位置。在半导体芯片120中，其上设置有连接垫122的表面可以是有效表面，并且与有效表面相对的表面可以是无效表面。当钝化膜123形成在半导体芯片120的有效表面上时，半导体芯片120的有效表面可参照钝化膜123的最下方表面确定位置关系。
包封剂130可包封框架110和半导体芯片120，并且可填充通孔110H的一部分。包封剂130可包括绝缘材料，并且绝缘材料可以是绝缘树脂(诸如热固性树脂(诸如环氧树脂)、热塑性树脂(诸如聚酰亚胺树脂))或包括无机填料和绝缘树脂的材料或者上述绝缘树脂中包括诸如无机填料的增强材料的树脂(诸如ABF、FR-4、BT树脂等)。另外，可使用诸如EMC的模制材料，并且如果需要，则可使用诸如感光包封剂(PIE)树脂的感光材料。另外，可使用诸如热固性树脂或热塑性树脂的绝缘树脂浸在诸如无机填料和/或玻璃纤维(或玻璃布或玻璃织物)等芯材料中的树脂。
互连结构140可使半导体芯片120的连接垫122重新分布。半导体芯片120的具有各种功能的数十或数百个连接垫122可通过互连结构140重新分布，并且可根据各自功能通过电连接器金属件170物理连接和/或电连接到外部实体。互连结构140可包括：第一绝缘层141a；第一重新分布层142a，设置在第一绝缘层141a上；第一连接过孔143a，穿透第一绝缘层141a并且将连接垫122电连接到第一重新分布层142a；第二绝缘层141b，设置在第一绝缘层141a上并且覆盖设置在第一绝缘层141a上的第一重新分布层142a；以及第二连接过孔143b，穿透第二绝缘层141b并且使第一重新分布层142a和第二重新分布层142b电连接。元件中的每者的数量可大于或小于附图中所示的示例。
作为绝缘层141a和141b的材料，可使用绝缘材料，并且绝缘材料可以是感光绝缘材料(PID)。在这种情况下，可通过光过孔获得精细节距，因此，可实现精细电路和高密度设计，使得可有效地使半导体芯片120的数十至数百万个连接垫122重新分布。绝缘层141a和141b之间的边界可以是明显的或可以是不明显的。
重新分布层142a和142b可使半导体芯片120的连接垫122重新分布，并且可将连接垫122电连接到电连接器金属件170。作为重新分布层142a和142b的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。重新分布层142a和142b可根据设计执行各种功能。例如，重新分布层142a和142b可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，诸如数据信号图案。重新分布层142a和142b还可包括过孔垫、电连接器金属垫等。
连接过孔143a和143b可使形成在不同层上的重新分布层142a和142b电连接，并且可将半导体芯片120的连接垫122电连接到第一重新分布层142a。当半导体芯片120是裸芯片时，连接过孔143a可与连接垫122物理接触。作为连接过孔143a和143b的材料，可使用诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。连接过孔143a和143b均可以是使用金属材料完全填充的填充型，或者可以是金属材料沿着通路孔的侧壁形成的共形型。连接过孔143a和143b均可具有在与布线过孔113a和113b的锥形形状的方向相反的方向上渐缩的锥形形状。连接过孔143a和143b可通过镀覆工艺形成，并且可包括种子层和导体层。
钝化层150可以是用于保护互连结构140免受外部物理和化学损坏等的附加元件。钝化层150可包括热固性树脂。例如，钝化层150可以是ABF，但是钝化层150的材料不限于此。钝化层150可具有使第二重新分布层142b的至少一部分暴露的开口150h。可设置数十到数千个开口150h，并且开口150h的数量可大于或小于上述示例。
凸块下金属件160也可以是附加元件。凸块下金属件160可提高电连接器金属件170的连接可靠性，并且因此可提高半导体封装件100A的板级可靠性。可设置数十至数千个凸块下金属件160，并且凸块下金属件160的数量可大于或小于上述示例。凸块下金属件160均可连接到形成在开口150h中的第二重新分布层142b。凸块下金属件160可通过公知的金属化方法使用金属形成，但是方法不限于此。
电连接器金属件170也可以是附加元件，并且可将半导体封装件100A物理连接和/或电连接到外部实体。例如，半导体封装件100A可通过电连接器金属件170安装在电子装置的主板上。电连接器金属件170可利用具有低熔点的金属(例如，诸如锡(Sn)或包括锡(Sn)的合金)形成。例如，电连接器金属件170可利用焊料形成，但是电连接器金属件170的材料不限于此。
电连接器金属件170可以是垫、焊球、引脚等。电连接器金属件170可以是多层或单层。当电连接器金属件170包括多个层时，电连接器金属件170可包括铜柱和焊料，并且当电连接器金属件170是单层时，电连接器金属件170可包括锡-银焊料或铜，但其示例实施例不限于此。电连接器金属件170的数量、电连接器金属件170之间的间隙、电连接器金属件170的布置形式不限于任何特定示例，并且可根据设计变化。例如，根据连接垫122的数量，电连接器金属件170的数量可以是数十至数千或者可高于或低于上述示例。
电连接器金属件170中的至少一个可设置在扇出区域中。扇出区域可指的是设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有改进的可靠性，可实现多个I/O端子，并且在扇出型封装件中可容易实现3D连接。另外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可具有减小的厚度，并且可具有成本竞争力。
背侧结构180也可以是附加元件，并且可电连接到半导体芯片120的连接垫122。背侧结构180可包括设置在包封剂130上的背侧重新分布层182和穿透包封剂130且将背侧重新分布层182电连接到框架110的第三布线层112c的背侧连接过孔183。如果需要，则还可包括绝缘层(未示出)，使得背侧重新分布层182和背侧连接过孔183可包括多个层。
背侧重新分布层182也可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。背侧重新分布层182可根据设计执行各种功能。例如，背侧重新分布层182可包括接地(GrouND：GND)图案、电力(PoWeR：PWR)图案、信号(Signal：S)图案等。信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案，诸如数据信号图案。背侧重新分布层182还可包括过孔垫、布线垫、电连接器金属垫等。
背侧连接过孔183可将背侧重新分布层182电连接到第三布线层112c。背侧连接过孔183也可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属材料。背侧连接过孔183可以是使用金属材料完全填充的填充型，或者可以是金属材料沿着通路孔的侧壁形成的共形型。背侧连接过孔183可具有在与布线过孔113a和113b的锥形形状的方向相同的方向上渐缩的锥形形状。
覆盖层190可以是用于保护背侧结构180免受外部物理和化学损坏等的附加元件。覆盖层190可包括热固性树脂。例如，覆盖层190可利用ABF形成，但是覆盖层190的材料不限于此。覆盖层190可具有用于使背侧重新分布层182的至少一部分暴露的开口190h。可设置数十至数千个开口190h，并且开口190h的数量可大于或小于上述示例。如果需要，则表面处理层P可形成在背侧重新分布层182的通过开口190h敞开的表面上，并且表面处理层P可以是利用诸如镍(Ni)/金(Au)的金属形成的公知的镀层。
图11是示出半导体封装件的另一示例的示意图。
参照附图，在示例实施例中的扇出型半导体封装件100B中，与前述示例实施例中描述的扇出型半导体封装件100A相比，可包括不同形式的框架110。例如，框架110可包括：芯层111a；第一布线层112a和第二布线层112b，分别设置在芯层111a的两个表面上；第一积聚层111b和第二积聚层111c，分别设置在芯层111a的两个表面上，并且分别覆盖第一布线层112a和第二布线层112b；第三布线层112c，设置在第一积聚层111b的与埋设有第一布线层112a的部分相对的部分上；第四布线层112d，设置在第二积聚层111c的与埋设有第二布线层112b的部分相对的部分上；第一布线过孔113a，穿透芯层111a并且使第一布线层112a和第二布线层112b电连接；第二布线过孔113b，穿透第一积聚层111b并且使第一布线层112a和第三布线层113c电连接；以及第三布线过孔113c，穿透第二积聚层111c并且使第二布线层112b和第四布线层112d电连接。由于框架110包括更多数量的布线层112a、112b、112c和112d，因此可进一步简化互连结构140。
芯层111a的厚度可大于第一积聚层111b的厚度和第二积聚层111c的厚度。芯层111a可具有相对大的厚度以保持刚性，并且第一积聚层111b和第二积聚层111c可被包括以形成更多数量的布线层112c和112d。类似地，穿透芯层111a的第一布线过孔113a的高度和直径可大于穿透第二积聚层111b的第二布线过孔113b和穿透第三积聚层111c的第三布线过孔113c的高度和直径。此外，第一布线过孔113a可具有沙漏形状或圆柱形形状，而第二布线过孔113b和第三布线过孔113c可具有沿相反方向渐缩的锥形形状。布线层112a、112b、112c和112d中的每者的厚度可大于重新分布层142a和142b的厚度。
在扇出型半导体封装件100B中，用于控制起伏的设计也可应用于互连结构140，并且其他元件的描述(包括互连结构140的区域A的描述)与前述示例实施例中描述的扇出型半导体封装件100A的描述相同，因此，将不再重复其详细描述。
示例
在改变上述扇出型半导体封装件100A和100B的区域A的参数条件的同时进行起伏控制测试，并且测试结果列于表1中。在下面的表1中，在“起伏控制”中，“○”表示(c-d)/c为0.5或更小的示例，当互连结构140被构造为包括多个层时很少发生起伏问题，“X”表示(c-d)/c超过0.5的示例，当互连结构140被构造为包括多个层时，由于起伏而发生缺陷。
【表1】
Figure BDA0002208744060000171
如示例1至示例10中所示，当b/a为4或更小，a为10μm或更小，并且(c-a)/a为0.5或更大时，由于(c-d)/c为0.5或更小，因此起伏得到了有效控制。此外，如示例11至示例14中所示，当b/a超过4时，难以控制起伏。此外，如示例15中所示，即使当b/a为4或更小时，当(c-a)/a小于0.5时，与b相比，c-a过度减小，因此难以控制起伏。此外，如示例16中所示，即使b/a为4或更小，当a超过10μm时，也难以控制起伏。
根据前述示例实施例，可提供一种半导体封装件，即使在制造互连结构(半导体封装件的重新分布区域)时应用涂覆方法时，半导体封装件也能够控制起伏。
在示例实施例中，为了便于描述，术语“下侧”、“下部”、“下表面”等可用于指相对于附图中的截面的面向下的方向，并且术语“上侧”、“上部”、“上表面”等可用于指与上述方向相反的方向。为了便于描述，术语可被如上定义，示例实施例的权利范围不特别受限于上面的术语。
在示例实施例中，术语“连接”不仅可指“直接连接”，还可包括通过粘合层等方式的“间接连接”。此外，术语“电连接”可包括元件“物理连接”的情况和元件“不物理连接”的情况二者。此外，术语“第一”、“第二”等可用于将一个元件与另一个元件区分开，并且可不限制与元件相关的顺序和/或重要性或其他。在一些情况下，在不脱离示例实施例的权利范围的情况下，第一元件可被称为第二元件，类似地，第二元件可被称为第一元件。
在示例实施例中，术语“示例实施例”可不指一个相同的示例实施例，而是可被提供来描述并且突出与每个示例实施例的不同的独特特征。可实现上面提出的示例实施例，而不排除与其他示例实施例的特征组合的可能性。例如，除非另有指明，否则即使在一个示例实施例中描述的特征未在另一示例实施例中被描述，该描述也可被理解为与另一示例实施例相关。
示例实施例中使用的术语用于简要描述示例实施例，而非意于限制本公开。除非另有指明，否则单数术语包括复数形式。
尽管上面已经示出并描述了示例实施例，但是对于本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可做出修改和改变。

Claims (16)

1.一种半导体封装件，包括：
半导体芯片，具有连接垫；
包封剂，覆盖所述半导体芯片的至少一部分；以及
互连结构，设置在所述半导体芯片和所述包封剂上，
其中，所述互连结构包括第一绝缘层、设置在所述第一绝缘层上的第一重新分布层以及设置在所述第一绝缘层上并且覆盖所述第一重新分布层的第二绝缘层，
其中，所述第一重新分布层电连接到所述连接垫，并且
其中，b/a为4或更小，其中，a为所述第一重新分布层的厚度，b为所述第一重新分布层的图案之间的间隙。
2.如权利要求1所述的半导体封装件，其中，b/a为0.1或更大。
3.如权利要求1所述的半导体封装件，其中，a为10μm或更小。
4.如权利要求3所述的半导体封装件，其中，a为0.5μm或更大。
5.如权利要求4所述的半导体封装件，其中，b为0.1μm至40μm。
6.如权利要求1所述的半导体封装件，其中，(c-a)/a为0.5或更大，其中，c为所述第二绝缘层的位于覆盖所述第一重新分布层的区域中的厚度与所述第一重新分布层的被所述第二绝缘层的所述区域覆盖的厚度的总和。
7.如权利要求6所述的半导体封装件，其中，(c-a)/a为1.5或更小。
8.如权利要求7所述的半导体封装件，其中，c为1μm至20μm。
9.如权利要求1所述的半导体封装件，其中，所述第一重新分布层包括铜。
10.如权利要求1所述的半导体封装件，其中，所述第二绝缘层包括感光绝缘材料。
11.如权利要求1所述的半导体封装件，其中，所述第二绝缘层的位于覆盖所述第一重新分布层的区域中的厚度与所述第一重新分布层的被所述第二绝缘层的所述区域覆盖的厚度的总和大于所述第二绝缘层的位于所述第一重新分布层的图案之间的区域中的厚度。
12.如权利要求11所述的半导体封装件，其中，(c-d)/c为0.5或更小，其中，c为所述第二绝缘层的位于覆盖所述第一重新分布层的区域中的厚度与所述第一重新分布层的被所述第二绝缘层的所述区域覆盖的厚度的总和，并且d为所述第二绝缘层的位于所述第一重新分布层的图案之间的区域中的厚度。
13.如权利要求1所述的半导体封装件，其中，所述互连结构还包括设置在所述第二绝缘层上的第二重新分布层。
14.如权利要求1所述的半导体封装件，所述半导体封装件还包括：
框架，具有通孔，
其中，所述半导体芯片设置在所述通孔中，并且
其中，所述包封剂填充所述通孔的至少一部分。
15.如权利要求14所述的半导体封装件，其中，
所述框架包括：第一积聚层，与所述第一绝缘层接触；第一布线层，与所述第一绝缘层接触并且埋设在所述第一积聚层中；第二布线层，设置在所述第一积聚层的与埋设有所述第一布线层的部分相对的部分上；第二积聚层，设置在所述第一积聚层上并且覆盖所述第二布线层；以及第三布线层，设置在所述第二积聚层的与埋设有所述第二布线层的部分相对的部分上，并且
其中，所述第一布线层至所述第三布线层电连接到所述连接垫。
16.如权利要求14所述的半导体封装件，其中，
所述框架还包括：芯层；第一布线层和第二布线层，分别设置在所述芯层的两个表面上；第一积聚层和第二积聚层，分别设置在所述芯层的两个表面上并且分别覆盖所述第一布线层和所述第二布线层；第三布线层，设置在所述第一积聚层的与埋设有所述第一布线层的部分相对的部分上；以及第四布线层，设置在所述第二积聚层的与埋设有所述第二布线层的部分相对的部分上，并且
其中，所述第一布线层至所述第四布线层电连接到所述连接垫。
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