CN110137149B - 扇出型半导体封装件 - Google Patents

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Abstract

本发明提供了一种扇出型半导体封装件。所述扇出型半导体封装件包括：框架，包括绝缘层、布线层和连接过孔层，并且所述框架具有凹部以及设置在所述凹部的底表面上的止挡层；半导体芯片，设置在所述凹部中；树脂层，设置在所述半导体芯片的有效表面上；包封剂，覆盖所述半导体芯片的侧表面和所述树脂层的侧表面的至少部分并且填充所述凹部的至少部分；第一重新分布层，设置在所述树脂层和所述包封剂上；第一重新分布过孔，穿过所述树脂层以填充所述树脂层中的使所述连接焊盘的至少部分暴露的通路孔，并使所述连接焊盘和所述第一重新分布层彼此电连接；以及连接构件，设置在所述树脂层和所述包封剂上，并且包括一个或更多个第二重新分布层。

Description

扇出型半导体封装件
本申请要求于2018年2月9日在韩国知识产权局提交的第10-2018-0016157号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用全部包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种电连接结构可延伸到其中设置有半导体芯片的区域的外部的扇出型半导体封装件。
背景技术
近来，与半导体芯片相关的技术发展的显著趋势是减小了半导体芯片的尺寸。因此，在封装技术领域中，随着对小尺寸半导体芯片等的需求的快速增加，需要在包括多个引脚的同时实现具有紧凑尺寸的半导体封装件。
提出满足上述技术需求的半导体封装技术的一种类型是扇出型半导体封装件。这样的扇出型封装件具有紧凑的尺寸，并且可通过使连接端子重新分布到设置有半导体芯片的区域的外部来实现多个引脚。
发明内容
本公开的一方面可提供一种可通过减少布线路径实现优异的电特性并且可减少成本的扇出型半导体封装件。
根据本公开的一方面，可提供一种扇出型半导体封装件，在所述扇出型半导体封装件中，引入了具有凹部以及设置在所述凹部的底表面上的止挡层的框架，在所述凹部中设置半导体芯片，并且在不使用昂贵的铜柱的情况下，在所述半导体芯片的有效表面上预先形成树脂层，以通过镀覆等形成重新分布层确保布线路径。
根据本公开的一方面，一种扇出型半导体封装件可包括：框架，包括多个绝缘层、设置在所述多个绝缘层上的多个布线层以及穿过所述多个绝缘层并使所述多个布线层彼此电连接的多个连接过孔层，并且所述框架具有凹部以及设置在所述凹部的底表面上的止挡层；半导体芯片，包括主体和钝化层，所述主体具有设置有连接焊盘的有效表面以及与所述有效表面相对的无效表面，所述钝化层设置在所述有效表面上并且具有使所述连接焊盘的至少部分暴露的开口，并且所述半导体芯片设置在所述凹部中使得所述无效表面连接到所述止挡层；树脂层，设置在所述半导体芯片的所述有效表面上；包封剂，覆盖所述半导体芯片和所述树脂层中的每个的侧表面的至少部分并且填充所述凹部的至少部分；第一重新分布层，设置在所述树脂层和所述包封剂上；第一重新分布过孔，穿过所述树脂层以填充所述树脂层中的使所述连接焊盘的至少部分暴露的通路孔，并使所述连接焊盘和所述第一重新分布层彼此电连接；以及连接构件，设置在所述树脂层和所述包封剂上，并且包括电连接到所述第一重新分布层的一个或更多个第二重新分布层。所述连接焊盘可电连接到所述多个布线层。
附图说明
通过下面结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌入在BGA基板内并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出扇出型半导体封装件的示例的示意性截面图；
图10是沿着图9的扇出型半导体封装件的线I-I′截取的示意性平面图；
图11至图15是示出制造图9的扇出型半导体封装件的工艺的示意图；
图16是示出扇出型半导体封装件的另一示例的示意性截面图；
图17是示出扇出型半导体封装件的另一示例的示意性截面图；
图18是示出扇出型半导体封装件的另一示例的示意性截面图；以及
图19是示出其上形成有树脂层的半导体芯片的示例的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
这里，为了方便起见，与附图的截面相关的下侧、下部、下表面等用于指向下方向，而上侧、上部、上表面等用于指与该向下方向相反的方向。然而，这些方向是为了便于说明而定义的，权利要求不被如上所述定义的方向具体限制。
在说明书中，从概念上讲，组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。另外，从概念上讲，“电连接”包括物理连接和物理断开。可理解的是，当利用诸如“第一”和“第二”的术语来提及元件时，该元件不由此受限。它们可仅用于将元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里所阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
在此使用的术语“示例性实施例”不指同一示例性实施例，而是被提供来突出与另一示例性实施例的特征或特性不同的特定的特征或特性。然而，在此提供的示例性实施例被理解为能够通过彼此全部组合或部分组合来实现。例如，除非在此提供了相反或对立的描述，否则特定的示例性实施例中描述的一个元件即使其在另一示例性实施例中没有被描述，也可被理解为与另一示例性实施例相关的描述。
在此使用的术语仅用于描述示例性实施例，而非限制本公开。在这种情况下，除非上下文中另外解释，否则单数形式包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进技术(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，例如，半导体封装件1121，但不限于此。电子装置不必然地限于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作成品的半导体产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而半导体芯片可被封装并且在封装的状态下在电子装置等中使用。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A至图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物层、氮化物层等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能会难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如光可成像介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌入在BGA基板内并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301重新分布，并且在扇入型半导体封装件2200安装在BGA基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌入在单独的BGA基板2302内，在扇入型半导体封装件2200嵌入在BGA基板2302内的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在BGA基板内的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用BGA基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术，并且是与诸如BGA基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述扇出型半导体封装件，在该扇出型半导体封装件中，引入了通过阻挡层(或称作止挡层)具有盲腔的芯构件(或称作框架)。
图9是示出扇出型半导体封装件的示例的示意性截面图。
图10是沿着图9的扇出型半导体封装件的线I-I′截取的示意性平面图。
参照图9和图10，根据本公开中的示例性实施例的扇出型半导体封装件100A可包括：框架110，框架110包括多个绝缘层111a、111b和111c、多个布线层112a、112b、112c和112d以及多个连接过孔层113a、113b和113c，并且具有凹部110H，凹部110H具有设置在其底表面上的止挡层112aM；半导体芯片120，具有其上设置有连接焊盘120P的有效表面和与有效表面相对的无效表面，并且半导体芯片120设置在凹部110H中，使得无效表面连接到止挡层112aM；树脂层121，设置在半导体芯片120的有效表面上；包封剂130，覆盖半导体芯片120和树脂层121中的每个的侧表面的至少部分并且填充凹部110H的至少部分；第一重新分布层122，设置在树脂层121和包封剂130上；第一重新分布过孔123，穿过树脂层121并使连接焊盘120P和第一重新分布层122彼此电连接；以及连接构件140，设置在树脂层121和包封剂130上，并包括一个或更多个介电层141、一个或更多个第二重新分布层142以及一个或更多个第二重新分布过孔143。树脂层121的上表面可设置为与包封剂130的上表面共面，这可通过研磨工艺等执行，如下所述。类似地，设置在框架110的最上部处的第四布线层112d的上表面可设置为与树脂层121的上表面和包封剂130的上表面共面。这里的表述“共面”表示由于研磨工艺等而使表面设置在大体相同的水平面上，以及表示表面设置在完全相同的水平面上。
为了引入包括具有盲腔形式的凹部的框架、将半导体芯片设置在凹部中然后包封该半导体芯片并在半导体芯片上形成连接构件，需要预先在半导体芯片的连接焊盘上形成诸如铜柱的凸块。在这种情况下，需要研磨工艺，以形成用于形成连接构件的平坦表面。原因是：需要使凸块之间的高度台阶恒定。然而，凸块的研磨表面具有小的面积，因此在研磨工艺中可能发生构成凸块的材料(诸如铜(Cu)等)扩散的毛刺现象，导致不期望的电短路。另外，当布线通过凸块彼此连接时，布线路径相对增加，使得在优化电特性方面存在限制。另外，预先在半导体芯片上形成诸如铜柱的凸块的工艺需要高成本，因此可能出现成本问题。
另一方面，在根据示例性实施例的扇出型半导体封装件100A中，如从下面将要描述的工艺中看出的，半导体芯片120可在树脂层121预先形成在半导体芯片120的有效表面上的状态下设置在具有盲腔形式的凹部110H中，并且可通过研磨工艺去除树脂层121和包封剂130之间的高度台阶。然后，可通过镀覆工艺形成第一重新分布层122和第一重新分布过孔123，以促进半导体芯片120的连接焊盘120P和框架110的第四布线层112d之间的电连接。因此，可不需要单独的凸块。结果，可显著降低诸如铜毛刺的负面效果的发生，可通过显著减少布线路径来相对改善电特性，并且可降低成本。
在下文中，将更详细地描述根据示例性实施例的扇出型半导体封装件100A中包括的各个组件。
框架110可根据特定材料改善扇出型半导体封装件100A的刚性，并且用于确保包封剂130的厚度的均匀性。另外，框架110可包括布线层112a、112b、112c和112d以及连接过孔层113a、113b和113c，因此用作竖直电连接构件。另外，框架110可包括设置在半导体芯片120的无效表面下方的水平面上的第三布线层112c，因此提供用于半导体芯片120的背侧布线层，而无需执行形成单独的背侧布线层的工艺。框架110可具有使用止挡层112aM作为止挡件而形成并且具有盲腔形式的凹部110H，并且半导体芯片120的无效表面可通过任何已知的粘合构件125(诸如，裸片附着膜(die attach film，DAF)等)附着到止挡层112aM。凹部110H可通过如下所述的喷砂工艺形成。在这种情况下，凹部110H可具有锥形形状。也就是说，凹部110H的壁可相对于止挡层112aM具有预定的梯度。在这种情况下，对准半导体芯片120的工艺可更容易，因此可提高半导体芯片120的良率。
框架110可包括：芯绝缘层111a；第一布线层112a和第二布线层112b，分别设置在芯绝缘层111a的上表面和下表面上；第一积聚绝缘层111b，设置在芯绝缘层111a的下表面上并覆盖第一布线层112a；第三布线层112c，设置在第一积聚绝缘层111b上；第二积聚绝缘层111c，设置在芯绝缘层111a的上表面上并覆盖第二布线层112b；以及第四布线层112d，设置在第二积聚绝缘层111c上。另外，框架110可包括：第一连接过孔层113a，穿过芯绝缘层111a并且使第一布线层112a和第二布线层112b彼此电连接；第二连接过孔层113b，穿过第一积聚绝缘层111b并使第一布线层112a和第三布线层112c彼此电连接；以及第三连接过孔层113c，穿过第二积聚绝缘层111c并使第二布线层112b和第四布线层112d彼此电连接。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可彼此电连接，并且可电连接到半导体芯片120的连接焊盘120P。凹部110H可穿过芯绝缘层111a和第二积聚绝缘层111c，但是可不穿过第一积聚绝缘层111b。止挡层112aM可设置在芯绝缘层111a的下表面上并且被第一积聚绝缘层111b覆盖。
止挡层112aM可以是包括诸如铜(Cu)等的金属的金属层。可选地，止挡层112aM可包括其对于喷砂工艺的蚀刻速率低于金属对于喷砂工艺的蚀刻速率的材料。例如，干膜光致抗蚀剂可用作止挡层。当止挡层112aM是金属层时，止挡层112aM本身可用作接地层(ground)。在这种情况下，止挡层112aM可电连接到布线层112a、112b、112c和112d中的至少一个的接地层。止挡层112aM的下表面可被第一积聚绝缘层111b覆盖，并且止挡层112aM的上表面的至少部分可被凹部110H暴露。止挡层112aM的通过凹部110H从芯绝缘层111a暴露的区域的厚度可小于止挡层112aM的不通过凹部110H从芯绝缘层111a暴露的边缘区域的厚度。原因是：暴露区域的部分也可在喷砂工艺中被去除。此外，止挡层112aM的不通过凹部110H从芯绝缘层111a暴露的边缘区域可设置在多个绝缘层中的两个绝缘层之间。止挡层112aM可具有比半导体芯片120的无效表面的平面面积大的平面面积。凹部110H的底表面可具有比半导体芯片120的无效表面的平面面积大的平面面积。
绝缘层111a、111b和111c中的每个的材料可以是绝缘材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸渍在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF(Ajinomoto Build up Film)、FR-4、双马来酰亚胺三嗪(BT))等。当具有高刚性的材料(诸如包括玻璃纤维的半固化片等)用作绝缘层111a、111b和111c中的每个的材料时，框架110可用作用于控制扇出型半导体封装件100A的翘曲的支撑构件。
芯绝缘层111a可具有比第一积聚绝缘层111b和第二积聚绝缘层111c的厚度大的厚度。芯绝缘层111a可基本上相对厚以保持刚性，并且可引入第一积聚绝缘层111b和第二积聚绝缘层111c以形成更多数量的布线层112c和112d。芯绝缘层111a可包括与第一积聚绝缘层111b和第二积聚绝缘层111c的绝缘材料不同的绝缘材料。例如，芯绝缘层111a可以是例如绝缘树脂与无机填料一起浸渍在玻璃纤维中的半固化片，并且第一积聚绝缘层111b和第二积聚绝缘层111c可以是包括无机填料和绝缘树脂的ABF膜或PID膜。然而，芯绝缘层111a以及第一积聚绝缘层111b和第二积聚绝缘层111c的材料不限于此。类似地，穿过芯绝缘层111a的第一连接过孔层113a可具有比穿过第一积聚绝缘层111b的第二连接过孔层113b的直径和穿过第二积聚绝缘层111c的第三连接过孔层113c的直径大的直径。
各个布线层112a、112b、112c和112d可使半导体芯片120的连接焊盘120P与第一重新分布层122和第二重新分布层142一起重新分布。布线层112a、112b、112c和112d中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。布线层112a、112b、112c和112d可根据相应层的设计而执行各种功能。例如，布线层112a、112b、112c和112d可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。另外，布线层112a、112b、112c和112d可包括各种焊盘图案等。
各个布线层112a、112b、112c和112d的厚度可大于连接构件140的各个第二重新分布层142的厚度。由于框架110可具有等于或大于半导体芯片120的厚度的厚度，因此布线层112a、112b、112c和112d也可形成为具有大的尺寸。另一方面，为了薄型化，连接构件140的第二重新分布层142可形成为具有相对较小的尺寸。
各个连接过孔层113a、113b和113c可将形成在不同层上的布线层112a、112b、112c和112d彼此电连接，结果在框架110中形成电路径。连接过孔层113a、113b和113c中的每个的材料可以是导电材料。可使用导电材料完全填充连接过孔层113a、113b和113c中的每个，或者导电材料也可沿通路孔中的每个的壁形成。第一连接过孔层113a可具有圆柱形形状或沙漏形状，第二连接过孔层113b和第三连接过孔层113c可具有锥形形状。在这种情况下，第二连接过孔层113b和第三连接过孔层113c可具有其渐缩方向相对于芯绝缘层111a彼此相反的锥形形状。
半导体芯片120可以是按照在单个芯片中集成数量为数百至数百万或更多的元件而设置的集成电路(IC)。半导体芯片120可以是例如诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等的处理器芯片(更具体地，应用处理器(AP))，但不限于此。另外，半导体芯片120可以是诸如易失性存储器(例如，DRAM)、非易失性存储器(例如，ROM)、闪存等的存储器或者诸如模拟数字转换器、专用IC(ASIC)等的逻辑芯片。
半导体芯片120可在有效晶圆的基础上形成。在这种情况下，参照图19，半导体芯片120可包括主体120B、钝化层120D和连接焊盘120P。半导体芯片120的主体120B的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。主体120B上可形成有各种电路。设置在主体120B的有效表面上的连接焊盘120P可使半导体芯片120电连接到其他组件。连接焊盘120P中的每个的材料可以是诸如铝(Al)等的导电材料。使连接焊盘120P暴露的诸如氧化物层、氮化物层等的钝化层120D可形成在主体120B的有效表面上，并且可以是氧化物层和氮化物层的双层。钝化层120D可具有使连接焊盘120P的至少部分暴露的开口，并且第一重新分布过孔123可通过钝化层120D的开口连接到连接焊盘120P。还可在所需位置进一步设置绝缘层等。半导体芯片120可以是裸片。图19之外的附图(例如，图9、图16、图17、图18)中仅简单地示出了主体和连接焊盘，但是图19中示出的半导体芯片120的形式可应用于根据下面将要描述的其他示例性实施例的扇出型半导体封装件100B、100C和100D以及根据示例性实施例的扇出型半导体封装件100A。
树脂层121可设置在半导体芯片120的有效表面(即，图19中的主体120B的有效表面)上，并且可主要用作用于引入布线的绝缘层。树脂层121可以是包括有机材料的绝缘层(更具体地，包括PID的绝缘层)。当树脂层121包括PID时，形成在树脂层121中的第一重新分布过孔123可按照更精细的节距形成。树脂层121的上表面可通过下面将描述的研磨工艺等设置为与包封剂130的上表面共面。因此，第一重新分布层122可容易地形成在树脂层121的上表面和包封剂130的上表面上。
第一重新分布层122可主要使半导体芯片120的连接焊盘120P重新分布。另外，第一重新分布层122可使半导体芯片120的连接焊盘120P电连接到框架110的第四布线层112d。根据示例性实施例，第四布线层112d的上表面也可通过研磨工艺等设置为与包封剂130的上表面共面。因此，第一重新分布层122的至少部分可与第四布线层112d的至少部分物理接触。第一重新分布层122的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。第一重新分布层122可根据设计执行各种功能。例如，第一重新分布层122可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。另外，第一重新分布层122可包括各种焊盘图案等。
第一重新分布过孔123可使第一重新分布层122和连接焊盘120P彼此电连接。可通过镀覆来填充形成在树脂层121中的通路孔，从而形成第一重新分布过孔123。第一重新分布过孔123中的每个可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。可使用导电材料完全填充第一重新分布过孔123中的每个，或者导电材料也可沿着通路孔中的每个的壁形成。第一重新分布过孔123中的每个可具有锥形形状。
包封剂130可包封半导体芯片120、树脂层121等。包封剂130的包封形式不受具体限制，但可以是包封剂130围绕框架110、半导体芯片120等的至少部分的形式。例如，包封剂130可覆盖框架110的至少部分，并填充凹部110H的壁和半导体芯片120的侧表面之间的空间。包封剂130可填充凹部110H，从而用作粘合剂，并且根据特定材料减小半导体芯片120的屈曲。
包封剂130的材料不受具体限制。例如，可使用绝缘材料作为包封剂130的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸渍在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT)等。可选地，也可使用感光包封剂(PIE)树脂。
连接构件140可大体上使半导体芯片120的连接焊盘120P重新分布。具有各种功能的数十至数百万个连接焊盘120P可通过连接构件140重新分布，并且可根据功能通过电连接结构170物理连接或电连接到外部。
连接构件140可包括一个或更多个介电层141、一个或更多个第二重新分布层142以及一个或更多个第二重新分布过孔143。介电层141可设置在树脂层121和包封剂130上以覆盖第一重新分布层122。第二重新分布层142可分别设置在介电层141上，第二重新分布过孔143可使第一重新分布层122和第二重新分布层142彼此电连接，并且也可将设置在不同层上的第二重新分布层142彼此电连接。根据产品的设计，连接构件140的介电层141、第二重新分布层142和第二重新分布过孔143的层的数量可比附图中示出的介电层141、第二重新分布层142和第二重新分布过孔143的层的数量多或少。
介电层141中的每个的材料可以是绝缘材料。在这种情况下，诸如PID树脂的感光绝缘材料也可用作绝缘材料。也就是说，介电层141中的每个可以是感光绝缘层。当介电层141具有感光性质时，介电层141可形成为具有较小的厚度，并且可更容易地实现第二重新分布过孔143的精细节距。介电层141中的每个可以是包括绝缘树脂和无机填料的感光绝缘层。当介电层141是多层时，介电层141的材料可彼此相同，并且如果需要，则也可彼此不同。当介电层141是多层时，介电层141可根据工艺彼此成为一体，使得它们之间的边界也可不明显。
第二重新分布层142可用于使连接焊盘120P大体上重新分布。第二重新分布层142中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。第二重新分布层142可根据相应层的设计执行各种功能。例如，第二重新分布层142可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电力(PWR)图案等之外的各种信号图案(诸如数据信号图案等)。另外，第二重新分布层142可包括各种焊盘图案等。
第二重新分布过孔143可使形成在不同层上的第一重新分布层122、第二重新分布层142等彼此电连接，结果在扇出型半导体封装件100A中形成电路径。第二重新分布过孔143中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。可使用导电材料完全填充第二重新分布过孔143中的每个，或者导电材料也可沿通路孔中的每个的壁形成。另外，第二重新分布过孔143中的每个可具有锥形形状等。
如果需要，则根据示例性实施例的扇出型半导体封装件100A还可包括第一钝化层151、第二钝化层152、凸块下金属层160、电连接结构170等。
第一钝化层151可保护连接构件140免受外部物理损坏或化学损坏。第一钝化层151可具有使连接构件140的最上面的第二重新分布层142的至少部分暴露的开口。形成在第一钝化层151中的开口的数量可以是数十至数百万。第一钝化层151的材料不受具体限制。例如，绝缘材料可用作第一钝化层151的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸渍在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT)等。可选地，也可使用阻焊剂。
第二钝化层152可保护框架110免受外部物理损坏或化学损坏。第二钝化层152可具有使框架110的第三布线层112c的至少部分暴露的开口。形成在第二钝化层152中的开口的数量可以是数十至数百万。第二钝化层152的材料不受具体限制。例如，绝缘材料可用作第二钝化层152的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或与无机填料一起浸渍在诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料中的树脂(例如，半固化片、ABF、FR-4、BT)等。可选地，也可使用阻焊剂。
凸块下金属层160可改善电连接结构170的连接可靠性，以改善扇出型半导体封装件100A的板级可靠性。凸块下金属层160可连接到连接构件140的通过第一钝化层151的开口暴露的最上面的第二重新分布层142。凸块下金属层160可使用诸如金属的任何已知的导电材料通过任何已知的金属化方法形成在第一钝化层151的开口中，但不限于此。
电连接结构170可使扇出型半导体封装件100A物理连接或电连接到外部。例如，扇出型半导体封装件100A可通过电连接结构170安装在电子装置的主板上。电连接结构170中的每个可使用导电材料(例如，焊料等)形成。然而，这仅是示例，并且电连接结构170中的每个的材料不具体限于此。电连接结构170中的每个可以是焊盘、焊球、引脚等。电连接结构170可形成为多层结构或单层结构。当电连接结构170形成为多层结构时，电连接结构170可包括铜(Cu)柱和焊料。当电连接结构170形成为单层结构时，电连接结构170可包括锡-银焊料或铜(Cu)。然而，这仅是示例，并且电连接结构170不限于此。
电连接结构170的数量、间距、设置形式等不受具体地限制，而本领域技术人员可根据设计细节进行充分地修改。例如，电连接结构170可根据连接焊盘120P的数量按照数十至数千的数量设置，或者可按照数十至数千或更多或者数十至数千或更少的数量设置。当电连接结构170为焊球时，电连接结构170可覆盖凸块下金属层160的延伸到第一钝化层151的一个表面上的侧表面，并且连接可靠性可以是更优异的。
电连接结构170中的至少一个可设置在扇出区域中。扇出区域指的是除了设置有半导体芯片120的区域之外的区域。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
尽管附图中未示出，但是如果需要，则可在凹部110H的壁上形成金属薄膜，以散热或阻挡电磁波。另外，如果需要，则可在凹部110H中设置执行彼此相同或彼此不同的功能的多个半导体芯片120。另外，如果需要，则可在凹部110H中设置诸如电感器、电容器等的单独的无源组件。另外，如果需要，则可在第一钝化层151和第二钝化层152的表面上设置无源组件(例如，包括电感器、电容器等的表面安装技术(SMT)组件)。
图11至图15是示出制造图9的扇出型半导体封装件的工艺的示意图。
首先，参照图11，可使用覆铜层压板(CCL)等制备芯绝缘层111a，可通过任何已知的镀覆工艺在芯绝缘层111a上形成第一布线层112a和第二布线层112b、止挡层112aM，并且在芯绝缘层111a中形成第一连接过孔层113a。可使用机械钻孔、激光钻孔等形成用于第一连接过孔层113a的通路孔。然后，可分别在芯绝缘层111a的相对表面上形成第一积聚绝缘层111b和第二积聚绝缘层111c。可通过层压ABF等然后使ABF等硬化来形成第一积聚绝缘层111b和第二积聚绝缘层111c。然后，可通过任何已知的镀覆工艺在第一积聚绝缘层111b和第二积聚绝缘层111c上分别形成第三布线层112c和第四布线层112d并且在第一积聚绝缘层111b和第二积聚绝缘层111c中分别形成第二连接过孔层113b和第三连接过孔层113c。也可使用机械钻孔、激光钻孔等形成用于第二连接过孔层113b和第三连接过孔层113c的通路孔。可将第二钝化层152附着到通过一系列工艺制备的框架110的第一表面，可将载体膜200(包括绝缘层201和金属层202)附着到第二钝化层152。可使用一种材料引入第二钝化层152。另外，可将诸如干膜光致抗蚀剂(DFR)的干膜250附着到框架110的与第一表面相对的第二表面。
然后，参照图12，可通过喷砂工艺形成穿过芯绝缘层111a和第二积聚绝缘层111c的凹部110H。在这种情况下，止挡层112aM可用作止挡件。形成的凹部110H可通过喷砂方法具有锥形形状。在形成凹部110H之后，可去除干膜250。
然后，参照图13，可在凹部110H中设置半导体芯片120，使得半导体芯片120的无效表面附着到止挡层112aM。可使用诸如DAF的任何已知的粘合构件125将无效表面附着到止挡层112aM。半导体芯片120可在感光绝缘膜涂覆在有效表面上以形成树脂层121的状态下附着到止挡层112aM。然后，可使用包封剂130对框架110、半导体芯片120和树脂层121进行包封。可通过层压ABF等然后使ABF等硬化来形成包封剂130。
然后，参照图14，可对包封剂130进行研磨，使得第四布线层112d的上表面和树脂层121的上表面暴露。可通过研磨使包封剂130的上表面和树脂层121的上表面设置为彼此共面，也可通过研磨使第四布线层112d的上表面设置为与包封剂130的上表面和树脂层121的上表面共面。
接着，参照图15，可通过光刻工艺等在树脂层121中形成通路孔等，并且可通过任何已知的镀覆工艺形成第一重新分布层122和第一重新分布过孔123。然后，可通过涂覆感光绝缘材料或涂覆感光绝缘膜形成介电层141，可在介电层141中形成通路孔，可通过镀覆形成第二重新分布层142和第二重新分布过孔143，如果需要，则可通过重复一系列工艺形成连接构件140。然后，如果需要，则可通过层压ABF等然后使ABF等硬化在连接构件140上形成第一钝化层151，并且可去除载体膜200。另外，可通过任何已知的金属化方法形成凸块下金属层160，并且可使用焊球等通过回流工艺形成电连接结构170。可通过一系列工艺制造根据示例性实施例的扇出型半导体封装件100A。
图16是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图16，与根据示例性实施例的扇出型半导体封装件100A相比，在根据另一示例性实施例的扇出型半导体封装件100B中，框架110可包括更多数量的积聚绝缘层111b1、111b2、111c1和111c2，因此可包括更多数量的布线层112a、112b、112c、112d、112e和112f以及更多数量的连接过孔层113a、113b1、113b2、113c1和113c2。当框架110包括更多数量的布线层112a、112b、112c、112d、112e和112f时，框架110中的各种布线设计可以是可能的，因此连接构件140的第二重新分布层142的数量可减少。因此，扇出型半导体封装件100B可变薄，并且可解决由于形成连接构件140的工艺中的工艺缺陷而可能发生的芯片良率问题。其他内容与上述内容重复，因此省略其详细描述。
图17是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图17，与根据示例性实施例的扇出型半导体封装件100A不同，在根据另一示例性实施例的扇出型半导体封装件100C中，框架110的第三连接过孔层113c的上表面可由于研磨工艺而暴露，因此设置为与包封剂130的上表面和树脂层121的上表面共面。也就是说，可通过研磨工艺去除框架110的第四布线层112d。在这种情况下，第一重新分布层122的至少部分可与第三连接过孔层113c的至少部分物理接触。由于第三连接过孔层113c的上表面具有比第四布线层112d的上表面的表面积小的表面积，因此可相对抑制在研磨工艺中可能发生的诸如铜毛刺的问题。其他内容与上述内容重复，因此省略其详细描述。
图18是示出扇出型半导体封装件的另一示例的示意性截面图。
参照图18，与根据另一示例性实施例的扇出型半导体封装件100C相比，在根据另一示例性实施例的扇出型半导体封装件100D中，框架110可包括更多数量的积聚绝缘层111b1、111b2、111c1和111c2，因此可包括更多数量的布线层112a、112b、112c、112d和112e以及更多数量的连接过孔层113a、113b1、113b2、113c1和113c2。其他内容与上述内容重复，因此省略其详细描述。
如上面所阐述的，根据本公开中的示例性实施例，可提供一种可通过减少布线路径实现优异的电特性并且可减少成本的扇出型半导体封装件。
尽管上面已经示出并描述了示例性实施例，但是对于本领域技术人员将明显的是，可在不脱离本发明的由所附权利要求限定的范围的情况下进行修改和改变。

Claims (20)

1.一种扇出型半导体封装件，所述扇出型半导体封装件包括：
框架，包括多个绝缘层、设置在所述多个绝缘层上的多个布线层以及穿过所述多个绝缘层并使所述多个布线层彼此电连接的多个连接过孔层，并且所述框架具有凹部以及设置在所述凹部的底表面上的止挡层；
半导体芯片，包括主体和钝化层，所述主体具有设置有连接焊盘的有效表面以及与所述有效表面相对的无效表面，所述钝化层设置在所述有效表面上并且具有使所述连接焊盘的至少部分从所述钝化层暴露的开口，所述半导体芯片设置在所述凹部中使得所述无效表面连接到所述止挡层；
树脂层，设置在所述半导体芯片的所述有效表面上；
包封剂，覆盖所述半导体芯片和所述树脂层中的每个的侧表面的至少部分并且填充所述凹部的至少部分；
多个第一重新分布层，包括设置在所述树脂层上的第一组第一重新分布层和设置在所述包封剂上的第二组第一重新分布层；
多个第一重新分布过孔，穿过所述树脂层以填充所述树脂层中的使在所述钝化层的所述开口中暴露的所述连接焊盘的所述至少部分暴露的通路孔，并使所述连接焊盘和所述第一组第一重新分布层彼此电连接；以及
连接构件，设置在所述树脂层和所述包封剂上，并且包括电连接到所述多个第一重新分布层的一个或更多个第二重新分布层，
其中，所述连接焊盘电连接到所述多个布线层，
其中，所述第一组第一重新分布层中的每个的下表面具有与所述树脂层直接接触的第一区域以及与所述多个第一重新分布过孔中的至少一个直接接触的第二区域，并且
其中，所述钝化层设置在所述半导体芯片的所述有效表面与所述树脂层之间。
2.根据权利要求1所述的扇出型半导体封装件，其中，所述树脂层的上表面和所述包封剂的上表面彼此共面。
3.根据权利要求2所述的扇出型半导体封装件，其中，所述多个布线层中的最上面的布线层的上表面与所述树脂层的所述上表面和所述包封剂的所述上表面共面，并且
所述第二组第一重新分布层的至少部分与所述多个布线层中的所述最上面的布线层的至少部分物理接触。
4.根据权利要求2所述的扇出型半导体封装件，其中，所述多个连接过孔层中的最上面的连接过孔层的上表面与所述树脂层的所述上表面和所述包封剂的所述上表面共面，并且
所述第二组第一重新分布层的至少部分与所述多个连接过孔层中的所述最上面的连接过孔层的至少部分物理接触。
5.根据权利要求1所述的扇出型半导体封装件，其中，所述树脂层包括光可成像介电质。
6.根据权利要求1所述的扇出型半导体封装件，其中，所述多个绝缘层包括芯绝缘层、设置在所述芯绝缘层的下表面上的一个或更多个第一积聚绝缘层以及设置在所述芯绝缘层的上表面上的一个或更多个第二积聚绝缘层，并且
所述芯绝缘层具有比所述第一积聚绝缘层和所述第二积聚绝缘层中的每个的厚度大的厚度。
7.根据权利要求6所述的扇出型半导体封装件，其中，所述第一积聚绝缘层的数量和所述第二积聚绝缘层的数量彼此相同。
8.根据权利要求6所述的扇出型半导体封装件，其中，所述凹部至少穿过所述芯绝缘层和所述一个或更多个第二积聚绝缘层。
9.根据权利要求6所述的扇出型半导体封装件，其中，穿过所述第一积聚绝缘层的第一连接过孔和穿过所述第二积聚绝缘层的第二连接过孔为减缩方向彼此相反的锥形。
10.根据权利要求6所述的扇出型半导体封装件，其中，所述凹部不穿过所述第一积聚绝缘层中的至少一个。
11.根据权利要求1所述的扇出型半导体封装件，其中，所述止挡层是金属层。
12.根据权利要求11所述的扇出型半导体封装件，其中，所述多个布线层中的至少一个包括接地层，并且
所述金属层电连接到所述接地层。
13.根据权利要求1所述的扇出型半导体封装件，其中，所述半导体芯片的所述无效表面通过粘合构件附着到所述止挡层。
14.根据权利要求1所述的扇出型半导体封装件，其中，所述凹部的壁是锥形的。
15.根据权利要求1所述的扇出型半导体封装件，其中，所述止挡层具有比所述半导体芯片的所述无效表面的平面面积大的平面面积。
16.根据权利要求1所述的扇出型半导体封装件，其中，所述凹部的所述底表面具有比所述半导体芯片的所述无效表面的平面面积大的平面面积。
17.根据权利要求1所述的扇出型半导体封装件，其中，所述止挡层的被所述凹部暴露的区域具有比所述止挡层的没有被所述凹部暴露的边缘区域的厚度小的厚度。
18.根据权利要求17所述的扇出型半导体封装件，其中，所述止挡层的没有被所述凹部暴露的所述边缘区域设置在所述多个绝缘层中的两个绝缘层之间。
19.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
第一钝化层，设置在所述连接构件上，并且具有使所述第二重新分布层中的最上面的第二重新分布层的至少部分暴露的开口；
凸块下金属层，设置在所述第一钝化层的所述开口中并连接到暴露的第二重新分布层的至少部分；以及
电连接结构，设置在所述第一钝化层上并连接到所述凸块下金属层。
20.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括第二钝化层，所述第二钝化层设置在所述框架的下方并且具有使所述多个布线层中的最下面的布线层的至少部分暴露的开口。
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