CN109727958B - 扇出型半导体封装件 - Google Patents

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Abstract

本发明提供一种扇出型半导体封装件，所述扇出型半导体封装件包括：框架，包括：绝缘层、布线层及连接过孔层，并且框架具有凹入部和设置在凹入部的底表面上的止挡层；半导体芯片，设置在凹入部中并且具有连接焊盘、设置有连接焊盘的有效表面和与有效表面背对并且设置在止挡层上的无效表面；包封剂，覆盖半导体芯片的至少部分并且填充凹入部的至少部分；及连接构件，设置在框架和半导体芯片的有效表面上并且包括重新分布层，重新分布层使框架的布线层和半导体芯片的连接焊盘彼此电连接。半导体芯片的有效表面和包封剂的上表面之间具有台阶部。

Description

扇出型半导体封装件
本申请要求于2017年10月27日提交到韩国知识产权局的第10-2017-0141138号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种半导体封装件，更具体地，涉及一种电连接结构可延伸到其中设置有半导体芯片的区域的外部的扇出型半导体封装件。
背景技术
与半导体芯片相关的技术发展的显著的近期趋势是半导体芯片的尺寸的减小。因此，在封装技术领域，根据对小型半导体芯片等的需求的迅速增长，需要实现一种在包括多个引脚的同时具有紧凑尺寸的半导体封装件。
提出的满足上述技术需求的半导体封装技术的类型之一是扇出型半导体封装件。这样的扇出型封装件具有紧凑的尺寸，并且可通过将连接端子重新分布到设置有半导体芯片的区域的外部来实现多个引脚。
发明内容
本公开的一方面可提供一种扇出型半导体封装件，在该扇出型半导体封装件中，即使引入了具有封堵的凹入部的框架并且半导体芯片设置在封堵的凹入部中，半导体芯片的连接焊盘仍可在不使用凸块的情况下容易地连接到连接构件的过孔。
根据本公开的一方面，可提供一种扇出型半导体封装件，在该扇出型半导体封装件中，引入了具有通过止挡层形成的封堵的凹入部的框架，半导体芯片设置在凹入部中，并且半导体芯片的有效表面使用连接构件的绝缘层而不是包封剂来覆盖。
根据本公开的一方面，一种扇出型半导体封装件可包括：框架，包括：多个绝缘层；多个布线层，设置在所述多个绝缘层上；及多个连接过孔层，贯穿所述多个绝缘层并且使所述多个布线层彼此电连接，并且所述框架具有凹入部和设置在所述凹入部的底表面上的止挡层；半导体芯片，设置在所述凹入部中并且具有连接焊盘、设置有所述连接焊盘的有效表面和与所述有效表面背对并且设置在所述止挡层上的无效表面；包封剂，覆盖所述半导体芯片的至少部分并且填充所述凹入部的至少部分；及连接构件，设置在所述框架和所述半导体芯片的所述有效表面上并且包括重新分布层，所述重新分布层使所述框架的所述多个布线层和所述半导体芯片的所述连接焊盘彼此电连接。所述半导体芯片的所述有效表面和所述包封剂的上表面之间具有台阶部。
附图说明
通过结合附图进行的以下详细描述，本公开的以上和其他方面、特征及优点将被更加清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的情况的示意性截面图；
图6是示出扇入型半导体封装件嵌在BGA基板中并且最终安装在电子装置的主板上的情况的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图；
图9是示出扇出型半导体封装件的示例的示意性截面图；
图10是示出沿着图9的扇出型半导体封装件的线I-I′截取的示意性平面图；及
图11至图16是示出制造图9的扇出型半导体封装件的工艺的示意图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为清楚起见，可夸大或者缩小组件的形状、尺寸等。
这里，与附图的截面相关的下侧、下部、下表面等用于指朝向扇出型半导体封装件的安装表面的方向，而上侧、上部、上表面等用于指与该方向相反的方向。然而，这些方向是为了便于说明而定义的，并且权利要求不被如上所述定义的方向具体限制。
在说明书中，组件与另一组件的“连接”的含义包括通过粘合层的间接连接以及两个组件之间的直接连接。另外，“电连接”在概念上包括物理连接和物理断开。可理解的是，当利用诸如“第一”和“第二”的术语来提及元件时，该元件不会由此受限。它们可仅用于将元件与其他元件相区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离这里所阐述的权利要求的范围的情况下，第一元件可被称为第二元件。类似地，第二元件也可被称为第一元件。
这里使用的术语“示例性实施例”不是指相同的示例性实施例，而是被提供来强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，这里提供的示例性实施例被认为能够通过彼此全部或部分组合来实现。例如，除非其中提供了相反或相矛盾的描述，否则即使特定示例性实施例中描述的一个元件未在另一示例性实施例中描述，该元件仍可被理解为与另一示例性实施例相关的描述。
这里使用的术语仅用于描述示例性实施例，而并不限制本公开。在这种情况下，除非在上下文中另外解释，否则单数形式也包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或者电连接到其的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其他组件。
芯片相关组件1020可包括：存储芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括被指定为根据诸如以下的协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE802.16族等)、IEEE 802.20、长期演进技术(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G、4G和5G协议以及在上述协议之后指定的任何其他无线协议和有线协议。然而，网络相关组件1030不限于此，而是还可包括被指定为根据各种其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他目的的无源组件等。此外，其他组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可根据电子装置1000的类型等而包括用于各种目的的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任何其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，在如上所述的各种电子装置1000中可使用用于各种目的的半导体封装件。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。另外，可物理连接或者电连接到母板1110或者可不物理连接或者电连接到母板1110的其他组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件(例如，半导体封装件1121)，但不限于此。电子装置不必须限制于智能电话1100，而可以是如上所述的其他电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能不能用作成品的半导体产品，并且可能会由于外部物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而半导体芯片可被封装并且在封装的状态下用在电子装置等中。
这里，就电连接而言，由于半导体芯片和电子装置的主板之间的电路宽度存在差异，因此需要半导体封装。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常精细，而电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著地大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且需要用于缓解半导体芯片和主板之间的电路宽度的差异的封装技术。
使用封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A、图3B以及图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能会难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)上以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性并且可按照低成本生产。因此，安装在智能电话中的许多元件已经按照扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有I/O端子需要设置在半导体芯片的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，难以将这样的结构应用于具有大量的I/O端子的半导体芯片或者具有紧凑尺寸的半导体芯片。另外，由于上述缺点，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在球栅阵列(BGA)基板上并且最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在BGA基板中并且最终安装在电子装置的主板上的情况的示意性截面图。
参照图5，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2301重新分布，并且在扇入型半导体封装件2200安装在BGA基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，参照图6，扇入型半导体封装件2200可嵌在单独的BGA基板2302中，在扇入型半导体封装件2200嵌在BGA基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过BGA基板2302重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能会难以在电子装置的主板上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的BGA基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在BGA基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外侧可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150还可形成在连接构件2140上，并且凸块下金属层2160还可形成在钝化层2150的开口中。焊球2170还可形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122和钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有I/O端子需要设置在半导体芯片的内部。因此，当半导体芯片的尺寸减小时，球的尺寸和节距需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并且设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。结果，扇出型半导体封装件2100可在不使用单独的BGA基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的BGA基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用BGA基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。另外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装(POP)类型的形式更紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
同时，扇出型半导体封装指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的封装技术，并且是与诸如BGA基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
在下文中，将参照附图描述其中引入了具有通过止挡层形成的封堵的凹入部(blind recess portion)的框架的扇出型半导体封装件。
图9是示出扇出型半导体封装件的示例的示意性截面图。
图10是沿着图9的扇出型半导体封装件的线I-I′截取的示意性平面图。
参照图9和图10，根据本公开中的示例性实施例的扇出型半导体封装件100可包括：框架110，具有凹入部110H，凹入部110H具有其第一表面覆盖有止挡层112aM且与第一表面背对的第二表面敞开的封堵形式；半导体芯片120，具有其上设置有连接焊盘120P的有效表面和与有效表面背对的无效表面，并且设置在凹入部110H中使得无效表面附着到止挡层112aM；包封剂130，包封框架110和半导体芯片120中的每个的至少部分并且填充凹入部110H的至少部分，而包封剂130可不覆盖半导体芯片120的有效表面；及连接构件140，设置在框架110、包封剂130和半导体芯片120的有效表面上。另外，如果必要，根据示例性实施例的扇出型半导体封装件100还可包括：第一钝化层151，设置在连接构件140上并且具有使连接构件140的重新分布层142c的至少部分暴露的开口；第二钝化层152，设置在框架110上并且具有使框架110的布线层112c的至少部分暴露的开口；凸块下金属层160，设置在第一钝化层151的开口中并且电连接到暴露的重新分布层142c；及电连接结构170，设置在凸块下金属层160上并且通过凸块下金属层160电连接到暴露的重新分布层142c。
同时，框架110可包括：布线层112a、112b、112c和112d，通过连接过孔层113a、113b和113c彼此电连接，连接构件140可包括重新分布层142a、142b和142c，重新分布层142a、142b和142c通过连接过孔143a1、143a2、143b和143c彼此电连接，半导体芯片120的连接焊盘120P可电连接到布线层112a、112b、112c和112d以及重新分布层142a、142b和142c。
同时，为了引入具有凹入部(具有简单的封堵形式)的框架，在凹入部中设置半导体芯片然后包封半导体芯片，在半导体芯片上形成连接构件，并且需要预先在半导体芯片的连接焊盘上形成铜凸块等。在这种情况下，需要研磨工艺以形成用于形成连接构件的平坦表面。原因是：凸块之间的台阶部的高度需要被制做为是恒定的。然而，凸块的研磨表面具有小的面积，因此在研磨工艺中可能发生构成凸块的材料(诸如铜(Cu)等)扩散的毛刺现象。结果，可能发生不期望的电短路。
另一方面，如通过以下将描述的工艺看出的，在根据示例性实施例的扇出型半导体封装件100中，在水溶性聚合物230涂覆在半导体芯片120的有效表面上以形成保护膜的状态下，半导体芯片120可设置在具有封堵形式的凹入部110H中，并且在半导体芯片120被包封之后，可通过清洁工艺等去除水溶性聚合物230。在这种情况下，半导体芯片120的有效表面由于被去除了水溶性聚合物230而暴露，因此连接构件140的绝缘层141可与半导体芯片120的有效表面物理接触。因此，当连接构件140形成在半导体芯片120上时，连接焊盘120P可直接连接到连接构件140的贯穿连接构件140的绝缘层141a的连接过孔143a1。也就是说，不需要形成单独的凸块。因此，可防止上述毛刺现象等。
在下文中，将更详细地描述包括在根据示例性实施例的扇出型半导体封装件100的各个组件。
框架110可根据特定材料提高扇出型半导体封装件100的刚性，并且用于确保包封剂130的厚度的均匀性。另外，框架110可包括布线层112a、112b、112c和112d以及连接过孔层113a、113b和113c，因此用作连接构件。框架110可包括设置在半导体芯片120的无效表面上的布线层112a，因此在不执行形成单独的背侧布线层的工艺的情况下提供用于半导体芯片120的背侧布线层。框架110可具有通过将止挡层112aM用作止挡件而形成并且具有封堵形式的凹入部110H，并且半导体芯片120的无效表面可通过诸如芯片附着膜(DAF)等的任意已知的粘合构件125附着到止挡层112aM。凹入部110H可通过如下所述的喷砂工艺形成。在这种情况下，凹入部110H可具有锥形形状。也就是说，凹入部110H的壁相对于止挡层112aM可具有预定的斜度，具体地，凹入部110H的底表面的平面面积可大于半导体芯片120的无效表面的平面面积。在这种情况下，使半导体芯片120对齐的工艺可以更容易，并且可因此提高半导体芯片120的良率。
框架110可包括：第一绝缘层111a；第一布线层112a和第二布线层112b，分别设置在第一绝缘层111a的第一表面和第二表面上；第二绝缘层111b，设置在第一绝缘层111a的第一表面上并且覆盖第一布线层112a；第三布线层112c，设置在第二绝缘层111b上；第三绝缘层111c，设置在第一绝缘层111a的第二表面上并且覆盖第二布线层112b；及第四布线层112d，设置在第三绝缘层111c上。另外，框架110可包括：第一连接过孔层113a，贯穿第一绝缘层111a并且使第一布线层112a和第二布线层112b彼此电连接；第二连接过孔层113b，贯穿第二绝缘层111b并且使第一布线层112a和第三布线层112c彼此电连接；及第三连接过孔层113c，贯穿第三绝缘层111c并且使第二布线层112b和第四布线层112d彼此电连接。第一布线层112a、第二布线层112b、第三布线层112c和第四布线层112d可彼此电连接，并且可电连接到半导体芯片120的连接焊盘120P。凹入部110H可贯穿第一绝缘层111a和第三绝缘层111c，但是可不贯穿第二绝缘层111b。止挡层112aM可设置在第一绝缘层111a的第一表面上并且可利用第二绝缘层111b覆盖。
止挡层112aM可以是包括诸如铜(Cu)等金属的金属板。止挡层112aM和第一布线层112a可利用相同的材料制成。可选地，止挡层112aM可包括其对于喷砂工艺的蚀刻率低于金属对于喷砂工艺的蚀刻率的材料。例如，干膜抗蚀剂可用作止挡层。止挡层112aM的第一表面可利用第二绝缘层111b覆盖，并且止挡层112aM的与第一表面背对的第二表面的至少部分可通过凹入部110H暴露。止挡层112aM的与第一绝缘层111a物理接触的边缘区域的厚度可大于止挡层112aM的通过凹入部110H从第一绝缘层111a暴露的区域的厚度。原因是：在喷砂工艺中还可去除暴露的区域的部分。止挡层112aM与第一绝缘层111a物理接触的边缘区域的上表面可位于与第一布线层112a的上表面相同的高度上，止挡层112aM的下表面可位于与第一布线层112a的下表面相同的高度上。止挡层112aM的平面面积可大于半导体芯片120的无效表面的平面面积。
绝缘层111a、111b和111c中的每个的材料可以为绝缘材料。在这种情况下，绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料与无机填料一起浸入在热固性树脂或者热塑性树脂中的树脂(例如，半固化片、ABF(Ajinomoto Buildup Film)、FR-4、双马来酰亚胺三嗪(BT))等。当具有高刚性的材料(诸如，包括玻璃纤维的半固化片等)被用作绝缘层111a、111b和111c的每个的材料时，框架110可被用作用于控制扇出型半导体封装件100的翘曲的支撑构件。
第一绝缘层111a的厚度可大于第二绝缘层111b和第三绝缘层111c的厚度。第一绝缘层111a可基本上相对厚以保持刚性，并且可引入第二绝缘层111b和第三绝缘层111c，以形成较大数量的布线层112c和112d。第二绝缘层111b和第三绝缘层111c的数量没有具体地限定。可选地，第二绝缘层111b和第三绝缘层111c的数量可彼此相等。第一绝缘层111a可包括与第二绝缘层111b和第三绝缘层111c的绝缘材料不同的绝缘材料。例如，第一绝缘层111a可以为例如玻璃纤维与无机填料一起浸在绝缘树脂中的半固化片，第二绝缘层111b和第三绝缘层111c可以为包括无机填料和绝缘树脂的ABF或者PID膜。然而，第一绝缘层111a的材料以及第二绝缘层111b和第三绝缘层111c的材料不限于此。类似地，贯穿第一绝缘层111a的第一连接过孔层113a的直径可大于分别贯穿第二绝缘层111b的第二连接过孔层113b和贯穿第三绝缘层111c的第三连接过孔层113c的直径。
布线层112a、112b、112c和112d可与重新分布层142a、142b和142c一起使半导体芯片120的连接焊盘120P重新分布。布线层112a、112b、112c和112d中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。布线层112a、112b、112c和112d可根据相应的层的设计执行各种功能。例如，布线层112a、112b、112c和112d可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。止挡层112aM可电连接到地。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案等。另外，布线层112a、112b、112c和112d可包括各种焊盘图案。
布线层112a、112b、112c和112d的厚度可大于连接构件140的重新分布层142a、142b和142c的厚度。由于框架110的厚度可等于或者大于半导体芯片120的厚度，因此布线层112a、112b、112c和112d也可形成为具有大的尺寸。另一方面，为了纤薄化，连接构件140的重新分布层142a、142b和142c可形成为具有相对小的尺寸。
连接过孔层113a、113b和113c可使形成在不同的层上的布线层112a、112b、112c和112d彼此电连接，结果在框架110中形成电路径。连接过孔层113a、113b和113c中的每个的材料可以为导电材料。可利用导电材料完全填充连接过孔层113a、113b和113c中的每个，或者还可沿着通路孔的每个的壁形成导电材料。第一连接过孔层113a可具有圆柱形形状或者沙漏形状，第二连接过孔层113b和第三连接过孔层113c可具有锥形形状。在这种情况下，第二连接过孔层113b和第三连接过孔层113c可具有其方向相对于第一绝缘层111a彼此相反的锥形形状。
半导体芯片120可以为按照在单个芯片中集成数量为数百至数百万的元件或更多的元件而设置的集成电路(IC)。半导体芯片120可以为例如处理器芯片(更具体地，应用处理器(AP))，诸如中央处理器(例如，CPU)、图形处理器(例如，GPU)、现场可编程门阵列(FPGA)、数字信号处理器、密码处理器、微处理器、微控制器等，但不限于此。
半导体芯片120可在有效晶圆的基础上形成。在这种情况下，半导体芯片120的主体的基体材料可以为硅(Si)、锗(Ge)、砷化镓(GaAs)等。各种电路可形成在主体上。连接焊盘120P可使半导体芯片120电连接到其他组件。连接焊盘120P中的每个的材料可以为诸如铝(Al)等的导电材料。使连接焊盘120P暴露的诸如氧化物膜、氮化物膜等的钝化层可形成在主体上，并且可以为氧化物层和氮化物层的双层。绝缘层等还可设置在所需的位置中。半导体芯片120可以为裸片，但是如果必要，半导体芯片120还可包括形成在其有效表面上的重新分布层。
包封剂130可保护框架110、半导体芯片120等。包封剂130的包封形式没有具体地限制，而可以是包封剂130围绕框架110、半导体芯片120等的至少部分的形式。例如，包封剂130可覆盖框架110的至少部分并且填充凹入部110H的壁和半导体芯片120的侧表面之间的空间。包封剂130可填充凹入部110H，以因此根据特定材料用作粘合剂并且减小半导体芯片120的屈曲。
包封剂130的材料没有具体地限制。例如，绝缘材料可用作包封剂130的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料与无机填料一起浸入在热固性树脂或热塑性树脂中的树脂(例如，半固化片、ABF、FR-4、BT)等。可选地，感光包封剂(PIE)树脂也可用作绝缘材料。
连接构件140可使半导体芯片120的连接焊盘120P重新分布，并且可使框架110的布线层112a、112b、112c和112d电连接到半导体芯片120的连接焊盘120P。具有各种功能的数十至数百万的连接焊盘120P可通过连接构件140重新分布，并且可根据功能通过电连接结构170物理或者电地连接到外部。
连接构件140可包括：第一绝缘层141a，设置在框架110、包封剂130和半导体芯片120的有效表面上；第一重新分布层142a，设置在第一绝缘层141a上；第一连接过孔143a1和143a2，贯穿第一绝缘层141a并且使第一重新分布层142a电连接到连接焊盘120P和第四布线层112d；第二绝缘层141b，设置在第一绝缘层141a上并且覆盖第一重新分布层142a；第二重新分布层142b，设置在第二绝缘层141b上；第二连接过孔143b，贯穿第二绝缘层141b并且使第一重新分布层142a和第二重新分布层142b彼此电连接；第三绝缘层141c，设置在第二绝缘层141b上并且覆盖第二重新分布层142b；第三重新分布层142c，设置在第三绝缘层141c上；及第三连接过孔143c，贯穿第三绝缘层141c并且使第二重新分布层142b和第三重新分布层142c彼此电连接。连接构件140的绝缘层、重新分布层和过孔层的数量可以多于或者少于附图中示出的绝缘层、重新分布层和过孔层的数量。
绝缘层141a、141b和141c中的每个的材料可以为绝缘材料。在这种情况下，除了如上所述的绝缘材料之外，诸如感光介电(PID)树脂的感光绝缘材料也可用作绝缘材料。也就是说，绝缘层141a、141b和141c可以为感光绝缘层。当绝缘层141a、141b和141c具有感光性质时，绝缘层141a、141b和141c可被形成为具有较小的厚度，并且可更容易实现连接过孔143a1、143a2、143b和143c的细小的节距。绝缘层141a、141b和141c可以为包括绝缘树脂和无机填料的感光绝缘层。当绝缘层141a、141b和141c为多层时，绝缘层141a、141b和141c的材料可彼此相同，并且如果必要，也可彼此不同。当绝缘层141a、141b和141c为多层时，绝缘层141a、141b和141c可根据工艺彼此一体化，使得它们之间的边界也可以是不明显的。
如通过以下将描述的工艺看出的，在水溶性聚合物230涂覆在半导体芯片120的有效表面上以形成保护膜的状态下，半导体芯片120可设置在具有封堵形式的凹入部110H中，并且在半导体芯片120被包封之后，可通过清洁工艺等去除水溶性聚合物230。在这种情况下，半导体芯片120的有效表面由于被去除了水溶性聚合物230而暴露，因此第一绝缘层141a可直接形成在半导体芯片120的有效表面上。结果，第一绝缘层141a和包封剂130之间的边界表面可相对于第一绝缘层141a和半导体芯片120的有效表面之间的边界表面具有台阶部h。详细地，与第一绝缘层141a和半导体芯片120的有效表面之间的边界表面相比，第一绝缘层141a和包封剂130之间的边界表面可设置在距止挡层112aM更远的位置。
重新分布层142a、142b和142c可用于使连接焊盘120P大体上重新分布。重新分布层142a、142b和142c中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。重新分布层142a、142b和142c可根据相应的层的设计执行各种功能。例如，重新分布层142a、142b和142c可包括接地(GND)图案、电力(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除了接地(GND)图案、电力(PWR)图案等之外的诸如数据信号图案等的各种信号图案。另外，重新分布层142a、142b和142c可包括各种焊盘图案。
连接过孔143a1、143a2、143b和143c可使形成在不同的层上的重新分布层142a、142b和142c、连接焊盘120P、第四布线层112d等彼此电连接，结果在扇出型半导体封装件100中形成电路径。连接过孔143a1、143a2、143b和143c中的每个的材料可以为诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或其合金的导电材料。可利用导电材料完全填充连接过孔143a1、143a2、143b和143c中的每个，或者还可沿着通路孔中的每个的壁形成导电材料。另外，连接过孔143a1、143a2、143b和143c中的每个可具有锥形形状等。由于上述台阶部h，第一连接过孔143a1中的每个的高度可大于第一连接过孔143a2中的每个的高度。另外，连接焊盘120P可在不使用单独的凸块的情况下与第一连接过孔143a1物理接触。
第一钝化层151可保护连接构件140免受外部物理损坏或化学损坏。第一钝化层151可具有使连接构件140的重新分布层142c的至少部分暴露的开口。形成在第一钝化层151中的开口的数量可以为数十至数百万个。第一钝化层151的材料没有具体地限制。例如，绝缘材料可用作第一钝化层151的材料。在这种情况下，绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料与无机填料一起浸入在热固性树脂或热塑性树脂中的树脂(例如，半固化片、ABF、FR-4、BT)等。可选地，也可使用阻焊剂。
第二钝化层152可保护框架110免受外部物理损坏或化学损坏。第二钝化层152可具有使框架110的第三布线层112c的至少部分暴露的开口。形成在第二钝化层152中的开口的数量可以为数十至数百万个。第二钝化层152的材料没有具体地限制。例如，绝缘材料可用作第二钝化层152的材料。在这种情况下，绝缘材料可以为诸如环氧树脂的热固性树脂、诸如聚酰亚胺树脂的热塑性树脂、热固性树脂或热塑性树脂与无机填料混合或者诸如玻璃纤维(或玻璃布或玻璃织物)的芯材料与无机填料一起浸入在热固性树脂或热塑性树脂中的树脂(例如，半固化片、ABF、FR-4、BT)等。可选地，也可使用阻焊剂。
凸块下金属层160可提高电连接结构170的连接可靠性，以提高扇出型半导体封装件100的板级可靠性。凸块下金属层160可连接到连接构件140的通过第一钝化层151的开口暴露的重新分布层142c。凸块下金属层160可通过任意已知的金属化方法使用任意已知的导电材料(诸如，金属)形成在第一钝化层151的开口中，但不限于此。
电连接结构170可将扇出型半导体封装件100物理连接或者电连接到外部。例如，扇出型半导体封装件100可通过电连接结构170安装在电子装置的主板上。电连接结构170中的每个可利用例如焊料等的导电材料形成。然而，这仅是示例，电连接结构170中的每个的材料不具体地限制于此。电连接结构170中的每个可以为焊盘、焊球、引脚等。电连接结构170可形成为多层结构或单层结构。当电连接结构170形成为多层结构时，电连接结构170可包括铜(Cu)柱和焊料。当电连接结构170形成为单层结构时，电连接结构170可包括锡-银焊料或铜(Cu)。然而，这仅是示例，电连接结构170不限于此。
电连接结构170的数量、间距、布置形式等没有具体地限制，而本领域技术人员可根据设计细节进行充分地修改。例如，电连接结构170可根据连接焊盘120P的数量按照数十至数千的数量设置，或者可按照数十至数千或更多或者数十至数千或更少的数量设置。当电连接结构170为焊球时，电连接结构170可覆盖凸块下金属层160的延伸到第一钝化层151的一个表面上的侧表面，并且连接可靠性可以是更优异的。
电连接结构170中的至少一个可设置在扇出区域中。扇出区域指的是除了设置有半导体芯片120的区域之外的区域，相应地，扇入区域指的是设置有半导体芯片120的区域。另外，由于上述台阶部h，使得在垂直于半导体芯片120的有效表面的方向上，连接构件140的绝缘层141a、141b和141c在扇入区域中的厚度与连接构件140的绝缘层141a、141b和141c在扇出区域中的厚度不同，例如，连接构件140的绝缘层141a、141b和141c在扇入区域中的厚度可大于连接构件140的绝缘层141a、141b和141c在扇出区域中的厚度。与扇入型封装件相比，扇出型封装件可具有优异的可靠性，可实现多个输入/输出(I/O)端子，并且可促进3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可被制造为具有小的厚度，并且可具有价格竞争力。
同时，虽然附图中没有示出，但是如果必要，金属薄膜可形成在凹入部110H的壁上，以散热或者阻挡电磁波。另外，如果必要，执行彼此相同或者彼此不同的功能的多个半导体芯片120可设置在凹入部110H中。另外，如果必要，诸如电感器、电容器等的单独的无源组件可设置在凹入部110H中。另外，如果必要，无源组件(例如，包括电感器、电容器等的表面安装技术(SMT)组件)可设置在第一钝化层151的表面和第二钝化层152的表面上。
图11至图16是示出制造图9的扇出型半导体封装件的工艺的示意图。
首先，参照图11，可使用覆铜层压板(CCL)等制备第一绝缘层111a，并且可通过任意已知的镀覆工艺在第一绝缘层111a上形成第一布线层112a和第二布线层112b、止挡层112aM，并且在第一绝缘层111a中形成第一连接过孔层113a。可使用机械钻孔、激光钻孔等形成用于第一连接过孔层113a的通路孔。然后，可分别在第一绝缘层111a的背对的表面上形成第二绝缘层111b和第三绝缘层111c。可通过层压ABF等然后使其硬化形成第二绝缘层111b和第三绝缘层111c。然后，可通过任意已知的镀覆工艺分别在第二绝缘层111b和第三绝缘层111c上形成第三布线层112c和第四布线层112d，并且在第二绝缘层111b和第三绝缘层111c中形成第二连接过孔层113b和第三连接过孔层113c。也可使用机械钻孔、激光钻孔等形成用于第二连接过孔层113b和第三连接过孔层113c的通路孔。可将第二钝化层152附着到通过一系列工艺制备的框架110的第一表面，并且可将包括绝缘层201和金属层202的载体膜200(诸如，可拆卸载体膜(DCF))附着到第二钝化层152。可使用包括玻璃纤维(或玻璃布或玻璃织物)、无机填料和树脂的材料引入第二钝化层152。另外，可将诸如干膜光致抗蚀剂(DFR)的干膜250附着到框架110的第二表面。
然后，参照图12，可通过喷砂工艺形成贯穿第一绝缘层111a和第三绝缘层111c的凹入部110H。在这种情况下，止挡层112aM可用作止挡件。形成的凹入部110H可具有锥形形状。在形成凹入部110H之后，可去除干膜250。
然后，参照图13，可在凹入部110H中设置半导体芯片120使得其无效表面附着到止挡层112aM。可使用诸如DAF的任意已知的粘合构件125来将该无效表面附着到止挡层112aM。同时，可在水溶性聚合物230涂覆在半导体芯片120的有效表面上以形成保护膜的状态下，将半导体芯片120附着到止挡层112aM。然后，可使用包封剂130包封框架110的至少部分和半导体芯片120的至少部分。可通过层压ABF等然后使其硬化形成包封剂130。
然后，参照图14，可研磨包封剂130，使得第四布线层112d的表面和涂覆的水溶性聚合物230的表面被暴露。包封剂130的表面可通过研磨而变平坦，并且涂覆的水溶性聚合物230的表面和第四布线层112d的表面可从包封剂130暴露。
然后，参照图15，可执行清洁工艺，以去除涂覆的水溶性聚合物230。结果，可形成上述台阶部h。然后，可将PID涂敷到包封剂130和半导体芯片120的暴露的有效表面，然后使其硬化以形成第一绝缘层141a，并且可通过镀覆工艺在第一绝缘层141a上形成第一重新分布层142a并且在第一绝缘层141a中形成第一连接过孔143a1和143a2。可通过光刻法使用曝光和显影形成用于第一连接过孔143a1和143a2的通路孔。
然后，参照图16，可根据设计形成第二绝缘层141b和第三绝缘层141c、第二重新分布层142b和第三重新分布层142c以及第二连接过孔143b和第三连接过孔143c。可通过一系列工艺形成连接构件140。然后，可在连接构件140上通过层压ABF等然后使其硬化来形成第一钝化层151，并且可去除载体膜200。然后，可通过任意已知的金属化方法形成凸块下金属层160，可通过回流工艺使用焊球等形成电连接结构170。可使用一系列工艺制造根据示例性实施例的扇出型半导体封装件100。
如以上所阐述的，根据本公开中的示例性实施例，可提供一种扇出型半导体封装件，在该扇出型半导体封装件中，即使引入了具有封堵的凹入部的框架并且半导体芯片设置在封堵的凹入部中，半导体芯片的连接焊盘仍可在不使用凸块的情况下容易地连接到连接构件的过孔。
虽然以上已经示出和描述了示例性实施例，但是对本领域技术人员将明显的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可做出修改和变型。

Claims (21)

1.一种扇出型半导体封装件，包括：
框架，包括：多个绝缘层；多个布线层，设置在所述多个绝缘层上；及多个连接过孔层，贯穿所述多个绝缘层并且使所述多个布线层彼此电连接，并且所述框架具有凹入部和设置在所述凹入部的底表面上的止挡层；
半导体芯片，设置在所述凹入部中并且具有连接焊盘、设置有所述连接焊盘的有效表面和与所述有效表面背对并且设置在所述止挡层上的无效表面；
包封剂，覆盖所述半导体芯片的至少部分并且填充所述凹入部的至少部分；及
连接构件，设置在所述框架和所述半导体芯片的所述有效表面上并且包括重新分布层，所述重新分布层使所述框架的所述多个布线层和所述半导体芯片的所述连接焊盘彼此电连接，
其中，所述半导体芯片的所述有效表面和所述包封剂的上表面之间具有台阶部，
其中，所述连接构件包括：绝缘层，设置在所述框架、所述包封剂和所述半导体芯片的所述有效表面上并且与所述半导体芯片的所述有效表面直接接触；所述重新分布层，设置在所述绝缘层上；第一连接过孔，贯穿所述绝缘层、与所述连接焊盘直接接触并且使所述重新分布层和所述连接焊盘彼此电连接；及第二连接过孔，贯穿所述绝缘层并且使所述重新分布层和所述框架的所述多个布线层中的最上方布线层彼此电连接，并且
其中，所述第一连接过孔的高度大于所述第二连接过孔的高度。
2.根据权利要求1所述的扇出型半导体封装件，所述连接构件的所述绝缘层和所述包封剂之间的边界表面相对于所述连接构件的所述绝缘层和所述半导体芯片的所述有效表面之间的边界表面具有所述台阶部。
3.根据权利要求2所述的扇出型半导体封装件，其中，在垂直于所述半导体芯片的所述有效表面的方向上，所述连接构件的所述绝缘层在扇入区域中的厚度与所述连接构件的所述绝缘层在扇出区域中的厚度不同。
4.根据权利要求3所述的扇出型半导体封装件，其中，所述连接构件的所述绝缘层在所述扇入区域中的所述厚度大于所述连接构件的所述绝缘层在所述扇出区域中的所述厚度。
5.根据权利要求2所述的扇出型半导体封装件，其中，所述连接构件的所述绝缘层包括感光电介质。
6.根据权利要求1所述的扇出型半导体封装件，其中，所述多个绝缘层包括：芯绝缘层；一个或更多个第一积聚绝缘层，设置在所述芯绝缘层的下表面上；及一个或更多个第二积聚绝缘层，设置在所述芯绝缘层的上表面上，并且
所述芯绝缘层的厚度大于所述第一积聚绝缘层和所述第二积聚绝缘层中的每个的厚度。
7.根据权利要求6所述的扇出型半导体封装件，其中，第一积聚绝缘层的数量和第二积聚绝缘层的数量彼此相同。
8.根据权利要求6所述的扇出型半导体封装件，其中，所述凹入部至少贯穿所述芯绝缘层，并且贯穿所述一个或更多个第二积聚绝缘层中的至少一个。
9.根据权利要求8所述的扇出型半导体封装件，其中，所述一个或更多个第一积聚绝缘层的数量为两个或者更多个，并且
所述凹入部还贯穿所述一个或更多个第一积聚绝缘层中的一个或更多个，但不贯穿所述一个或更多个第一积聚绝缘层中的最下方的一个。
10.根据权利要求6所述的扇出型半导体封装件，其中，所述多个连接过孔层中的贯穿所述第一积聚绝缘层的第一连接过孔层和贯穿所述第二积聚绝缘层的第二连接过孔层沿着彼此相反的方向渐缩。
11.根据权利要求1所述的扇出型半导体封装件，其中，所述凹入部的壁渐缩。
12.根据权利要求1所述的扇出型半导体封装件，其中，所述半导体芯片的所述无效表面通过粘合构件附着到所述止挡层。
13.根据权利要求1所述的扇出型半导体封装件，其中，所述止挡层为金属层，
所述多个布线层的至少一个包括接地层，并且
所述金属层电连接到所述接地层。
14.根据权利要求1所述的扇出型半导体封装件，其中，所述止挡层的平面面积大于所述半导体芯片的所述无效表面的平面面积。
15.根据权利要求1所述的扇出型半导体封装件，其中，所述凹入部的所述底表面的平面面积大于所述半导体芯片的所述无效表面的平面面积。
16.根据权利要求1所述的扇出型半导体封装件，其中，所述止挡层的通过所述凹入部暴露的区域的厚度小于所述止挡层的未通过所述凹入部暴露的边缘区域的厚度。
17.根据权利要求1所述的扇出型半导体封装件，其中，所述框架的所述多个布线层中的最上方布线层的上表面与所述包封剂的所述上表面共面。
18.根据权利要求1所述的扇出型半导体封装件，所述扇出型半导体封装件还包括：
第一钝化层，设置在所述连接构件上并且具有使所述重新分布层的至少部分暴露的开口；
凸块下金属层，设置在所述第一钝化层的所述开口中并且连接到暴露的所述重新分布层的至少部分；及
电连接结构，设置在所述第一钝化层上并且连接到所述凸块下金属层。
19.根据权利要求18所述的扇出型半导体封装件，所述扇出型半导体封装件还包括第二钝化层，所述第二钝化层设置在所述框架的下方并且具有使所述多个布线层中的最下方布线层的至少部分暴露的开口。
20.根据权利要求1所述的扇出型半导体封装件，其中，所述半导体芯片的所述有效表面未被所述包封剂覆盖。
21.根据权利要求1所述的扇出型半导体封装件，其中，所述多个布线层中的至少一个布线层设置在所述止挡层下方的高度上。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102635183B1 (ko) * 2018-11-20 2024-02-08 삼성전자주식회사 패키지 모듈
KR102513087B1 (ko) 2018-11-20 2023-03-23 삼성전자주식회사 팬-아웃 반도체 패키지
KR102595865B1 (ko) * 2019-03-04 2023-10-30 삼성전자주식회사 하이브리드 인터포저를 갖는 반도체 패키지
KR102609157B1 (ko) * 2019-06-28 2023-12-04 삼성전기주식회사 반도체 패키지
KR20210076583A (ko) 2019-12-16 2021-06-24 삼성전기주식회사 전자부품 내장기판
KR20210082969A (ko) 2019-12-26 2021-07-06 삼성전자주식회사 반도체 패키지

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760715A (zh) * 2011-04-28 2012-10-31 欣兴电子股份有限公司 嵌埋电子组件的封装结构及其制法
CN103426846A (zh) * 2012-05-18 2013-12-04 台湾积体电路制造股份有限公司 晶圆级封装机构
CN105393351A (zh) * 2013-08-21 2016-03-09 英特尔公司 用于无凸起内建层(bbul)的无凸起管芯封装接口
KR20170071826A (ko) * 2015-12-16 2017-06-26 삼성전기주식회사 전자 부품 패키지 및 그 제조방법

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5284155B2 (ja) 2008-03-24 2013-09-11 日本特殊陶業株式会社 部品内蔵配線基板
JPWO2011016555A1 (ja) 2009-08-07 2013-01-17 日本電気株式会社 半導体装置とその製造方法
US8901724B2 (en) 2009-12-29 2014-12-02 Intel Corporation Semiconductor package with embedded die and its methods of fabrication
CN103563498B (zh) * 2011-05-13 2016-07-06 揖斐电株式会社 电路板及其制造方法
JP6152254B2 (ja) 2012-09-12 2017-06-21 新光電気工業株式会社 半導体パッケージ、半導体装置及び半導体パッケージの製造方法
KR101522786B1 (ko) 2012-12-31 2015-05-26 삼성전기주식회사 다층기판 및 다층기판 제조방법
JP6478309B2 (ja) 2012-12-31 2019-03-06 サムソン エレクトロ−メカニックス カンパニーリミテッド． 多層基板及び多層基板の製造方法
TWI503933B (zh) 2013-01-03 2015-10-11 矽品精密工業股份有限公司 半導體封裝件及其製法
KR20160132751A (ko) 2015-05-11 2016-11-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US9984979B2 (en) * 2015-05-11 2018-05-29 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package and method of manufacturing the same
US10199337B2 (en) 2015-05-11 2019-02-05 Samsung Electro-Mechanics Co., Ltd. Electronic component package and method of manufacturing the same
KR20170043427A (ko) 2015-10-13 2017-04-21 삼성전기주식회사 전자부품 패키지 및 그 제조방법
US10566289B2 (en) 2015-10-13 2020-02-18 Samsung Electronics Co., Ltd. Fan-out semiconductor package and manufacturing method thereof
KR102450576B1 (ko) * 2016-01-22 2022-10-07 삼성전자주식회사 전자 부품 패키지 및 그 제조방법
US9704790B1 (en) 2016-03-14 2017-07-11 Micron Technology, Inc. Method of fabricating a wafer level package
KR102016491B1 (ko) * 2016-10-10 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102760715A (zh) * 2011-04-28 2012-10-31 欣兴电子股份有限公司 嵌埋电子组件的封装结构及其制法
CN103426846A (zh) * 2012-05-18 2013-12-04 台湾积体电路制造股份有限公司 晶圆级封装机构
CN105393351A (zh) * 2013-08-21 2016-03-09 英特尔公司 用于无凸起内建层(bbul)的无凸起管芯封装接口
KR20170071826A (ko) * 2015-12-16 2017-06-26 삼성전기주식회사 전자 부품 패키지 및 그 제조방법

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