CN111293111A - 天线模块 - Google Patents

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李用军
金镇洙
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Samsung Electronics Co Ltd
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Samsung Electronics Co Ltd
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Abstract

本发明提供一种天线模块，所述天线模块包括：天线基板，具有设置为彼此相对的第一表面和第二表面，并且包括基板布线层，所述基板布线层具有位于第一区域中的第一天线图案、设置在与一侧相邻的第二区域中的第二天线图案以及分别连接到所述第一天线图案和所述第二天线图案的第一馈电图案和第二馈电图案；以及半导体封装件，包括：连接结构，设置在所述第二表面的除了与所述天线基板的所述第二区域重叠的区域上并且包括电连接到所述基板布线层的重新分布层；以及至少一个半导体芯片，具有连接到所述重新分布层的连接焊盘。在所述多个重新分布层中的每个中与所述第二馈电图案重叠的区域被设置为开口区域。

Description

天线模块
本申请要求于2018年12月6日在韩国知识产权局提交的第10-2018-0155754号韩国专利申请的优先权的权益，该韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种其中半导体封装件和天线基板彼此结合的天线模块。
背景技术
近来，随着电子装置的高性能的趋势，安装在诸如智能电话的移动装置上的各种组件的使用频率和带宽已经增加。
特别地，在毫米波/5G天线模块的情况下，有必要显著减少小型化的天线模块中的组件之间的相互干扰。例如，在天线与包括半导体芯片(例如，RF-IC芯片)的封装件集成的模块中，需要用于显著减小由诸如封装件的其他组件引起的对天线的辐射图案的影响的方法。
发明内容
本公开的一方面可提供一种用于降低对天线的辐射图案的影响的天线模块。
根据本公开的一方面，一种天线模块可包括：天线基板，具有设置为彼此相对的第一表面和第二表面，并且包括基板布线层，所述基板布线层具有位于所述基板布线层中的第一区域中的第一天线图案、设置在所述基板布线层的与所述天线基板的所述第二表面的一侧相邻的第二区域中的第二天线图案以及分别连接到所述第一天线图案和所述第二天线图案的第一馈电图案和第二馈电图案；以及半导体封装件，包括连接结构以及至少一个半导体芯片，所述连接结构设置在所述第二表面的除了与所述天线基板的所述第二区域重叠的区域上，并且具有多个绝缘层和设置在所述多个绝缘层上并电连接到所述基板布线层的重新分布层，所述至少一个半导体芯片具有连接到所述重新分布层的连接焊盘。在所述重新分布层中的每个中与所述第二馈电图案重叠的区域被设置为开口区域。
根据本公开的另一方面，一种天线模块可包括：天线基板，具有设置为彼此相对的第一表面和第二表面，并且包括基板布线层，所述基板布线层具有设置在与所述第二表面的至少一侧相邻的区域中的天线图案和馈电图案；以及半导体封装件，包括：连接结构，设置在所述天线基板的所述第二表面的区域上以便不与所述天线图案重叠并且具有电连接到所述基板布线层的重新分布层，以及至少一个半导体芯片和无源组件，具有连接到所述重新分布层的连接焊盘。仅绝缘材料可设置在所述连接结构中的与所述馈电图案重叠的区域中。
附图说明
通过以下结合附图进行的详细描述，本公开的以上和其它方面、特征和其它优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在最终被安装在电子装置的主板上的中介基板上的示意性截面图；
图6是示出扇入型半导体封装件嵌入在最终被安装在电子装置的主板上的中介基板中的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图；
图9是示出根据本公开中的示例性实施例的天线模块的示意性截面图；
图10是沿图9的线I-I'截取的天线模块的平面图；
图11是沿图10的线Ⅱ-Ⅱ'截取的天线模块的截面图；
图12A和12B是示出与图10的区域“A”对应的天线基板区域的具体高度(第二天线图案和接地图案)的局部平面图；
图13是示出与图10的区域“A”对应的半导体封装件区域的具体高度(重新分布层)的局部平面图；
图14是示出应用于图9的天线模块的天线基板的另一示例的示意性透视图；
图15A至图15F是用于描述根据本公开中的示例性实施例的制造天线模块的方法的主要工艺的截面图；以及
图16和17是示出根据本公开中的各种示例性实施例的天线模块的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为清楚起见，组件的形状、尺寸等可被夸大或缩小。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可在其中容纳主板1010。主板1010可包括物理连接或者电连接到主板1010的芯片相关组件1020、网络相关组件1030、其它组件1040等。这些组件可通过各种信号线1090连接到以下将描述的其它组件。
芯片相关组件1020可包括以下芯片等：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图形处理单元(GPU))、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如模拟数字转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，并且还可包括其它类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括实现诸如以下的协议的组件：无线保真(Wi-Fi)(电气电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(Ev-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议和5G协议以及在上述协议之后指定的任意其它无线协议和有线协议。然而，网络相关组件1030不限于此，并且可包括实现各种其它无线标准或协议或者有线标准或协议的组件。此外，网络相关组件1030可与上述芯片相关组件1020一起彼此组合。
其它组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其它组件1040不限于此，并且还可包括用于各种其它目的的无源组件等。此外，其它组件1040可与上述芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其它组件。这些其它组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频编解码器(未示出)、视频编解码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储器单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其它组件不限于此，并且还可根据电子装置1000的类型等而包括用于各种目的的其它组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数码摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而可以是处理数据的任意其它电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种目的。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或者电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其它组件(诸如，相机模块1130)可容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，并且半导体封装件100可以是例如芯片相关组件中的应用处理器，但不限于此。电子装置不必然地局限于智能电话1100，而可以是如上所述的其它电子装置。
半导体封装件
通常，半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能无法用作半导体成品产品，并且可能会由于外部的物理冲击或者化学冲击而损坏。因此，半导体芯片本身可能不会被使用，而是可被封装并且在封装件的状态下在电子装置等中使用。
就电连接而言，通常使用半导体封装件的原因是半导体芯片和电子装置的主板之间的电路宽度一般存在差异。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常细小，而在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，并且因此使用用于缓解半导体和主板之间的电路宽度的差异的封装技术是有利的。
通过封装技术制造的半导体封装件可根据其结构和目的而分为扇入型半导体封装件和扇出型半导体封装件。
在下文中，将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的示意性截面图。并且图4是示出说明扇入型半导体封装件的封装工艺的一系列示意性截面图。
参照附图，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及诸如氧化物膜、氮化物膜等的钝化层2223，形成在主体2221的一个表面上并且覆盖连接焊盘2222的至少一部分。在这种情况下，由于连接焊盘2222非常小，因此可能会难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，为使连接焊盘2222重新分布，根据半导体芯片2220的尺寸，在半导体芯片2220上形成连接构件2240。连接构件2240可通过如下步骤形成：使用诸如感光介电(PID)树脂的绝缘材料在半导体芯片2220上形成绝缘层2241，形成敞开到连接焊盘2222的通路孔2243h，并且然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，并且可形成开口2251以具有由此延伸的凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片的内部的封装件形式，可具有优异的电特性，并且可以以低成本生产。因此，安装在智能电话中的许多元件已经以扇入型半导体封装件形式来制造。详细地，安装在智能电话中的许多元件已经被开发为在具有紧凑的尺寸的同时实现快速的信号传输。
然而，在扇入型半导体封装件中，由于所有的I/O端子一般需要设置在扇入型半导体封装件的内部，因此扇入型半导体封装件具有很大的空间局限性。因此，可能难以将此结构应用于具有大量的I/O端子的半导体芯片或者具有小尺寸的半导体芯片。此外，由于上述问题，可能无法在电子装置的主板上直接安装和使用扇入型半导体封装件。原因是，即使半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺被增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在最终安装在电子装置的主板上的中介基板上的示意性截面图，并且图6是示出扇入型半导体封装件嵌入最终安装在电子装置的主板上的中介基板中的示意性截面图。
参照附图，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301再次重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外表面可利用包封剂2290等覆盖。可选地，扇入型半导体封装件2200可嵌入在单独的中介基板2302中，在扇入型半导体封装件2200嵌入在中介基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302再次重新分布，并且扇入型半导体封装件2200可最终安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板(例如，2500)上直接安装和使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板(例如，2301或2302)上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌入在中介基板中的状态下在电子装置的主板上安装和使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，半导体芯片2120的外表面可通过包封剂2130保护，并且半导体芯片2120的连接焊盘2122可通过连接构件2140重新分布到半导体芯片2120的外部。在这种情况下，可在连接构件2140上进一步形成钝化层2150，并且可在钝化层2150的开口中进一步形成凸块下金属层2160。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，使连接焊盘2122和重新分布层2142彼此电连接。
在本制造工艺中，可在包封剂2130形成在半导体芯片2120的外侧之后形成连接构件2140。在这种情况下，执行形成连接构件2140的工艺以形成过孔，所述过孔将重新分布层2142和半导体芯片2120的连接焊盘2122彼此连接，因此，过孔2143可具有朝向半导体芯片2120减小的宽度(参见放大区域)。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片2120上的连接构件2140重新分布并且设置在半导体芯片2120的外部的形式。如上所述，在扇入型半导体封装件中，半导体芯片的所有的I/O端子一般需要设置在半导体芯片的内部(例如，封装件上的半导体芯片的占位(footprint)内)。因此，当半导体芯片的尺寸减小时，球的尺寸和节距一般需要减小，使得在扇入型半导体封装件中可能无法使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片2120的I/O端子通过形成在半导体芯片上的连接构件2140重新分布并且设置在半导体芯片2120的外部(例如，半导体芯片的占位(footprint)的外部)的形式。因此，如下所述，即使在半导体芯片2120的尺寸减小的情况下，在扇出型半导体封装件中仍可按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上。
图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图。
参照图8，可通过焊球2170等将扇出型半导体封装件2100安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并且能够使连接焊盘2122重新分布到半导体芯片2120的面积/占位(footprint)之外的扇出区域，使得可在扇出型半导体封装件2100中按照原样使用标准化的球布局。从而，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可以以比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化和纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适合于移动产品。因此，扇出型半导体封装件可按照比使用印刷电路板(PCB)的普通的层叠封装件(POP)类型的形式紧凑的形式实现，并且可解决由于翘曲现象的发生而引起的问题。
此外，扇出型半导体封装件指的是如上所述的用于将半导体芯片安装在电子装置的主板等上并且保护半导体芯片免受外部冲击的影响的封装技术。扇出型半导体封装件是与印刷电路板(PCB)(诸如具有与扇出型半导体封装件的规格、用途等不同的规格、用途等并且其中嵌入有扇入型半导体封装件的中介基板等)的概念不同的概念。
在下文中，将参照附图详细描述本公开中的各种示例性实施例。
图9是示出根据本公开中的示例性实施例的天线模块的示意性截面图，图10是沿图9的线I-I'截取的天线模块的平面图，并且图11是沿图10的线Ⅱ-Ⅱ'截取的天线模块的截面图。
首先，参照图9和图10，根据本示例性实施例的天线模块500A可包括天线基板100和设置在天线基板100的下表面上并且电连接到天线基板100的半导体封装件200。
在本示例性实施例中采用的半导体封装件200可包括：框架210，具有第一通孔210H1、第二通孔210H2和第三通孔210H3并且具有布线结构212a、212b和213；连接结构240，设置在框架210的上表面上并且具有连接到布线结构212a、212b和213的重新分布层242；多个无源组件225，设置在框架210的第一通孔210H1中；第一半导体芯片221和第二半导体芯片222，分别设置在框架210的第二通孔210H2和第三通孔210H3中；以及包封剂230，包封框架210、第一半导体芯片221和第二半导体芯片222以及无源组件225的至少一部分。第一半导体芯片221和第二半导体芯片222的连接焊盘221P和222P以及多个无源组件225可各自连接到重新分布层242。例如，第一半导体芯片221和第二半导体芯片222可分别包括射频集成电路(RFIC)和电源管理集成电路(PMIC)，并且多个无源组件225可包括电容器和/或电感器。
此外，半导体封装件200可包括设置在框架210的下表面上的背侧布线结构290、设置在连接结构240上的钝化层250以及设置在钝化层250的开口上的电连接金属270。
在本示例性实施例中采用的天线基板100可实现为毫米波/5G天线。如图9中示出的，天线基板100可包括：基板绝缘层111；基板布线层112，包括第一天线图案112A1和第二天线图案112A2(图11中所示)和接地图案112G(图11中所示)；连接过孔113；以及基板钝化层122和124。
第一天线图案112A1和第二天线图案112A2可以是具有不同特性和功能的天线元件。例如，第一天线图案112A1和第二天线图案112A2可分别是贴片天线和偶极天线。此外，第一天线图案112A1和第二天线图案112A2可根据各自的特性设置在适当的位置。具体而言，如图11中所示，第一天线图案112A1可设置在与天线基板100的上表面相邻的区域中，并且第二天线图案112A2可设置在与天线基板100的下表面的一侧相邻的区域中。此外，第一天线图案112A1和第二天线图案112A2可分别连接到第一馈电图案(未示出)和第二馈电图案112F，以提供从半导体封装件200供应的电力。
通常，在天线模块500A中，由于天线基板100和半导体封装件200彼此结合以彼此相邻，因此可能需要考虑半导体封装件200对天线图案112A1和112A2的辐射特性的影响的设计。
在本示例性实施例中，由于第一天线图案112A1朝向天线基板100的背对半导体封装件200的上表面辐射，因此半导体封装件200对第一天线图案112A1的影响可相对小，但由于第二天线图案112A2位于与天线基板110的下表面的一侧相邻的区域中，因此第二天线图案112A2可具有容易受到由半导体封装件200引起的负面影响的结构。
因此，如图10和图11中示出的，半导体封装件200可设置在天线基板100的除了天线基板100的一侧区域之外的下表面上，以便不与天线基板100的一侧区域重叠。例如，半导体封装件200可具有宽度W2，宽度W2比天线基板100的宽度W1小一侧区域的宽度d。如上所述，半导体封装件200可被设计为相对小，以便不影响第二天线图案112A2的辐射特性和增益因数。
用于向第二天线图案112A2供电的第二馈电图案112F以及第二天线图案112A2也可能受到半导体封装件200，特别是连接结构240的重新分布层242的影响。然而，还需要考虑第二馈电图案112F的设计，但由于当半导体封装件200的尺寸进一步减小时半导体封装件200的空间变窄，这对半导体封装件200的设计自由度有很大的限制。例如，由于第一通孔210H1、第二通孔210H2和第三通孔210H3的空间变窄，因此可能难以设置第一半导体芯片221和第二半导体芯片222和/或无源组件225。
在本示例性实施例中，通过不在连接结构240中的与第二馈电图案112F重叠的区域中形成重新分布层242而不是进一步减小半导体封装件200的尺寸，可进一步减小对辐射特性等的影响。
具体地，将参照图12A、图12B和图13描述在本示例性实施例中采用的重新分布层的设计方法。图12A和12B示出天线基板100的对应于图10的区域“A”的一侧区域的第二天线图案高度和接地图案高度的布局，并且图13示出了半导体封装件200的对应于图10的区域“A”的区域的重新分布层高度。
参照图12A，第二天线图案112A2可位于与天线基板100的一侧相邻的区域中，并且可连接到通过馈电过孔113F与另一基板布线层112连接的第二馈电图案112F。在与以上描述相对应的另一绝缘层111中，如图12B中所示，接地图案112G可设置在除了与第二馈电图案112F以及第二天线图案112A2位于的一侧区域重叠的区域之外的区域中。这样的接地图案112G可设置在第二天线图案112A2和半导体封装件200之间。
如图13中所示，重新分布层242可不形成在与连接结构240中的对应于区域“A”的第二馈电图案112F重叠的区域中。构成位于连接结构240的各个绝缘层241上的重新分布层242的导电图案可具有开口区域(Op)，在开口区域(Op)中，导电图案从与第二馈电图案112F重叠的区域被去除出并且对应于绝缘层241的部分被暴露。
当连接结构240包括多个绝缘层241时，每个重新分布层242可具有与第二馈电图案112F重叠的开口区域(Op)，多个绝缘层241分别从连接结构240的侧表面延伸并填充开口区域。此外，虽然仅提及重新分布层242，但是重新分布过孔243也可不设置在重叠区域中。
如上所述，通过在连接结构240中采用重新分布层242不形成在与第二馈电图案112F重叠的区域中的开口区域(Op)而不是进一步减小半导体封装件200的尺寸，可进一步减小对辐射特性等的影响并且可充分地保持半导体封装件200的设计自由度。
尽管示出了在本示例性实施例中采用的天线基板100包括不同辐射特性的第一天线图案112A1和第二天线图案112A2，并且第二天线图案112A2设置在与基板的下表面的一侧相邻的区域中，但天线基板100可具有各种其它布置。例如，第二天线图案112A2可进一步设置在与一侧区域相邻的其它侧区域中。
在图14中所示的天线基板100A中，多个第一天线图案112A1可设置在基板100A的上表面上作为贴片天线，并且多个第二天线图案112A2可沿着基板100A的两个相邻侧布置作为偶极天线，即，第二天线图案设置在彼此连接的两个或更多个侧区域中。在这种情况下，半导体封装件200可形成为在基板100A的两个相邻侧区域中不与偶极天线重叠的尺寸，并且重新分布层可被设计为具有开口区域，在开口区域中导电图案从与各个偶极天线相关的馈线重叠的区域中移除。
此外，本示例性实施例示出了包括多个天线图案的天线基板，但不限于此。即使在天线基板包括单个天线图案的情况下，半导体封装件200的重新分布层242也可在与天线图案重叠的区域中包括另外的开口区域(Op)，使得天线图案设置在与半导体封装件200相邻的区域中(例如，与天线基板的下表面相邻的侧区域)并且显著地减小了由半导体封装件的导体元件引起的影响。
近来，随着电子装置的高性能的趋势，安装在诸如智能电话的移动装置上的各种组件的使用频率和带宽已经增加。特别地，在毫米波(mm-Wave)和5G天线模块的情况下，在诸如使用高频的第一半导体芯片221和第二半导体芯片222的安装组件之间需要电磁干扰(EMI)结构。
金属层215可设置在第一通孔210H1、第二通孔210H2、和第三通孔210H3的侧壁上。金属层215可形成在第一通孔210H1、第二通孔210H2、和第三通孔210H3中的每个的内侧壁上，以围绕第一半导体芯片221和第二半导体芯片222以及无源组件225，并且可通过重新分布层242等连接到地，以增强抗电磁干扰效果并改善散热特性。
此外，作为背侧布线结构290的一部分的背侧金属层292S可设置在第一半导体芯片221和第二半导体芯片222的无效表面上，使得可提供形成在第一半导体芯片221和第二半导体芯片222的侧表面和下表面上的屏蔽结构。在这种情况下，连接到背侧金属层292S的背侧过孔293可以是线形状的线过孔。通过以与这样的背侧金属层292S一起而提供的沟槽的形式形成背侧过孔293，可进一步增强用于第一半导体芯片221和第二半导体芯片222的EMI。
在下文中，将更详细地描述根据本示例性实施例的半导体模块500A中包括的各个组件。
绝缘材料可用作基板绝缘层111的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、包括诸如无机填料的增强材料与热固性树脂和热塑性树脂一起的材料，例如，ABF(Ajinomoto build-up film)等。然而，基板绝缘层111的材料不受限制，也可使用感光电介质(PID)等。即使在基板绝缘层111的各个层的材料相同的情况下，它们之间的边界也可以是显而易见的。
如上所述，基板布线层112可包括实现毫米波/5G天线的第一天线图案112A1和第二天线图案112A2，并且还可包括接地图案112G、馈电图案112F等。接地图案112G可具有接地平面的形式。天线图案可被布置在相同高度的接地图案围绕，但不限于此。基板布线层112可包括其它信号图案、电源图案或电阻图案。基板布线层112的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料，但不限于此。
连接过孔113可将形成在不同层上的基板布线层112彼此电连接，从而在天线基板100中形成电路径。连接过孔113可包括电连接和/或信号连接到第一天线图案112A1和第二天线图案112A2的馈电过孔113F，并且可包括其它接地连接过孔等。连接过孔113可包括其它信号连接过孔、电源连接过孔等。接地连接过孔中的一些可围绕馈电过孔。连接过孔113中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。连接过孔113中的每个可利用导电材料完全填充，或者与附图中示出的不同，导电材料可沿着通路孔中的每个的壁形成。此外，连接过孔113中的每个可具有所有已知的诸如圆柱形状、沙漏形状、锥形形状等的竖直截面形状。
根据示例性实施例，天线基板100可包括芯层，并且基板绝缘层111可相对于芯层构建在两侧上。在这种情况下，绝缘材料可用作芯层的材料。绝缘材料可以是诸如环氧树脂的热固性树脂、诸如聚酰亚胺的热塑性树脂、包括诸如玻璃纤维(玻璃布或玻璃织物)的增强材料和/或无机填料与热固性树脂和热塑性树脂一起的材料，例如，半固化片。然而，芯层的材料不限于树脂材料。例如，芯层的材料可以是玻璃板和陶瓷板。
基板钝化层122和124可分别设置在天线基板100的上表面和下表面上，以保护天线基板100内的组件。基板钝化层122和124还可包括绝缘材料，例如，ABF，但不限于此。
由于框架210包括绝缘层211和布线结构212a、212b和213，所以可减少连接结构240的层数。此外，框架210可根据特定材料改善半导体封装件200A的刚性，并且用于确保包封剂230的厚度的均匀性。框架210可具有一个或多个通孔210H1、210H2和210H3。第一通孔210H1、第二通孔210H2和第三通孔210H3可设置为彼此分开。如图10中所示，第一半导体芯片221和第二半导体芯片222以及无源组件225可设置为与第一通孔210H1、第二通孔210H2和第三通孔210H3的壁分开预定距离，并且可被第一通孔210H1、第二通孔210H2和第三通孔210H3的壁包围，但不限于此。
在本示例性实施例中，第一通孔210H1可在第二通孔210H2和第三通孔210H3之前形成。具体地，第一通孔210H1可形成在框架高度(参见图15A)处，并且第一通孔210H1可首先与无源组件225一起安装，并且可利用第一包封剂230a包封(参见图15B和图15C)。另一方面，第二通孔210H2和第三通孔210H3可在应用第一包封剂230a之后形成，并且第二通孔210H2可与第一半导体芯片221一起设置，第三通孔210H3可与第二半导体芯片222一起设置，并且可利用第二包封剂230b包封。
框架210的布线结构可包括设置在绝缘层211的相对表面上的第一布线图案212a和第二布线图案212b以及贯穿绝缘层211并将第一布线图案212a和第二布线图案212b彼此连接的布线过孔213。第二布线图案212b可连接到重新分布层242。
第一布线图案212a和第二布线图案212b可用于使第一半导体芯片221和第二半导体芯片222的连接焊盘221P和222P重新分布。此外，第一布线图案212a和第二布线图案212b可用作将其它上组件和下组件与布线过孔213一起彼此电连接的竖直连接装置。例如，第一布线图案212a和第二布线图案212b以及布线过孔可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。
绝缘材料可用作绝缘层211的材料。在这种情况下，绝缘材料可以是诸如环氧树脂的热固性树脂，诸如聚酰亚胺的热塑性树脂，其中热固性树脂和热塑性树脂浸渍在诸如无机填料和/或玻璃纤维(玻璃布或玻璃织物)的芯材料中的绝缘材料，例如，半固化片、ABF(Ajinomoto Build-up Film)、FR-4、双马来酰亚胺三嗪(BT)等，但不限于此。例如，可应用玻璃或陶瓷基绝缘材料作为绝缘层211的材料，以获得所需的材料性能。
此外，框架210可包括设置在通孔210H1、210H2和210H3的内侧壁上的金属层215，并且金属层215可连接到重新分布层242(例如，接地图案)。如上所述，金属层215可用作散热装置以及EMI屏蔽装置。
在本示例性实施例中，设置在第一通孔210H1中的金属层215可包括设置在框架210的内侧壁以及框架210的与框架210的内侧壁相邻的上表面和下表面上的第一金属层215a。设置在第二通孔210H2和第三通孔210H3中的金属层215可包括设置在与框架210的内侧壁相邻的上表面或下表面上的第一金属层215a，以及设置在第一包封剂230a的与沿着第一包封剂230a和框架210形成的内侧壁相邻的上表面上的第二金属层215b。第二金属层215b可在第二通孔210H2和第三通孔210H3的内侧壁处连接到第一金属层215a。例如，金属层215可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。金属层215可通过已知的镀覆工艺形成，并且可包括种子层和导体层。金属层215也可用作地。在这种情况下，金属层215可电连接到连接结构240的重新分布层242的接地图案。
半导体芯片221和222可包括执行不同功能的第一半导体芯片221和第二半导体芯片222。在本示例性实施例中，第一半导体芯片221可以是电源管理集成芯片(PMIC)，并且第二半导体芯片222可以是射频集成电路(RFIC)，第一半导体芯片221和第二半导体芯片222可彼此电连接。第一半导体芯片221可安装在第二通孔210H2中，并且第二半导体芯片222可安装在设置为与第二通孔210H2分开的第三通孔210H3中。
第一半导体芯片221和第二半导体芯片222可具有其上设置有连接焊盘221P和222P的有效表面，以及与有效表面相对的无效表面。可基于有效晶圆形成第一半导体芯片221和第二半导体芯片222。在这种情况下，基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。连接焊盘221P和222P可将第一半导体芯片221和第二半导体芯片222电连接到其它组件，并且诸如铝(Al)等的导电材料可用作连接焊盘221P和222P中的每个的材料，而没有特别限制。第一半导体芯片221和第二半导体芯片222可通过连接焊盘221P和222P、连接结构240等电连接到天线基板100和无源组件225。在示例性实施例中，安装在天线基板100中的第一半导体芯片221和第二半导体芯片222的数量和布置形式可进行各种改变。
无源组件225可设置在第一通孔210H1中。无源组件225可以是电容器、电感器等。无源组件225可通过连接结构240分别电连接到半导体芯片221和222。在示例性实施例中，安装在半导体封装件200中的无源组件225的数量和布置形式可进行各种改变。在其它示例性实施例中，无源组件225可分开地设置在两个或更多个通孔中，或者可与半导体芯片221和222一起设置在第二通孔210H2和第三通孔210H3中。
包封剂230可包括：第一包封剂230a，包封设置在第一通孔210H1中的无源组件225；以及第二包封剂230b，包封第一包封剂230a以及如上所述的分别设置在第二通孔210H2和第三通孔210H3中的第一半导体芯片221和第二半导体芯片222。第一包封剂230a和第二包封剂230b可分别填充第一通孔210H1以及第二通孔210H2和第三通孔210H3的至少一部分，并且可分别包封无源组件225以及第一半导体芯片221和第二半导体芯片222。第一包封剂230a和第二包封剂230b可具有各种包封形式。例如，第一包封剂230a可覆盖框架210以及无源组件225的一个表面。此外，第二包封剂230b可覆盖第一半导体芯片221和第二半导体芯片222中的每个的侧表面和无效表面，并且可覆盖位于框架210的一个表面上的第一包封剂230a的一部分。第一包封剂230a和第二包封剂230b中的每个的特定材料没有特别限制，但可以是诸如ABF等的绝缘材料。可选地，可使用感光包封剂(PIE)。第一包封剂230a和第二包封剂230b可使用相同的材料，并且如果需要，也可使用不同的绝缘材料。即使在第一包封剂230a和第二包封剂230b使用相同材料的情况下，由于固化时间点的不同，也可在视觉上观察到第一包封剂230a和第二包封剂230b之间的边界。
连接结构240可使第一半导体芯片221和第二半导体芯片222的连接焊盘221P和222P重新分布。具有各种功能的第一半导体芯片221和第二半导体芯片222的数十至数百个连接焊盘221P和222P可通过连接结构240重新分布。此外，连接结构240可将半导体芯片221和222的连接焊盘221P和222P电连接到无源组件225。此外，连接结构240可提供与天线基板100的电连接路径。连接结构240可包括绝缘层241、设置在绝缘层241上的重新分布层242，以及贯穿绝缘层241并且连接到重新分布层242的重新分布过孔243。连接结构240可由单层形成，或者可设计为具有比示出的层的数量更多层数(例如，两层)。
绝缘材料可用作连接结构240的绝缘层241的材料。在这种情况下，除了如上所述的绝缘材料之外，还可使用诸如PID树脂的光敏绝缘材料作为绝缘材料。重新分布层242可用于基本上使连接焊盘221P和222P重新分布。重新分布层242中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布层242可根据相应层的设计执行各种功能。例如，重新分布层242可包括接地(GND)图案、电源(PWR)图案、信号(S)图案等。这里，信号(S)图案可包括除接地(GND)图案、电源(PWR)图案等之外的诸如数据信号图案等的各种信号图案。此外，重新分布层242可包括过孔焊盘等。重新分布层242还可包括馈电图案。
重新分布过孔243可将形成在不同层上的重新分布层243、连接焊盘221P和222P、无源组件225等彼此电连接，从而在天线基板100和其它组件之间形成电路径。重新分布过孔243中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。重新分布过孔243中的每个可完全填充有导电材料，或者导电材料可沿着通路孔中的每个的壁形成。此外，重新分布过孔243中的每个可在与背侧过孔293中的每个的锥形形状的方向相反的方向上具有锥形形状。
具有使重新分布层242中的每个的至少一部分暴露的开口的钝化层250可设置在连接结构240中的每个的上表面上。钝化层250可保护连接结构240不受外部物理或化学损坏。钝化层250可包括绝缘树脂和无机填料，但可不包括玻璃纤维。例如，钝化层250可利用ABF形成，但不限于此，并且还可利用PID、阻焊剂等形成。电连接到暴露的重新分布层242的多个电连接金属270可设置在钝化层250的开口上。电连接金属270可被构造为将半导体封装件200物理连接和/或电连接到天线基板100。电连接金属270中的每个可利用低熔点金属形成，例如，锡(Sn)或含锡(Sn)合金，更具体地，焊料等。然而，这仅是示例，并且电连接金属270中的每个的材料不特别限于此。电连接金属270中的每个可以是焊盘、焊球、引脚等。电连接金属270可形成为多层或单层结构。当电连接金属270形成为多层结构时，电连接金属270可包括铜(Cu)柱和焊料。当电连接金属270形成为单层结构时，电连接金属270可包括锡-银焊料或铜(Cu)。然而，这仅是示例，并且电连接金属270中的每个的材料不限于此。电连接金属270的数量、间隔、布置形式等没有特别限制，而是可根据本领域技术人员的设计细节进行充分修改。
电连接金属270中的至少一个可设置在扇出区域中。扇出区域是除了设置半导体芯片221和222的区域之外的区域。扇出型封装件可具有比扇入型封装件的可靠性更高的可靠性，可实现多个I/O端子，并且可容易地执行3D互连。此外，与球栅阵列(BGA)封装件、栅格阵列(LGA)封装件等相比，扇出型封装件可制造为具有小的厚度，并且可具有价格竞争力。
包括背侧布线层292和背侧过孔293的背侧布线结构290可设置在包封剂230的下表面上。背侧布线层292可通过贯穿包封剂230的背侧过孔293连接到框架210的布线层212和金属层215。背侧布线层292和背侧过孔293中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。背侧布线层292可包括信号图案、信号过孔焊盘等。作为背侧布线层292的一部分的背侧金属层292S可覆盖半导体芯片221和222的无效表面，并且可通过背侧过孔293连接到框架210的布线层212，从而实现优异的散热效果和优异的电磁波屏蔽效果。背侧金属层292S还可连接到诸如框架210的布线层212a和布线层212b的布线层的接地图案和/或电源图案，并且可用作地。在一些示例性实施例中，使背侧布线层292中的一些暴露的开口可形成在背侧布线结构290中。在这种情况下，诸如电连接金属270的连接结构可设置在开口中，使得天线模块500A可安装在诸如板的外部装置上。背侧钝化层255可形成为覆盖包括背侧布线层292和背侧过孔293的背侧布线结构290。背侧钝化层255可包括与如上所述的钝化层250的材料相同或相似的材料。
图15A至15F是用于描述根据本公开中的示例性实施例的制造天线模块的方法的主要工艺的截面图。
参照图15A，可制备具有将框架210的上表面和下表面彼此连接的布线结构212a、212b和213的框架210，并且可在框架210中形成贯穿框架210的上表面和下表面的第一通孔210H1。
在本工艺中，可通过使用机械钻和/或激光钻形成第一通孔210H1。然而，形成第一通孔210H1的方法不限于此，并且也可根据绝缘层211的材料通过使用用于抛光的颗粒的喷砂法、使用等离子体的干蚀刻法等形成第一通孔210H1。第一通孔210H1可设置为其中安装无源组件而不是第一半导体芯片和第二半导体芯片的空间。
可在第一通孔210H1的内侧壁上形成第一金属层215a，并且可在框架210的上表面和下表面的一些区域上另外地形成第一金属层215a。第一金属层215a可通过镀覆工艺形成，并且可包括种子层和导体层。第一金属层215a可与框架210的第一布线图案212a和第二布线图案212b一起形成。第一金属层215a可连接到框架210的上表面和下表面上的布线结构。例如，第一金属层215a可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。
参照图15B，可将第一粘合剂膜280A附接到框架210的上表面，并且可将无源组件225设置在第一通孔210H1中并且可通过使用第一包封剂230a包封。
可使框架210固定的任意材料可用作第一粘合剂膜280A。可使用已知的胶带等作为这种材料的非限制性示例。已知的胶带的示例可包括通过热处理减弱粘附性的热处理可固化粘合剂胶带，通过紫外线照射减弱粘附性的紫外线固化粘合剂胶带等。例如，无源组件225可包括电容器和/或电感器。在本示例性实施例中，第一包封剂230a可将无源组件225包封在第一通孔210H1中并覆盖框架210的下表面。
参照图15C，可形成贯穿框架210的上表面和下表面的第二通孔210H2和第三通孔210H3。
可通过从框架210的上表面去除第一粘合剂膜280A来执行本工艺。可通过使用机械钻和/或激光钻来形成第二通孔210H2和第三通孔210H3。然而，形成第二通孔210H2和第三通孔210H3的方法不限于此，并且也可根据绝缘层211和第一包封剂230a的材料通过喷砂法、干蚀刻法等形成第二通孔210H2和第三通孔210H3。第二通孔210H2和第三通孔210H3可设置为用于第一半导体芯片和第二半导体芯片的安装空间。如果需要，可另外安装其它无源组件。
可在第二通孔210H2和第三通孔210H3中的每个的内侧壁上形成第二金属层215b，并且第二金属层215b可形成为部分地延伸到第一包封剂230a的上表面区域。可通过类似于第一金属层215a的镀覆工艺形成第二金属层215b。第二金属层215b可在第二通孔210H2和第三通孔210H3的内侧壁处连接到第一金属层215a。例如，第二金属层215b可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。
参照图15D，可将第二粘合剂膜280B附接到框架210的上表面，并且可将第一半导体芯片221和第二半导体芯片222分别设置在第二通孔210H2和第三通孔210H3中，并且可通过使用第二包封剂230b包封。
可使框架210固定的任意材料可用作类似于第一粘合剂膜280A的第二粘合剂膜280B，并且可使用已知的胶带等。第二包封剂230b可覆盖分别设置在第二通孔210H2和第三通孔210H3中的第一半导体芯片221和第二半导体芯片222，并且可形成在覆盖框架210的上表面的第一包封剂230a上。
参照图15E，在去除第二粘合剂膜280B之后，可在框架210、无源组件225以及第一半导体芯片221和第二半导体芯片222的有效表面上形成连接结构240。
可通过使用层压或涂覆法形成绝缘层241、在绝缘层241中形成通路孔以及通过电镀或无电镀形成第一重新分布层242和重新分布过孔243的方法形成连接结构240。当PID用作绝缘层241时，可使用光刻法以精细间距形成通路孔。这里，如图13中所示，在与第二馈电图案112F重叠的区域中不存在重新分布层242，使得可形成绝缘层241部分地暴露的开口区域(Op)。
参照图15F，可在包封剂230的下表面上形成包括背侧布线层292和背侧过孔293的背侧布线结构290，并且可形成覆盖连接构件240的钝化层250和覆盖背侧布线结构290的背侧钝化层255。此外，可在钝化层250中形成使重新分布层242的至少一部分暴露的开口，并且可在开口上形成电连接金属270。背侧过孔293可贯穿包封剂230并将背侧布线层292和布线层212彼此连接。可通过镀覆工艺形成背侧布线层292和背侧过孔293。可通过层叠钝化层250的前体然后固化前体的方法，涂覆钝化层250的材料然后固化所述材料的方法等形成钝化层250。背侧钝化层255可以以相同的方式形成，并且可与钝化层250同时形成，或者可通过单独的工艺形成。形成电连接金属270的方法没有特别限制。也就是说，电连接金属270可根据它们的结构或形式通过现有技术中已知的方法形成。电连接金属270可通过回流焊固定，并且电连接金属270中的一些可埋设在钝化层250中以增强固定力，并且电连接金属270的剩余部分可暴露在外部，从而可改善可靠性。单独的凸块下金属层可进一步设置在电连接金属270下方。可通过如上所述的工艺最终制造半导体封装件200。
图16和17是示出根据本公开中的各种示例性实施例的天线模块的示意性截面图。
参照图16，根据本示例性实施例的天线模块500B可被理解为除了框架110的布线结构的形式之外类似于图9至图13中所示的结构。除非明确地相反描述，否则可参照图9至图13中示出的天线模块500A的相同或相似组件的描述来理解根据本示例性实施例的组件。
在根据本示例性实施例的天线模块500B中，半导体封装件200A的框架210可包括与连接结构240接触的第一绝缘层211a、与连接结构240接触并且嵌入在第一绝缘层211a中的第一布线层212a、设置在第一绝缘层211a的与第一绝缘层211a的其中嵌入第一布线层212a的一个表面相对的另一个表面上的第二布线层212b、设置在第一绝缘层211a上并且覆盖第二布线层212b的第二绝缘层211b、设置在第二绝缘层211b上的第三布线层212c。由于框架210包括更多数量的布线层212a、212b和212c，因此可进一步简化连接结构240。
因此，可抑制根据在形成连接结构240的工艺中发生的缺陷的良率降低。另一方面，第一布线层212a、第二布线层212b和第三布线层212c可电连接到连接焊盘221P和222P。第一布线层212a和第二布线层212b以及第二布线层212b和第三布线层212c可分别通过贯穿第一绝缘层211a的第一过孔213a和贯穿第二绝缘层211b的第二过孔213b彼此电连接。
第一布线层212a可凹入第一绝缘层211a中。如上所述，当第一布线层212a凹入第一绝缘层211a中，使得第一绝缘层211a的下表面和第一布线层212a的下表面在它们之间具有台阶时，可防止包封剂230的材料渗出以污染第一布线层212a的现象。框架210的布线层212a、212b和212c中的每个的厚度可大于连接结构240的重新分布层242的厚度。
当形成用于第一过孔213a的孔时，第一布线层212a的焊盘中的一些可用作止动件，并且因此在工艺中有利的是，第一过孔213a中的每个具有其上表面的宽度小于下表面的宽度的锥形形状。在这种情况下，第一过孔213a可与第二布线层212b的焊盘图案一体化。此外，当形成用于第二过孔213b的孔时，第二布线层212b的焊盘中的一些可用作止动件，并且因此在工艺中有利的是，第二过孔213b中的每个具有其上表面的宽度小于下表面的宽度的锥形形状。在这种情况下，第二过孔213b可与第三布线层212c的焊盘图案一体化。
参照图17，根据本示例性实施例的天线模块500C可被理解为除了框架110的布线结构的形式之外类似于图9至图13中所示的结构。除非明确地相反描述，否则可参照图9至图13中示出的天线模块500A的相同或相似组件的描述来理解根据本示例性实施例的组件。
在根据本示例性实施例的天线模块500C中，半导体封装件200的框架210可包括第一绝缘层211a、设置在第一绝缘层211a的相对表面上的第一布线层212a和第二布线层212b、设置在第一绝缘层211a上并覆盖第一布线层212a的第二绝缘层211b、设置在第二绝缘层211b上的第三布线层212c、设置在第一绝缘层211a上并且覆盖第二布线层212b的第三绝缘层211c以及设置在第三绝缘层211c上的第四布线层212d。第一布线层212a、第二布线层212b、第三布线层212c和第四布线层212d可电连接到连接焊盘221P和222P。由于框架210可包括更多数量的布线层212a、212b、212c和212d，因此可进一步简化连接结构240。
因此，可抑制根据在形成连接结构240的工艺中发生的缺陷的良率降低。另一方面，第一布线层212a、第二布线层212b、第三布线层212c和第四布线层212d可通过分别贯穿第一绝缘层211a的第一过孔213a、第二绝缘层211b的第二过孔213b和第三绝缘层211c的第三过孔213c彼此电连接。
第一绝缘层211a的厚度可大于第二绝缘层211b和第三绝缘层211c中的每个的厚度。第一绝缘层211a可基本上相对厚以保持刚性，并且可引入第二绝缘层211b和第三绝缘层211c以形成更多数量的布线层212c和212d。第一绝缘层211a可包括与第二绝缘层211b和第三绝缘层211c的绝缘材料不同的绝缘材料。例如，第一绝缘层211a可以是例如包括芯材料、填料和绝缘树脂的半固化片，第二绝缘层211b和第三绝缘层211c可以是ABF或包括填料和绝缘树脂的PID膜。然而，第一绝缘层211a以及第二绝缘层211b和第三绝缘层211c的材料不限于此。类似地，贯穿第一绝缘层211a的第一过孔213a的直径可大于分别贯穿第二绝缘层211b的第二过孔213b的直径和贯穿第三绝缘层211c的第三过孔213c的直径。框架210的布线层212a、212b、212c和212d中的每个的厚度可大于连接结构240的重新分布层242中的每个的厚度。
在描述中将组件“连接”到另一组件的含义包括通过粘合剂层的间接连接以及两个组件之间的直接连接。此外，“电连接”表示包括物理连接和物理断开的概念。可理解，当元件被称为“第一”和“第二”时，元件不限于此。这些术语仅可用于将元件与其它元件区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离本公开的范围的情况下，第一元件可被称为第二元件，类似地，并且第二元件也可称为第一元件。
在此使用的术语“示例性实施例”并不是指相同的示例性实施例，并且被提供用于强调与另一示例性实施例的特定特征或特性不同的特定特征或特性。然而，在此提供的示例性实施例被认为能够通过整体或部分地彼此组合来实现。例如，在特定示例性实施例中描述的一个元件，除非在其中提供相反或矛盾的描述，否则即使未在另一示例性实施例中描述，也可被理解为与另一示例性实施例相关的描述。
在此使用的术语仅用于描述示例性实施例而不是限制本公开。在这种情况下，除非上下文另外解释，否则单数形式包括复数形式。
如上所述，根据本公开中的示例性实施例，可保持天线的辐射图案，并且可通过去除位于与天线图案相邻的区域中的导体来防止其增益劣化。另一方面，由于可在显著减小辐射图案的影响的同时充分确保半导体封装件的尺寸，因此可增加半导体封装件的设计自由度(特别地，元件布置的自由度)。
本公开的各种优点和效果不限于以上描述，并且可在本公开的示例性实施例的描述中更容易理解。
虽然以上已经示出和描述了示例性实施例，但是对于本领域技术人员来说显而易见的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可进行修改和变化。

Claims (18)

1.一种天线模块，包括：
天线基板，具有设置为彼此相对的第一表面和第二表面，并且包括基板布线层，所述基板布线层具有位于所述基板布线层中的第一区域中的第一天线图案、设置在所述基板布线层的与所述天线基板的所述第二表面的一侧相邻的第二区域中的第二天线图案以及分别连接到所述第一天线图案和所述第二天线图案的第一馈电图案和第二馈电图案；以及
半导体封装件，包括连接结构以及至少一个半导体芯片，所述连接结构设置在所述第二表面的除了与所述天线基板的所述第二区域重叠的区域上，并且具有多个绝缘层和设置在所述多个绝缘层上并电连接到所述基板布线层的重新分布层，所述至少一个半导体芯片具有连接到所述重新分布层的连接焊盘，
其中，在所述重新分布层中的每个中与所述第二馈电图案重叠的区域被设置为开口区域。
2.根据权利要求1所述的天线模块，其中，所述第一天线图案包括贴片天线，并且
所述第二天线图案包括偶极天线。
3.根据权利要求2所述的天线模块，其中，所述第一区域是与所述天线基板的所述第一表面相邻的区域。
4.根据权利要求1所述的天线模块，其中，所述多个绝缘层分别从连接结构的侧表面延伸并填充所述开口区域。
5.根据权利要求1所述的天线模块，其中，所述基板布线层具有位于所述天线基板的所述第二表面上并具有与所述第二天线图案和所述第二馈电图案重叠的开口区域的接地图案。
6.根据权利要求1所述的天线模块，其中，所述第二天线图案设置在彼此连接的两个或更多个侧区域中。
7.根据权利要求1所述的天线模块，其中，所述半导体封装件还包括：
框架，设置在所述连接结构的一个表面上并具有容纳所述至少一个半导体芯片的通孔，以及
包封剂，包封所述至少一个半导体芯片。
8.根据权利要求7所述的天线模块，其中，所述框架包括连接到所述重新分布层并且贯穿所述框架的绝缘层的布线结构。
9.根据权利要求7所述的天线模块，其中，所述半导体封装件还包括连接到所述连接结构的所述重新分布层的无源组件，并且
所述通孔至少包括第一通孔和第二通孔，所述无源组件容纳在所述第一通孔中，并且所述至少一个半导体芯片容纳在所述第二通孔中。
10.根据权利要求9所述的天线模块，其中，所述包封剂包括：
第一包封剂，包封位于所述第一通孔中的所述无源组件并设置在所述框架上；以及
第二包封剂，包封位于所述第二通孔中的所述至少一个半导体芯片并设置在所述第一包封剂上。
11.根据权利要求10所述的天线模块，所述天线模块还包括：
第一屏蔽层，设置在所述第一通孔的内侧壁上，并延伸到所述框架的相邻表面；以及
第二屏蔽层，设置在所述第二通孔的内侧壁上，并延伸到所述第一包封剂的相邻表面。
12.根据权利要求11所述的天线模块，所述天线模块还包括：第三屏蔽层，设置在所述第二包封剂上并覆盖所述第一通孔和所述第二通孔。
13.一种天线模块，包括：
天线基板，具有设置为彼此相对的第一表面和第二表面，并且包括基板布线层，所述基板布线层具有设置在与所述第二表面的至少一侧相邻的区域中的天线图案和馈电图案；以及
半导体封装件，包括连接结构以及至少一个半导体芯片，所述连接结构设置在所述天线基板的所述第二表面的区域上以便不与所述天线图案重叠并且具有电连接到所述基板布线层的重新分布层，所述至少一个半导体芯片具有连接到所述重新分布层的连接焊盘，
其中，仅绝缘材料设置在所述连接结构中的与所述馈电图案重叠的区域中。
14.根据权利要求13所述的天线模块，其中，所述半导体封装件还包括框架，所述框架设置在所述连接结构的一个表面上，具有多个通孔，并且具有连接到所述重新分布层并且贯穿所述框架的绝缘层的布线结构。
15.根据权利要求14所述的天线模块，其中，所述至少一个半导体芯片包括分别设置在所述多个通孔中的多个半导体芯片。
16.根据权利要求15所述的天线模块，其中，所述多个半导体芯片包括射频集成电路和电源管理集成电路。
17.根据权利要求13所述的天线模块，其中，所述基板布线层具有接地图案，所述接地图案具有与所述第二天线图案和所述第二馈电图案重叠的开口区域。
18.根据权利要求13所述的天线模块，其中，所述半导体封装件还包括连接到所述重新分布层的无源组件。
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