CN110718738B - 天线模块 - Google Patents

天线模块 Download PDF

Info

Publication number
CN110718738B
CN110718738B CN201910307218.4A CN201910307218A CN110718738B CN 110718738 B CN110718738 B CN 110718738B CN 201910307218 A CN201910307218 A CN 201910307218A CN 110718738 B CN110718738 B CN 110718738B
Authority
CN
China
Prior art keywords
recess
antenna
semiconductor chip
disposed
antenna module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201910307218.4A
Other languages
English (en)
Other versions
CN110718738A (zh
Inventor
林裁贤
金汉�
金哲奎
李尚锺
沈正虎
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Samsung Electro Mechanics Co Ltd
Original Assignee
Samsung Electro Mechanics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electro Mechanics Co Ltd filed Critical Samsung Electro Mechanics Co Ltd
Publication of CN110718738A publication Critical patent/CN110718738A/zh
Application granted granted Critical
Publication of CN110718738B publication Critical patent/CN110718738B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/24—Supports; Mounting means by structural association with other equipment or articles with receiving set
    • H01Q1/241—Supports; Mounting means by structural association with other equipment or articles with receiving set used in mobile communications, e.g. GSM
    • H01Q1/242—Supports; Mounting means by structural association with other equipment or articles with receiving set used in mobile communications, e.g. GSM specially adapted for hand-held use
    • H01Q1/243—Supports; Mounting means by structural association with other equipment or articles with receiving set used in mobile communications, e.g. GSM specially adapted for hand-held use with built-in antennas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/38—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith formed by a conductive layer on an insulating support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/065—Patch antenna array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q7/00—Loop antennas with a substantially uniform current distribution around the loop and having a directional radiation pattern in a plane perpendicular to the plane of the loop
    • H01Q7/06—Loop antennas with a substantially uniform current distribution around the loop and having a directional radiation pattern in a plane perpendicular to the plane of the loop with core of ferromagnetic material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q9/00—Electrically-short antennas having dimensions not more than twice the operating wavelength and consisting of conductive active radiating elements
    • H01Q9/04—Resonant antennas
    • H01Q9/0407—Substantially flat resonant element parallel to ground plane, e.g. patch antenna
    • H01Q9/0414—Substantially flat resonant element parallel to ground plane, e.g. patch antenna in a stacked or folded configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Networks & Wireless Communication (AREA)
  • Health & Medical Sciences (AREA)
  • Electromagnetism (AREA)
  • Toxicology (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

本公开提供一种天线模块，所述天线模块包括天线基板，所述天线基板包括芯层、设置在所述芯层的相对表面上的绝缘层以及包括天线图案的布线层。所述天线基板具有第一凹部和第二凹部。所述天线模块还包括：无源组件，设置在所述第一凹部中；半导体芯片，设置在所述第二凹部中并且具有有效表面；包封剂，包封所述半导体芯片的至少部分和所述无源组件的至少部分；以及连接部，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述半导体芯片的重新分布层。所述无源组件具有比所述半导体芯片的厚度大的厚度，并且所述第一凹部具有比所述第二凹部的深度大的深度。

Description

天线模块
本申请要求于2018年7月12日在韩国知识产权局提交的第10-2018-0081186号韩国专利申请的优先权的权益，所述韩国专利申请的公开内容通过引用被全部包含于此。
技术领域
本公开涉及一种包括天线基板和半导体芯片的天线模块。
背景技术
近来，根据电子装置的纤薄化的趋势，安装在诸如智能电话中的移动装置中的各种组件需要被小型化。因此，当在这样的移动装置中使用毫米波/5G天线模块时，为确保毫米波/5G天线模块在移动装置内的安装位置的自由度并显著地减少工艺的数量，在毫米波/5G天线模块的尺寸、厚度等方面存在许多限制。
发明内容
本公开的一方面提供了一种天线模块，所述天线模块通过具有显著减小的厚度(尽管包括半导体芯片和无源组件)并省略连接器而在安装在设备(set)中时具有自由度。
根据本公开的一方面，一种天线模块包括：天线基板，具有设置在其中的凹部；以及半导体芯片和无源组件，安装在所述凹部中。
根据本公开的一方面，一种天线模块包括：天线基板，包括芯层、设置在所述芯层的相对表面上的多个绝缘层以及包括天线图案的多个布线层。第一凹部和第二凹部从所述天线基板的下表面凹入。所述天线模块还包括：无源组件，设置在所述第一凹部中；半导体芯片，设置在所述第二凹部中，并且具有有效表面和与所述有效表面相对的无效表面，所述有效表面具有设置在其上的连接焊盘；包封剂，包封所述半导体芯片的至少部分和所述无源组件的至少部分；以及连接部，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述半导体芯片的所述连接焊盘的重新分布层。所述无源组件具有比所述半导体芯片的厚度大的厚度，并且所述第一凹部具有比所述第二凹部的深度大的深度。
根据本公开的一方面，一种天线模块包括：天线基板，包括天线图案并具有从所述天线基板的下表面凹入的第一凹部和第二凹部；半导体芯片，设置在所述天线基板的所述第一凹部中，并且具有有效表面和与所述有效表面相对的无效表面，所述有效表面上设置有连接焊盘；至少一个无源组件，设置在所述天线基板的所述第二凹部中；包封剂，包封所述半导体芯片的至少部分和所述无源组件的至少部分；以及阻挡层，设置在所述第一凹部的整个上表面和所述第二凹部的整个上表面的上方。
根据本公开的一方面，一种天线模块包括：天线基板，包括天线图案并具有第一凹部和第二凹部，从所述天线基板的下表面凹入的所述第一凹部和所述第二凹部具有不同的第一深度和第二深度；第一无源组件和第二无源组件，具有相应的不同高度，并且分别设置在所述天线基板的所述第一凹部和所述第二凹部中；包封剂，包封所述第一无源组件的至少部分和所述第二无源组件的至少部分；以及连接部，设置在所述天线基板的所述下表面上，并且包括电连接到所述第一无源组件的电端子和所述第二无源组件的电端子的重新分布层，其中，所述第一无源组件的面对所述连接部的表面和所述第二无源组件的面对所述连接部的表面与所述天线基板的面对所述连接部的下表面基本对齐。
附图说明
通过以下结合附图进行的详细描述，本公开的以上和其他方面、特征和优点将被更清楚地理解，在附图中：
图1是示出电子装置系统的示例的示意性框图；
图2是示出电子装置的示例的示意性透视图；
图3A和图3B是示出扇入型半导体封装件在封装之前和封装之后的示意性截面图；
图4是示出扇入型半导体封装件的封装工艺的示意性截面图；
图5是示出扇入型半导体封装件安装在中介基板上并最终安装在电子装置的主板上的示意性截面图；
图6是示出扇入型半导体封装件嵌在中介基板中并最终安装在电子装置的主板上的示意性截面图；
图7是示出扇出型半导体封装件的示意性截面图；
图8是示出扇出型半导体封装件安装在电子装置的主板上的示意性截面图；
图9是示出根据示例性实施例的天线模块的示意性截面图；
图10是示出根据另一示例性实施例的天线模块的示意性截面图；
图11是示出根据另一示例性实施例的天线模块的示意性截面图；
图12是示出根据另一示例性实施例的天线模块的示意性截面图；以及
图13是示出根据另一示例性实施例的天线模块的示意性截面图。
具体实施方式
在下文中，将参照附图描述本公开中的示例性实施例。在附图中，为了清楚起见，可夸大或缩小组件的形状、尺寸等。
这里，相对于附图中示出的截面的下侧、下部、下表面等用于表示朝向半导体封装件的安装表面的方向，而上侧、上部、上表面等用于表示与下侧/下部/下表面相反的方向。然而，这些方向是为了便于说明而定义的，并且权利要求不受如上所述定义的方向的具体限制。
在说明书中，组件与另一组件的“连接”的含义在概念上包括通过粘合剂层的间接连接以及两个组件之间的直接连接(例如，直接接触)。此外，“电连接”在概念上包括物理连接和物理断开。可理解的是，当利用诸如“第一”和“第二”的术语来提及元件时，所述元件不由此受限。术语可仅用于将一个元件与其他元件区分的目的，并且可不限制元件的顺序或重要性。在一些情况下，在不脱离在此所述的权利要求的范围的情况下，第一元件可称为第二元件。类似地，第二元件也可被称为第一元件。
在此使用的术语“示例性实施例”在整个公开中不表示相同的示例性实施例，而是被提供以强调与另一示例性实施例的特征或特性不同的特定特征或特性。然而，在此提供的示例性实施例被认为是能够通过彼此全部组合或部分地组合来实现。例如，除非在此提供相反或相矛盾的描述，否则在特定的示例性实施例中描述的一个元件，即使其未在另一示例性实施例中描述，也可理解为与另一示例性实施例相关的描述。
在此使用的术语仅用于描述示例性实施例而不是限制本公开。在这种情况下，除非在上下文中另有说明，否则单数形式也包括复数形式。
电子装置
图1是示出电子装置系统的示例的示意性框图。
参照图1，电子装置1000可将主板1010容纳在其中。主板1010可包括物理连接或电连接到主板1010的芯片相关组件1020、网络相关组件1030、其他组件1040等。这些组件可通过各种信号线1090连接到下面将描述的其他组件。
芯片相关组件1020可包括：存储器芯片，诸如易失性存储器(例如，动态随机存取存储器(DRAM))、非易失性存储器(例如，只读存储器(ROM))、闪存等；应用处理器芯片，诸如中央处理器(例如，中央处理单元(CPU))、图形处理器(例如，图像处理单元GPU)、数字信号处理器、密码处理器、微处理器、微控制器等；以及逻辑芯片，诸如，模数转换器(ADC)、专用集成电路(ASIC)等。然而，芯片相关组件1020不限于此，而是还可包括其他类型的芯片相关组件。此外，芯片相关组件1020可彼此组合。
网络相关组件1030可包括根据诸如以下协议操作的组件：无线保真(Wi-Fi)(电工电子工程师协会(IEEE)802.11族等)、全球微波接入互操作性(WiMAX)(IEEE 802.16族等)、IEEE 802.20、长期演进(LTE)、演进数据最优化(EV-DO)、高速分组接入+(HSPA+)、高速下行链路分组接入+(HSDPA+)、高速上行链路分组接入+(HSUPA+)、增强型数据GSM环境(EDGE)、全球移动通信系统(GSM)、全球定位系统(GPS)、通用分组无线业务(GPRS)、码分多址(CDMA)、时分多址(TDMA)、数字增强型无绳电信(DECT)、蓝牙、3G协议、4G协议、5G协议以及在上述协议之后指定的任何其他无线和有线协议。然而，网络相关组件1030不限于此，而是还可包括各种根据其他无线标准或协议或者有线标准或协议操作的组件。此外，网络相关组件1030可与上面描述的芯片相关组件1020一起彼此组合。
其他组件1040可包括高频电感器、铁氧体电感器、功率电感器、铁氧体磁珠、低温共烧陶瓷(LTCC)、电磁干扰(EMI)滤波器、多层陶瓷电容器(MLCC)等。然而，其他组件1040不限于此，而是还可包括用于各种其他用途的无源组件等。此外，其他组件1040可与上面描述的芯片相关组件1020或网络相关组件1030一起彼此组合。
根据电子装置1000的类型，电子装置1000可包括可物理连接或电连接到主板1010或者可不物理连接或电连接到主板1010的其他组件。这些其他组件可包括例如相机1050、天线1060、显示器1070、电池1080、音频解编码器(未示出)、视频解编码器(未示出)、功率放大器(未示出)、指南针(未示出)、加速度计(未示出)、陀螺仪(未示出)、扬声器(未示出)、大容量存储单元(例如，硬盘驱动器)(未示出)、光盘(CD)驱动器(未示出)、数字通用光盘(DVD)驱动器(未示出)等。然而，这些其他组件不限于此，而是还可包括根据电子装置1000的类型等用于各种用途的其他组件。
电子装置1000可以是智能电话、个人数字助理(PDA)、数字摄像机、数码相机、网络系统、计算机、监视器、平板PC、膝上型PC、上网本PC、电视机、视频游戏机、智能手表、汽车组件等。然而，电子装置1000不限于此，而是可以是处理数据的任何其他电子装置。
图2是示出电子装置的示例的示意性透视图。
参照图2，半导体封装件可在如上所述的各种电子装置1000中用于各种用途。例如，母板1110可容纳在智能电话1100的主体1101中，并且各种电子组件1120可物理连接或电连接到母板1110。此外，可物理连接或电连接到母板1110或者可不物理连接或电连接到母板1110的其他组件(诸如，相机模块1130)可被容纳在主体1101中。电子组件1120中的一些可以是芯片相关组件，并且半导体封装件100可以是例如芯片相关组件中的应用处理器，但不限于此。电子装置不必限于智能电话1100，而是可以是如上所述的其他电子装置。
半导体封装件
通常，在半导体芯片中集成了大量的微电子电路。然而，半导体芯片本身可能不能用作成品的半导体产品，并且可能由于外部物理冲击或化学冲击而损坏。因此，半导体芯片本身通常不被使用，而是被封装并以封装状态在电子装置等中使用。
使用半导体封装的原因在于：在电连接方面，半导体芯片与电子装置的主板之间的电路宽度通常存在差异。详细地，半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距非常精细，但在电子装置中使用的主板的组件安装焊盘的尺寸和主板的组件安装焊盘之间的间距显著地大于半导体芯片的连接焊盘的尺寸和半导体芯片的连接焊盘之间的间距。因此，可能难以将半导体芯片直接安装在主板上，因此使用封装技术以用于缓解半导体与主板之间的电路宽度的差异。
通过封装技术制造的半导体封装件可根据其结构和用途而被分为扇入型半导体封装件和扇出型半导体封装件。
在下文中将参照附图更详细地描述扇入型半导体封装件和扇出型半导体封装件。
扇入型半导体封装件
图3A和图3B是示出扇入型半导体封装件在被封装之前和封装之后的状态的示意性截面图。
图4是示出扇入型半导体封装件的封装工艺的示意性截面图。
参照图3A、图3B和图4，半导体芯片2220可以是例如处于裸态的集成电路(IC)，并且包括：主体2221，包括硅(Si)、锗(Ge)、砷化镓(GaAs)等；连接焊盘2222，形成在主体2221的一个表面上，并且包括诸如铝(Al)等的导电材料；以及钝化层2223(诸如，氧化物膜、氮化物膜等)，形成在主体2221的一个表面上，并且覆盖连接焊盘2222的至少部分。在这种情况下，由于连接焊盘2222可能非常小，因此可能难以将集成电路(IC)安装在中等尺寸等级的印刷电路板(PCB)以及电子装置的主板等上。
因此，根据半导体芯片2220的尺寸，可在半导体芯片2220上形成连接构件2240，以使连接焊盘2222重新分布。连接构件2240可通过以下方法形成：使用诸如感光介电(PID)材料的绝缘材料在半导体芯片2220上形成绝缘层2241，形成使连接焊盘2222敞开的通路孔2243h，然后形成布线图案2242和过孔2243。然后，可形成保护连接构件2240的钝化层2250，可形成开口2251，并且可形成凸块下金属层2260等。也就是说，可通过一系列工艺制造包括例如半导体芯片2220、连接构件2240、钝化层2250和凸块下金属层2260的扇入型半导体封装件2200。
如上所述，扇入型半导体封装件可具有半导体芯片的所有的连接焊盘(例如，输入/输出(I/O)端子)设置在半导体芯片内部的封装形式，并且可具有优异的电特性并可以以低成本生产。因此，安装在智能电话中的许多元件已经以扇入型半导体封装件的形式制造。详细地，安装在智能电话中的许多元件已被开发为在具有紧凑的尺寸的同时实现快速信号传输。
然而，在扇入型半导体封装件中，由于需要将所有I/O端子设置在半导体芯片内部，因此扇入型半导体封装件具有显著的空间局限性。因此，难以将该结构应用于具有大量的I/O端子的半导体芯片或具有小尺寸的半导体芯片。此外，由于上述缺点，扇入型半导体封装件可能无法在电子装置的主板上直接安装并使用。原因在于：即使在半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距通过重新分布工艺而增大的情况下，半导体芯片的I/O端子的尺寸和半导体芯片的I/O端子之间的间距可能仍不足以将扇入型半导体封装件直接安装在电子装置的主板上。
图5是示出扇入型半导体封装件安装在中介基板上并最终安装在电子装置的主板上的情况的示意性截面图。
图6是示出扇入型半导体封装件嵌在中介基板中并最终安装在电子装置的主板上的情况的示意性截面图。
参照图5和图6，在扇入型半导体封装件2200中，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2301而再次重新分布，并且在扇入型半导体封装件2200安装在中介基板2301上的状态下，扇入型半导体封装件2200可最终安装在电子装置的主板2500上。在这种情况下，焊球2270等可通过底部填充树脂2280等固定，并且半导体芯片2220的外侧可利用模制材料2290等覆盖。可选地，扇入型半导体封装件2200可被嵌在单独的中介基板2302中，在扇入型半导体封装件2200被嵌在中介基板2302中的状态下，半导体芯片2220的连接焊盘2222(即，I/O端子)可通过中介基板2302而再次重新分布，并且扇入型半导体封装件2200可最终被安装在电子装置的主板2500上。
如上所述，可能难以在电子装置的主板上直接安装并使用扇入型半导体封装件。因此，扇入型半导体封装件可安装在单独的中介基板上然后通过封装工艺安装在电子装置的主板上，或者可在扇入型半导体封装件嵌在中介基板中的状态下在电子装置的主板上安装并使用扇入型半导体封装件。
扇出型半导体封装件
图7是示出扇出型半导体封装件的示意性截面图。
参照图7，在扇出型半导体封装件2100中，例如，可通过包封剂2130保护半导体芯片2120的外侧，并且半导体芯片2120的连接焊盘2122可通过连接构件2140而重新分布到半导体芯片2120的外部。在这种情况下，钝化层2150可进一步形成在连接构件2140上，并且凸块下金属层2160可进一步形成在钝化层2150的开口中。焊球2170可进一步形成在凸块下金属层2160上。半导体芯片2120可以是包括主体2121、连接焊盘2122、钝化层(未示出)等的集成电路(IC)。连接构件2140可包括：绝缘层2141；重新分布层2142，形成在绝缘层2141上；以及过孔2143，将连接焊盘2122和重新分布层2142彼此电连接。
如上所述，扇出型半导体封装件可具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并设置在半导体芯片的外部的形式。如上所述，在扇入型半导体封装件中，需要将半导体芯片的所有I/O端子设置在半导体芯片内部。因此，当半导体芯片的尺寸减小时，需要减小球的尺寸和间距，使得可能无法在扇入型半导体封装件中使用标准化的球布局。另一方面，如上所述，扇出型半导体封装件具有半导体芯片的I/O端子通过形成在半导体芯片上的连接构件重新分布并设置在半导体芯片的外部的形式。因此，即使在半导体芯片的尺寸减小的情况下，仍可在扇出型半导体封装件中按照原样使用标准化的球布局，使得扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，如下所述。
图8是示出扇出型半导体封装件安装在电子装置的主板上的情况的示意性截面图。
参照图8，扇出型半导体封装件2100可通过焊球2170等安装在电子装置的主板2500上。也就是说，如上所述，扇出型半导体封装件2100包括连接构件2140，连接构件2140形成在半导体芯片2120上并能够将连接焊盘2122重新分布到半导体芯片2120的尺寸的外部的扇出区域，使得也可按照原样在扇出型半导体封装件2100中使用标准化的球布局。因此，扇出型半导体封装件2100可在不使用单独的中介基板等的情况下安装在电子装置的主板2500上。
如上所述，由于扇出型半导体封装件可在不使用单独的中介基板的情况下安装在电子装置的主板上，因此扇出型半导体封装件可按照比使用中介基板的扇入型半导体封装件的厚度小的厚度实现。因此，扇出型半导体封装件可被小型化并纤薄化。此外，扇出型半导体封装件具有优异的热特性和电特性，使得其特别适用于移动产品。因此，扇出型电子组件封装件可按照比使用印刷电路板(PCB)的普通层叠封装(POP)类型的形式紧凑的形式实现，并且可解决由于发生翘曲现象而导致的问题。
此外，扇出型半导体封装是指用于将半导体芯片安装在电子装置的主板等上(如上所述)并保护半导体芯片免受外部冲击的影响的封装技术，并且扇出型半导体封装是与诸如中介基板的印刷电路板(PCB)等(具有与扇出型半导体封装件的规格、用途等不同的规格、用途等，并且具有嵌入其中的扇入型半导体封装件)的概念不同的概念。
天线模块
图9是示出根据本公开中的示例性实施例的天线模块的示意性截面图。
参照图9，根据示例性实施例的天线模块500A可包括：天线基板100A；无源组件310、320和330，设置在天线基板100A的凹部110H1、110H2a和110H3中；半导体芯片221和222，分别设置在天线基板100A的第二凹部110H2a和110H2b中；包封剂130，包封无源组件310、320和330的至少部分以及半导体芯片221和222的至少部分；以及连接部400，设置在天线基板100A下方的半导体芯片221和222中的每个的有效表面上并且包括布线层412，布线层412电连接到半导体芯片221的连接焊盘221P和半导体芯片222的连接焊盘222P。
近来，根据电子装置的朝向日趋纤薄化的趋势，安装在诸如智能电话的移动装置中的各种组件的厚度被显著地限制。因此，当在移动装置中使用毫米波/5G天线模块时，为确保毫米波/5G天线模块在设备内的安装位置的自由度，在毫米波/5G天线模块的尺寸、厚度等方面可能存在许多限制。
此外，当天线模块以普通的系统级封装(SIP)型模块的方式实现时，各种半导体芯片和无源组件通过表面安装技术(SMT)安装在天线基板的底表面上。此外，为防止电磁干扰(EMI)，覆盖半导体芯片和无源组件的屏蔽罩附着到半导体芯片和无源组件。可选地，利用环氧塑封料(EMC)覆盖半导体芯片和无源组件，然后在EMC的外表面上形成金属层。在这种情况下，由于模块的总厚度由无源组件(具体地，诸如功率电感器(PI)的具有大的厚度的组件)确定，因此除非减小功率电感器的厚度或改变安装功率电感器的方法，否则在减小模块的总厚度方面存在限制。
另一方面，在根据示例性实施例的天线模块500A中，诸如半导体芯片221和222以及无源组件310、320和330的各种电子组件可安装在天线基板100A中的凹部110H1、110H2a、110H2b和110H3中。具体地，凹部110H1、110H2a、110H2b和110H3可被形成为具有不同的深度，使得无论半导体芯片221和222以及无源组件310、320和330的厚度如何都可保持天线模块500A的总厚度(例如，使天线模块500A的总厚度保持恒定)。具有第一厚度T1的第一无源组件310可安装在具有第一深度D1的第一凹部110H1中，具有比第一厚度T1小的第二厚度T2的第二无源组件320、第一半导体芯片221和第二半导体芯片222可安装在具有比第一深度D1小的第二深度D2的第二凹部110H2a和110H2b中。此外，具有比第二厚度T2小的第三厚度T3的第三无源组件330可安装在具有比第二深度D2小的第三深度D3的第三凹部110H3中。此外，第二凹部110H2a和110H2b的第二深度D2可大于第二厚度T2并且小于第一厚度T1。因此，即使在安装的电子组件(诸如，半导体芯片221和222以及无源组件310、320和330)的厚度是各种各样并且彼此不同的情况下，半导体芯片221和222以及无源组件310、320和330仍可被安装为使得它们的下表面基本上彼此共面。因此，可减小天线模块500A的总厚度。此外，电连接到半导体芯片221和222以及无源组件310、320和330的连接部400可设置在天线基板100A下方。半导体芯片221和222以及无源组件310、320和330可通过连接部400物理连接和/或电连接到设备中的其他组件，从而可省略设置在天线基板100A中的连接器。
在下文中，将更详细地描述包括在根据示例性实施例的天线模块500A中的各个组件。
天线基板100A(能够实现毫米波/5G天线的区域或结构)可包括具有天线图案和接地图案的布线层112。具体地，天线基板100A可包括：芯层110、绝缘层111、钝化层120、布线层112以及连接过孔层113a和113b。根据示例性实施例的天线基板100A可具有绝缘层111构建在芯层110的相对的表面上的形式。在这种情况下，布线层112可设置在芯层110和相应的绝缘层111上。布线层112可通过贯穿芯层110和相应的绝缘层111的连接过孔层113a和113b彼此电连接。
绝缘材料可被用作芯层110的材料。在这种情况下，绝缘材料可以是热固性树脂(诸如，环氧树脂)、热塑性树脂(诸如，聚酰亚胺树脂)、包括诸如玻璃纤维(或玻璃布或玻璃织物)和/或无机填料的增强材料以及热固性树脂或热塑性树脂的材料(例如，半固化片)。然而，芯层110的材料不限于树脂，并且可以是例如玻璃板或陶瓷板。
布线层112的天线图案和/或接地图案可设置在芯层110的上表面和下表面上。例如，天线图案可设置在芯层110的上表面上，接地图案可设置在芯层110的下表面上。在这种情况下，无论外部环境如何变化，都可在单个复合模块内稳定地确保天线和接地面之间的距离，从而可保持天线的辐射特性。此外，可通过恰当地调整芯层110的介电常数来使天线基板100A小型化，以显著地减小天线模块500A的尺寸，结果提高整个天线模块500A的空间效率。
绝缘材料可被用作绝缘层111中的每个的材料。在这种情况下，绝缘材料可以是热固性树脂(诸如，环氧树脂)、热塑性树脂(诸如，聚酰亚胺树脂)和包括增强材料(诸如，无机填料)以及热固性树脂或热塑性树脂的材料(例如，ABF(Ajinomoto build-up film))。然而，绝缘层中的每个的材料不限于此，而是还可以是感光介电(PID)树脂。即使绝缘层111的材料彼此相同，但绝缘层之间的边界仍可以是明显的。
布线层112可包括基本上实现毫米波/5G天线等的天线图案，并且还可包括接地图案、馈电图案等。根据天线图案的布置和形状，天线图案可以是偶极天线、贴片天线等。接地图案可具有接地面的形式。天线图案可由设置在相同的高度上的接地图案围绕，但不限于此。布线层112可包括信号图案、电力图案、电阻器图案等。具体地，布线层112的通过凹部110H1、110H2a、110H2b和110H3的整个上表面暴露的阻挡层112S可在诸如用于形成凹部110H1、110H2a、110H2b和110H3的喷沙工艺的工艺中用作阻挡层。布线层112中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料，但不限于此。
连接过孔层113a和113b可将形成在不同层上的布线层112彼此电连接，结果在天线基板100A中形成电路径。连接过孔层113a和113b可包括贯穿芯层110的第一连接过孔层113a和贯穿绝缘层111的第二连接过孔层113b。连接过孔层113a和113b可包括以电方式和/或信号方式连接到天线图案的馈电过孔，并且还可包括接地连接过孔等。连接过孔层113a和113b还可包括信号连接过孔、电力连接过孔等。接地连接过孔中的一些可围绕馈电过孔。连接过孔层113a和113b中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。连接过孔层113a和113b中的每个的连接过孔可利用导电材料完全填充，或者与附图中示出的不同，导电材料可沿着通路孔中的每个的壁形成。此外，连接过孔层中的每个可具有任何已知的竖直截面形状(诸如，圆柱形形状、沙漏形形状、锥形形状等)。
凹部110H1、110H2a、110H2b和110H3可通过使天线基板100A从天线基板100A的下表面凹入预定深度而形成。凹部110H1、110H2a、110H2b和110H3中的每个可具有盲腔(blindcavity)的形式。凹部110H1、110H2a、110H2b和110H3中的每个可具有倾斜的侧壁，但不限于此。凹部110H1、110H2a、110H2b和110H3可具有相同的深度或不同的深度。如附图中所示，第一凹部110H1、第二凹部110H2a和110H2b以及第三凹部110H3可分别具有不同的深度D1、D2和D3。凹部110H1、110H2a、110H2b和110H3可被设置为彼此连接或被设置为彼此间隔开，在其他示例性实施例中可对凹部110H1、110H2a、110H2b和110H3的数量和布置形式进行各种修改。第一凹部110H1可具有深度D1，在深度D1处第一凹部110H1延伸直至芯层110的上表面，第二凹部110H2a和110H2b可具有深度D2，在深度D2处第二凹部110H2a和110H2b延伸直至芯层110的下表面，第三凹部110H3可具有深度D3，在深度D3处第三凹部110H3延伸直至在芯层110下方的绝缘层111的一些。然而，根据其他示例性实施例，凹部110H1、110H2a、110H2b和110H3也可延伸直至在芯层110上方的绝缘层111的一些。
钝化层120可设置在天线基板100A的最上层上，以保护天线基板100A的内部组件。钝化层120也可包括例如ABF的绝缘材料，但不限于此。根据其他示例性实施例，钝化层120还可设置在天线基板100A的下表面上。
半导体芯片221和222可包括执行不同功能的第一半导体芯片221和第二半导体芯片222。在这种情况下，第一半导体芯片221可以是电源管理集成电路(PMIC)，第二半导体芯片222可以是射频集成电路(RFIC)，并且第一半导体芯片221和第二半导体芯片222可彼此电连接。第一半导体芯片221可安装在第二凹部110H2a中，并且第二半导体芯片222可安装在被设置为与第二凹部110H2a间隔开的另一第二凹部110H2b中。半导体芯片221和222的无效表面可通过任何已知的粘合构件250(诸如，芯片附着膜(DAF))附着到暴露于第二凹部110H2a和110H2b的上表面的阻挡层112S。
半导体芯片221和222的有效表面是指半导体芯片221和222的其上设置有连接焊盘221P和222P的表面，半导体芯片221和222的无效表面是指半导体芯片221和222的与有效表面相对的表面。半导体芯片221和222中的每个可基于有效晶圆形成。在这种情况下，半导体芯片中的每个的主体的基体材料可以是硅(Si)、锗(Ge)、砷化镓(GaAs)等。连接焊盘221P和222P可将半导体芯片221和222电连接到其他组件。连接焊盘221P和222P中的每个的材料可以是诸如铝(Al)等的导电材料。半导体芯片221和222可通过连接焊盘221P和222P以及连接部400电连接到天线基板100A以及无源组件310、320和330。在其他示例性实施例中，可对安装在天线基板100A中的半导体芯片221和222的数量和布置形式进行各种修改。
无源组件310、320和330中的每个可以是诸如电容器、电感器等的电子组件。作为非限制性示例，第一无源组件310可以是需要具有大的厚度以具有高电感的功率电感器(PI)。无源组件310、320和330可具有不同的厚度，并且可安装在不同的凹部110H1、110H2a和110H3中。第一无源组件310可安装在第一凹部110H1中，第二无源组件320可安装在第二凹部110H2a中，并且第三无源组件330可安装在第三凹部110H3中。无源组件310、320和330可通过任何已知的粘合构件250(诸如，DAF)附着到暴露于凹部110H1、110H2a和110H3的上表面的阻挡层112S。第一无源组件310的厚度T1可大于半导体芯片221和222中的每个的厚度T2。第二无源组件320的厚度T2可与半导体芯片221和222中的每个的厚度T2基本相同。第三无源组件330的厚度T3可小于半导体芯片221和222中的每个的厚度T2。无源组件310、320和330可通过连接部400电连接到半导体芯片221和222和/或其他无源组件310、320和330。在其他示例性实施例中，可对安装在天线基板100A中的无源组件310、320和330的数量和布置形式进行各种修改。
包封剂130可填充凹部110H1、110H2a、110H2b和110H3的至少部分，并且包封半导体芯片221和222以及无源组件310、320和330。包封剂130的包封形式没有具体限制，并且可以是包封剂130包围半导体芯片221和222的至少部分以及无源组件310、320和330的至少部分的形式。包封剂130可覆盖半导体芯片221和222的下表面的至少部分以及无源组件310、320和330的下表面的至少部分，并且填充凹部110H1、110H2a、110H2b和110H3的壁与半导体芯片221和222以及无源组件310、320和330的侧表面之间的空间的至少部分。
连接部400可设置在天线基板100A下方，并且使来自半导体芯片221和222的连接焊盘以及半导体芯片221和222之间的连接焊盘重新分布。连接部400可在天线基板100A、半导体芯片221和222、无源组件310、320和330以及设备中的其他组件之间提供物理连接路径和/或电连接路径。连接部400可以是刚柔性印刷电路板(RFPCB)或柔性PCB(FPCB)。连接部400可通过连接层420等附着到天线基板100A，并且连接层420可利用粘合构件(诸如，焊料粘合剂等)或绝缘材料形成。然而，根据其他示例性实施例，连接部400可通过焊球、凸块等连接到天线基板100A。连接部400可包括连接绝缘层411、连接布线层412和连接过孔413。连接部400可包括其数量多于附图中示出的数量或少于附图中示出的数量的绝缘层、布线层和过孔。
连接绝缘层411中的每个的材料可以是绝缘材料。在这种情况下，诸如PID树脂的感光绝缘材料也可用作绝缘材料。连接绝缘层411中的每个可以是包括绝缘树脂和无机填料的感光绝缘层。连接布线层412可用于使连接焊盘221P和222P基本上重新分布。连接布线层412中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。连接过孔413可将形成在不同的层上的连接布线层412、连接焊盘221P和222P、无源组件310、320和330等彼此电连接，结果在天线基板100A和其他组件之间形成电路径。连接过孔413中的每个的材料可以是诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的导电材料。连接过孔413中的每个可利用导电材料完全填充，或者导电材料可沿着通路孔的壁形成。此外，连接过孔413中的每个可具有现有技术中已知的任何形状(诸如，锥形形状、圆柱形形状等)。
图10是示出根据本公开中的另一示例性实施例的天线模块的示意性截面图。
参照图10，根据另一示例性实施例的天线模块500B还可包括设置在凹部110H1、110H2a、110H2b和110H3的内侧壁上的金属层150。金属层150可设置在天线基板100A的通过凹部110H1、110H2a、110H2b和110H3暴露的侧壁上。可引入金属层150以提高半导体芯片221和222以及无源组件310、320和330的EMI屏蔽效果和散热效果。金属层150可包括诸如铜(Cu)、铝(Al)、银(Ag)、锡(Sn)、金(Au)、镍(Ni)、铅(Pb)、钛(Ti)或它们的合金的金属。当金属层150利用导电材料形成时，金属层150可处于电浮置状态或者用作地。在这种情况下，金属层150可电连接到布线层112的地。其他构造与上述根据示例性实施例的天线模块500A中的其他构造重复，因此省略对其的详细描述。
图11是示出根据本公开中的另一示例性实施例的天线模块的示意性截面图。
参照图11，在根据另一示例性实施例的天线模块500C中，天线基板100A可包括第一芯层110a和第二芯层110b。第一芯层110a和第二芯层110b可被设置为在竖直方向上彼此间隔开，并且绝缘层111可介于第一芯层110a和第二芯层110b之间。第一连接过孔层113a可被设置为贯穿第一芯层110a和第二芯层110b两者，但不限于此。例如，第一凹部110H1可延伸直至第一芯层110a的下表面，第二凹部110H2a和110H2b可延伸直至第二芯层110b的上表面，并且第三凹部110H3可延伸直至第二芯层110b的下表面。其他构造与上述根据示例性实施例的天线模块500A中的其他构造重复，因此省略对其的详细描述。
图12是示出根据本公开中的另一示例性实施例的天线模块的示意性截面图。
参照图12，根据另一示例性实施例的天线模块500D可包括具有无源组件310、320和330的组件模块300。组件模块300可包括无源组件310、320和330以及包围无源组件310、320和330中的至少部分的包封层350。包封层350可包括绝缘材料。例如，热固性树脂(诸如，环氧树脂)、热塑性树脂(诸如，聚酰亚胺树脂)、具有增强材料(诸如，无机填料)浸在热固性树脂或热塑性树脂中的树脂(诸如，ABF、FR-4、双马来酰亚胺三嗪(BT)、PID树脂等)可用作绝缘材料。此外，可使用任何已知的模制材料(诸如，环氧塑封料(EMC)等)。无源组件310、320和330的包括电极部的至少部分可通过包封层350的下表面暴露。因此，无源组件310、320和330可连接到设置在其下方的连接部400。根据其他示例性实施例，还可在包封层350的表面上形成金属层，以屏蔽EMI。组件模块300可通过使具有不同厚度T4、T5和T6的无源组件310、320和330模块化为一个块的形式形成，从而可显著减少将要形成的凹部110H1a和110H1b的数量，结果简化工艺。
组件模块300可与第一半导体芯片221并排地安装在一个凹部110H1a中。此外，在其他示例性实施例中，可对安装在凹部110H1a和110H1b中的组件模块300的数量进行各种修改，并且多个组件模块可安装在一个凹部110H1a或110H1b中。图12中示出了两个凹部110H1a和110H1b具有相同的深度的情况，但凹部110H1a和110H1b不限于此。其他构造与上述根据示例性实施例的天线模块500A中的其他构造重复，因此省略对其的详细描述。
图13是示出根据本公开中的另一示例性实施例的天线模块的示意性截面图。
参照图13，根据另一示例性实施例的天线模块500E可包括具有无源组件320和330的组件模块300。组件模块300可包括包围无源组件320和330的至少部分的包封层350。上述根据另一示例性实施例的天线模块500D中描述的内容可应用于包封层350。组件模块300可通过使无源组件310、320和330中的一些无源组件320和330模块化为一个块的形式形成，从而可显著减少将要形成的凹部110H1、110H2a和110H2b的数量，结果简化工艺。例如，具有比半导体芯片221和222中的每个的厚度大的厚度的无源组件310可安装在第一凹部110H1中，并且具有比半导体芯片221和222中的每个的厚度小的厚度的无源组件320和330可以以块的形式制造以形成组件模块300，并且可与半导体芯片221和222一起安装在第二凹部110H2a和110H2b中。组件模块300可与第一半导体芯片221并排地安装在一个凹部110H2a中。其他构造与上述根据示例性实施例的天线模块500A中的其他构造重复，因此省略对其的详细描述。
如以上所阐述的，根据本公开中的示例性实施例，可提供一种天线模块，当该天线模块安装在设备中时，可通过减小该天线模块的总厚度确保其自由度。
虽然以上已经示出和描述了示例性实施例，但是对于本领域技术人员来说将显而易见的是，在不脱离由所附权利要求限定的本发明的范围的情况下，可进行修改和变形。

Claims (20)

1.一种天线模块，包括：
天线基板，包括芯层、多个绝缘层以及包括天线图案的多个布线层，所述芯层的相对表面上均设置有所述多个绝缘层和所述多个布线层，所述天线基板具有从所述天线基板的下表面凹入的第一凹部和第二凹部；
无源组件，设置在所述第一凹部中；
半导体芯片，设置在所述第二凹部中，并且具有有效表面和与所述有效表面相对的无效表面，所述有效表面上设置有连接焊盘；
包封剂，包封所述半导体芯片的至少部分和所述无源组件的至少部分；以及
连接部，设置在所述半导体芯片的所述有效表面上，并且包括电连接到所述半导体芯片的所述连接焊盘的重新分布层，
其中，所述无源组件具有比所述半导体芯片的厚度大的厚度，并且所述第一凹部具有比所述第二凹部的深度大的深度，以分别与所述无源组件和所述半导体芯片的厚度相对应。
2.根据权利要求1所述的天线模块，其中，所述布线层还包括设置在所述第一凹部的上表面和所述第二凹部的上表面上的阻挡层。
3.根据权利要求1所述的天线模块，其中，所述第一凹部贯穿所述芯层。
4.根据权利要求3所述的天线模块，其中，所述第二凹部延伸直至所述芯层的下表面。
5.根据权利要求1所述的天线模块，其中，所述第二凹部延伸直至所述绝缘层的位于所述芯层下方的一些绝缘层。
6.根据权利要求1所述的天线模块，其中，所述天线基板还具有第三凹部，所述第三凹部具有与所述第一凹部的深度和所述第二凹部的深度不同的深度，并且
所述天线模块还包括设置在所述第三凹部中的电子组件。
7.根据权利要求1所述的天线模块，其中，所述天线基板还包括设置在所述第一凹部的内侧壁和所述第二凹部的内侧壁上的金属层。
8.根据权利要求1所述的天线模块，其中，所述芯层包括第一芯层和第二芯层，所述第一芯层和所述第二芯层被设置为在与所述天线基板的所述下表面垂直的竖直方向上彼此间隔开。
9.根据权利要求8所述的天线模块，其中，所述第一凹部和所述第二凹部中的至少一个延伸直至所述第一芯层和所述第二芯层中的至少一个的下表面。
10.根据权利要求1所述的天线模块，所述天线模块还包括设置在所述第二凹部中的电子组件，所述电子组件与所述半导体芯片间隔开并与所述半导体芯片并排设置。
11.根据权利要求1所述的天线模块，其中，所述半导体芯片的下表面与所述无源组件的下表面共面。
12.根据权利要求1所述的天线模块，其中，所述天线基板还具有第三凹部，所述第三凹部具有与所述第一凹部的深度和所述第二凹部的深度不同的深度，并且
所述天线模块还包括设置在所述第三凹部中并包括具有不同厚度的电子组件的组件模块。
13.根据权利要求12所述的天线模块，其中，所述组件模块还包括包围所述电子组件的至少部分的包封层。
14.一种天线模块，包括：
天线基板，包括天线图案并具有从所述天线基板的下表面凹入的第一凹部和第二凹部；
半导体芯片，设置在所述天线基板的所述第一凹部中，并且具有有效表面和与所述有效表面相对的无效表面，所述有效表面上设置有连接焊盘；
至少一个无源组件，设置在所述天线基板的所述第二凹部中；
包封剂，包封所述半导体芯片的至少部分和所述无源组件的至少部分；以及
阻挡层，设置在所述第一凹部的整个上表面和所述第二凹部的整个上表面的上方，
所述第一凹部和所述第二凹部具有与所述半导体芯片和所述至少一个无源组件的厚度相对应的深度。
15.根据权利要求14所述的天线模块，所述天线模块还包括包围所述至少一个无源组件的至少部分的包封层，并且
所述至少一个无源组件通过所述包封层包封，并且以单个组件模块的形式设置在所述第二凹部中。
16.根据权利要求14所述的天线模块，其中，所述至少一个无源组件具有比所述半导体芯片的厚度大的厚度，并且所述至少一个无源组件的下表面与所述半导体芯片的下表面共面。
17.一种天线模块，包括：
天线基板，包括天线图案并具有第一凹部和第二凹部，从所述天线基板的下表面凹入的所述第一凹部和所述第二凹部具有不同的第一深度和第二深度；
第一无源组件和第二无源组件，具有相应的不同高度，并且分别设置在所述天线基板的所述第一凹部和所述第二凹部中；
包封剂，包封所述第一无源组件的至少部分和所述第二无源组件的至少部分；以及
连接部，设置在所述天线基板的所述下表面上，并且包括电连接到所述第一无源组件的电端子和所述第二无源组件的电端子的重新分布层，
其中，所述第一无源组件的面对所述连接部的表面和所述第二无源组件的面对所述连接部的表面与所述天线基板的面对所述连接部的下表面基本对齐，
其中，所述第一凹部和所述第二凹部具有不同的所述第一深度和所述第二深度以与所述第一无源组件和所述第二无源组件的高度相对应。
18.根据权利要求17所述的天线模块，其中，所述第一无源组件具有比所述第二无源组件的第二厚度大的第一厚度，并且所述第二凹部的所述第二深度大于所述第二厚度并且小于所述第一厚度。
19.根据权利要求17所述的天线模块，所述天线模块还包括：
半导体芯片，设置在所述第二凹部中并具有有效表面，所述有效表面具有连接焊盘并面对所述连接部。
20.根据权利要求17所述的天线模块，其中，所述天线基板还包括芯层、多个绝缘层以及包括所述天线图案的多个布线层，所述芯层的相对表面上均设置有所述多个绝缘层和所述多个布线层，所述第一凹部和所述第二凹部延伸直至所述绝缘层的位于所述芯层下方的一些绝缘层和/或延伸直至所述芯层中。
CN201910307218.4A 2018-07-12 2019-04-17 天线模块 Active CN110718738B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2018-0081186 2018-07-12
KR1020180081186A KR102059814B1 (ko) 2018-07-12 2018-07-12 안테나 모듈

Publications (2)

Publication Number Publication Date
CN110718738A CN110718738A (zh) 2020-01-21
CN110718738B true CN110718738B (zh) 2021-02-23

Family

ID=69062491

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201910307218.4A Active CN110718738B (zh) 2018-07-12 2019-04-17 天线模块

Country Status (4)

Country Link
US (1) US10685926B2 (zh)
KR (1) KR102059814B1 (zh)
CN (1) CN110718738B (zh)
TW (1) TWI695478B (zh)

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102028714B1 (ko) * 2017-12-06 2019-10-07 삼성전자주식회사 안테나 모듈 및 안테나 모듈 제조 방법
US11069605B2 (en) 2019-04-30 2021-07-20 Advanced Semiconductor Engineering, Inc. Wiring structure having low and high density stacked structures
US10903169B2 (en) 2019-04-30 2021-01-26 Advanced Semiconductor Engineering, Inc. Conductive structure and wiring structure including the same
US11569562B2 (en) * 2019-12-12 2023-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor package and manufacturing method thereof
CN111090076A (zh) * 2020-01-22 2020-05-01 无锡威孚高科技集团股份有限公司 一种毫米波雷达射频前端电路结构及其制作方法
KR20210119656A (ko) * 2020-03-25 2021-10-06 삼성전기주식회사 안테나 모듈
US11756894B2 (en) * 2020-05-20 2023-09-12 Qualcomm Incorporated Radio-frequency (RF) integrated circuit (IC) (RFIC) packages employing a substrate sidewall partial shield for electro-magnetic interference (EMI) shielding, and related fabrication methods
KR20220004449A (ko) * 2020-07-03 2022-01-11 삼성전자주식회사 반도체 패키지 및 반도체 패키지의 제조 방법
US11395408B2 (en) 2020-08-28 2022-07-19 Apple Inc. Wafer-level passive array packaging
KR20220093507A (ko) * 2020-12-28 2022-07-05 삼성전기주식회사 패키지 내장기판
CN113035845B (zh) * 2021-02-05 2022-07-12 珠海越亚半导体股份有限公司 具有天线的封装结构及其制作方法
CN113097201B (zh) * 2021-04-01 2023-10-27 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品
US11942405B2 (en) * 2021-11-12 2024-03-26 Ati Technologies Ulc Semiconductor package assembly using a passive device as a standoff

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200818343A (en) * 2006-09-19 2008-04-16 Shinko Electric Ind Co Method for manufacturing semiconductor device
CN107742778A (zh) * 2017-10-25 2018-02-27 中芯长电半导体（江阴）有限公司 扇出型天线封装结构及其制备方法
CN107818969A (zh) * 2013-11-08 2018-03-20 日月光半导体制造股份有限公司 半导体封装件及其制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004140134A (ja) 2002-10-17 2004-05-13 Toshiba Corp ハイブリッド半導体装置
KR100700922B1 (ko) 2005-10-17 2007-03-28 삼성전기주식회사 수동 소자를 내장한 기판 및 그 제조 방법
US8624353B2 (en) 2010-12-22 2014-01-07 Stats Chippac, Ltd. Semiconductor device and method of forming integrated passive device over semiconductor die with conductive bridge and fan-out redistribution layer
US9398694B2 (en) 2011-01-18 2016-07-19 Sony Corporation Method of manufacturing a package for embedding one or more electronic components
KR20130051708A (ko) 2011-11-10 2013-05-21 삼성전기주식회사 반도체 패키지 및 그 제조 방법
US9461355B2 (en) * 2013-03-29 2016-10-04 Intel Corporation Method apparatus and material for radio frequency passives and antennas
US9257393B1 (en) * 2014-09-29 2016-02-09 Freescale Semiconductor Inc. Fan-out wafer level packages containing embedded ground plane interconnect structures and methods for the fabrication thereof
US9843106B2 (en) * 2014-10-09 2017-12-12 Taiwan Semicondcutor Manufacturing Company, Ltd. Integrated fan out antenna and method of forming the same
US9576910B2 (en) * 2015-03-11 2017-02-21 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor packaging structure and manufacturing method thereof
JP6596927B2 (ja) * 2015-05-27 2019-10-30 富士通株式会社 電子装置及び電子装置の製造方法
WO2017111865A1 (en) * 2015-12-22 2017-06-29 Intel Corporation Microelectronic devices designed with high frequency communication devices including compound semiconductor devices integrated on an inter die fabric on package
US10573608B2 (en) * 2015-12-22 2020-02-25 Intel Corporation Microelectronic devices designed with high frequency communication devices including compound semiconductor devices integrated on a die fabric on package
US10546835B2 (en) * 2015-12-22 2020-01-28 Intel Corporation Microelectronic devices designed with efficient partitioning of high frequency communication devices integrated on a package fabric
US10373884B2 (en) * 2016-03-31 2019-08-06 Samsung Electronics Co., Ltd. Fan-out semiconductor package for packaging semiconductor chip and capacitors
WO2017209761A1 (en) 2016-06-03 2017-12-07 Intel IP Corporation Wireless module with antenna package and cap package
US9935026B2 (en) * 2016-08-31 2018-04-03 Qorvo Us, Inc. Air-cavity package with dual signal-transition sides
KR101983188B1 (ko) 2016-12-22 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
US9978731B1 (en) 2016-12-28 2018-05-22 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
US10804254B2 (en) * 2018-06-29 2020-10-13 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out package with cavity substrate

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200818343A (en) * 2006-09-19 2008-04-16 Shinko Electric Ind Co Method for manufacturing semiconductor device
CN107818969A (zh) * 2013-11-08 2018-03-20 日月光半导体制造股份有限公司 半导体封装件及其制造方法
CN107742778A (zh) * 2017-10-25 2018-02-27 中芯长电半导体（江阴）有限公司 扇出型天线封装结构及其制备方法

Also Published As

Publication number Publication date
US10685926B2 (en) 2020-06-16
US20200020653A1 (en) 2020-01-16
TW202006919A (zh) 2020-02-01
CN110718738A (zh) 2020-01-21
KR102059814B1 (ko) 2019-12-27
TWI695478B (zh) 2020-06-01

Similar Documents

Publication Publication Date Title
CN110718738B (zh) 天线模块
CN109755191B (zh) 扇出型半导体封装件
TWI651820B (zh) 扇出型半導體封裝
US11503713B2 (en) Antenna substrate and antenna module including the same
CN109411434B (zh) 扇出型半导体封装件
US10903548B2 (en) Antenna module
US11909099B2 (en) Antenna module
TW201904002A (zh) 扇出型半導體裝置
US20200066613A1 (en) Fan-out semiconductor package
US10700024B2 (en) Fan-out semiconductor package
CN109509726B (zh) 扇出型半导体封装件
CN111146159B (zh) 半导体封装件
US10804215B2 (en) Semiconductor package
CN111786074A (zh) 天线模块
US11694965B2 (en) Fan-out semiconductor package
CN111081650A (zh) 扇出型半导体封装件
CN111933637A (zh) 半导体封装件
CN111755426A (zh) 半导体封装件
CN111326485A (zh) 半导体封装件和连接结构
CN109560077B (zh) 扇出型半导体封装模块
CN111146161A (zh) 半导体封装件
US10770403B2 (en) Fan-out semiconductor package
CN111293111B (zh) 天线模块
CN111613602A (zh) 半导体封装件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant