KR20220004449A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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김진구
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Abstract

반도체 패키지는, 재배선들을 갖는 재배선층, 상기 재배선층 상에 배치되는 반도체 칩, 상기 재배선층 상에서 상기 반도체 칩을 둘러싸며 상기 재배선들과 전기적으로 연결되는 코어 연결 배선들을 갖는 프레임, 및 상기 프레임 상에 구비되며 순차적으로 적층된 그라운드 패턴층, 제1 안테나 절연층, 방사체 패턴층, 제2 안테나 절연층 및 유도체 패턴층을 구비하는 안테나 구조물을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGES AND METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGES}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 반도체 칩이 탑재된 반도체 패키지 및 이의 제조 방법에 관한 것이다.
이동통신에 있어 대역폭 확대를 위해 서비스 주파수가 높아짐에 따라, 안테나와 RFIC가 일체화된 안테나 인 패키지(AiP, Antenna in Package)가 개발되고 있다. 하지만, RFIC가 실장된 패키지 상부에 구현된 안테나 유전체 재료에 의한 두께 증가로 인해 열팽창 계수의 차이로 인한 뒤틀림이 발생하고, 전송(feed) 라인에서의 손실 및 안테나 방사 이득 향상을 위한 유전체 재료가 필요하다.
본 발명의 일 과제는 뒤틀림을 방지하고 안테나 방사 이득을 향상시킬 수 있는 안테나 구조물을 갖는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 재배선들을 갖는 재배선층, 상기 재배선층 상에 배치되는 반도체 칩, 상기 재배선층 상에서 상기 반도체 칩을 둘러싸며 상기 재배선들과 전기적으로 연결되는 코어 연결 배선들을 갖는 프레임, 및 상기 프레임 상에 구비되며 순차적으로 적층된 그라운드 패턴층, 제1 안테나 절연층, 방사체 패턴층, 제2 안테나 절연층 및 유도체 패턴층을 구비하는 안테나 구조물을 포함한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 캐비티를 갖는 프레임, 상기 캐비티 내부에 배치되는 반도체 칩, 상기 프레임의 하부면 상에 배치되며 상기 반도체 칩의 칩 패드들과 전기적으로 연결된 재배선들을 갖는 재배선층, 및 상기 프레임의 상부면 상에 구비되며 순차적으로 적층된 그라운드 패턴층, 제1 안테나 절연층, 방사체 패턴층, 제2 안테나 절연층 및 유도체 패턴층을 포함하는 안테나 구조물을 포함한다. 상기 방사체 패턴층은 상기 프레임에 구비된 코어 연결 배선을 통해 상기 재배선과 전기적으로 연결된다. 상기 제1 안테나 절연층은 제1 열팽창 계수를 가지며 상기 제2 안테나 절연층은 상기 제1 열팽창 계수보다 작은 제2 열팽창 계수를 갖는다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 반도체 칩, 상기 반도체 칩을 둘러싸며 코어 연결 배선들을 갖는 프레임, 상기 프레임의 하부면 상에 배치되고 상기 반도체 칩의 칩 패드들과 전기적으로 연결된 재배선들을 갖는 재배선층, 및 상기 프레임의 상부면 상에 구비되며 순차적으로 적층된 그라운드 패턴층, 제1 안테나 절연층, 방사체 패턴층, 제2 안테나 절연층 및 유도체 패턴층을 포함하는 안테나 구조물을 포함한다. 상기 방사체 패턴층은 상기 코어 연결 배선을 통해 상기 재배선과 전기적으로 연결된다.
예시적인 실시예들에 따르면, 반도체 패키지는 팬 아웃 패키지 및 상기 팬 아웃 패키지 상에 부착되는 안테나 구조물을 포함할 수 있다. 상기 안테나 구조물은 그라운드 패턴층에 의해 반도체 칩이 실장된 프레임과 분리되어 상부에 배치될 수 있다. 제2 안테나 절연층의 제2 열 팽창 계수는 제1 안테나 절연층의 제1 열 팽창 계수보다 작고, 상기 제2 안테나 절연층의 제2 열 팽창 계수는 상기 프레임의 열 팽창 계수와 동일하거나 유사할 수 있다. 또한, 상기 제2 안테나 절연층의 두께는 상기 제1 안테나 절연층의 두께보다 클 수 있다.
이에 따라, 상기 팬 아웃 패키지와 상기 안테나 구조물 사이의 열 팽창 계수 차이로 인한 뒤틀림(warpage)를 방지하고, 상기 안테나 절연층의 전체 두께를 증가시키고 안테나 방사 이득을 향상시킬 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2a는 도 1의 안테나 구조물의 그라운드 패턴층을 나타내는 평면도이다.
도 2b는 도 1의 안테나 구조물의 방사체 패턴층을 나타내는 평면도이다.
도 2c는 도 1의 안테나 구조물의 유도체 패턴층을 나타내는 평면도이다.
도 3 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 17 내지 도 19는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 21 내지 도 28은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2a는 도 1의 안테나 구조물의 그라운드 패턴층을 나타내는 평면도이고, 도 2b는 도 1의 안테나 구조물의 방사체 패턴층을 나타내는 평면도이고, 도 2c는 도 1의 안테나 구조물의 유도체 패턴층을 나타내는 평면도이다.
도 1 내지 도 2c를 참조하면, 반도체 패키지(10)는 팬 아웃 패키지(100) 및 팬 아웃 패키지(100) 상에 부착되는 안테나 구조물(300)을 포함할 수 있다. 팬 아웃 패키지(100)는 프레임(110), 반도체 칩(200) 및 재배선층(140)을 포함할 수 있다. 또한, 팬 아웃 패키지(100)는 외부 접속 부재들(400)을 더 포함할 수 있다. 안테나 구조물(300)은 순차적으로 적층된 그라운드(ground) 패턴층(310), 제1 안테나 절연층(320), 방사체(radiator) 패턴층(330), 제2 안테나 절연층(340) 및 유도체(director) 패턴층(350)을 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 반도체 칩(200)을 둘러싸는 베이스 기판으로서 제공되는 프레임(110)을 포함할 수 있다. 프레임(110)은 반도체 칩(200)이 배치된 영역을 벗어나는 팬 아웃 영역에 반도체 칩(200)과의 전기적 연결 통로의 역할을 수행하는 코어 연결 배선들(122)을 포함할 수 있다. 따라서, 반도체 패키지(10)는 팬 아웃 패널 레벨 패키지로서 제공될 수 있다.
또한, 반도체 패키지(10)는 안테나 인 패키지(Antenna in Package, AiP)로서 제공될 수 있다. 예를 들면, 반도체 칩(200)은 무선통신용 초고주파 칩(RFIC, radio frequency IC)을 포함할 수 있다. 안테나 구조물(300)은 팬 아웃 패키지(100) 상에 배치되어 RF 신호를 송신 및 수신하기 위한 안테나로서의 역할을 수행할 수 있다.
예시적인 실시예들에 있어서, 프레임(110)은 서로 마주하는 제1 면(상부면)(112) 및 제2 면(하부면)(114)을 가질 수 있다. 코어 기판(110)은 중앙부에 캐비티(116)를 가질 수 있다. 캐비티(116)은 프레임(110)의 제1 면(112)으로부터 제2 면(114)까지 연장할 수 있다.
프레임(110)은 복수 개의 적층된 절연층들(120a, 120b) 및 상기 절연층들 내에 코어 연결 배선들(122)을 포함할 수 있다. 복수 개의 코어 연결 배선들(122)은 반도체 칩(다이)이 배치된 영역을 벗어나는 팬 아웃 영역에 구비되어 실장되는 상기 반도체 칩과의 전기적 연결을 위해 사용될 수 있다.
예를 들면, 프레임(110)은 제1 절연층(120a) 및 제1 절연층(120a) 상에 적층된 제2 절연층(120b)을 포함할 수 있다. 코어 연결 배선(122)은 제1 금속 배선(122a), 제1 콘택(122b), 제2 금속 배선(122c), 제2 콘택(122d) 및 제3 금속 배선(122e)를 포함할 수 있다. 제1 금속 배선(122a)은 프레임(110)의 제2 면(114), 즉, 제1 절연층(120a)의 하부면에 구비되고, 제1 금속 배선(122a)의 적어도 일부분은 제2 면(114)으로부터 노출될 수 있다. 제3 금속 배선(122e)는 프레임(110)의 제1 면(112), 즉, 제2 절연층(120b)의 상부면에 구비되고, 제3 금속 배선(122e)의 적어도 일부분은 제1 면(112)으로부터 노출될 수 있다. 프레임(110)의 상기 절연층들 및 상기 코어 연결 배선들의 개수는 이에 제한되지 않음을 이해할 수 있을 것이다.
반도체 칩(200)은 프레임(110)의 캐비티(116) 내에 배치될 수 있다. 반도체 칩(200)의 측벽은 캐비티(116)의 내측벽으로부터 이격될 수 있다. 따라서, 반도체 칩(200)의 측벽과 캐비티(116)의 내측벽 사이에는 갭이 형성될 수 있다.
반도체 칩(200)은 제1 기판 및 상기 제1 기판의 활성면, 즉, 제1 면 상에 칩 패드들(210)을 포함할 수 있다. 반도체 칩(200)의 칩 패드들(210)이 형성된 상기 제1 면이 아래를 향하도록 배치될 수 있다. 따라서, 칩 패드들(210)은 프레임(110)의 제2 면(114)을 통해 노출될 수 있다. 반도체 칩(200)의 상기 제1 면은 프레임(110)의 제2 면(114)과 동일 평면 상에 위치할 수 있다. 반도체 칩(200)의 상기 제1 면과 반대하는 제2 면은 프레임(110)의 제1 면(112)보다 높은 평면에 위치할 수 있다.
밀봉 부재(130)는 프레임(110)의 제1 면(112) 상에 반도체 칩(200)을 커버하도록 형성될 수 있다. 밀봉 부재(130)는 반도체 칩(200)의 측벽과 캐비티(116)의 내측벽 사이의 갭을 채우도록 형성될 수 있다. 이에 따라, 밀봉 부재(130)의 제1 부분은 프레임(110)의 제1 면(112) 상에 형성되고, 밀봉 부재(130)의 제2 부분은 프레임(110)의 캐비티(116)의 내측벽 상에 형성되어 상기 갭을 매립하고, 밀봉 부재(130)의 제3 부분은 반도체 칩(200)의 상기 제1 면에 반대하는 제2 면 상에 형성될 수 있다.
예를 들면, 밀봉 부재(130)는 에폭시 수지와 같은 절연 물질(열경화성 유전 물질), 감광성 절연 물질(Photo Imageable Dielectrics, PID), ABF(Ajinomoto Build-up Film)과 같은 절연 필름 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 재배선층(140)은 프레임(110)의 제2 면(114) 상에 배치되고, 반도체 칩(200)의 칩 패드들(210)과 코어 연결 배선들(112)에 각각 연결되는 재배선들(152)을 가질 수 있다. 재배선들(152)은 프레임(110)의 제2 면(114) 상에 구비되어 전면 재배선의 역할을 수행할 수있다.
구체적으로, 재배선층(140)은 프레임(110)의 제2 면(114) 상에 구비되며 반도체 칩(200)의 칩 패드들(210) 및 코어 연결 배선(122)의 제1 금속 패턴(122a)을 노출시키는 제1 개구들을 갖는 제1 하부 절연막(150a) 및 제1 하부 절연막(150a) 상에 형성되며 적어도 일부가 상기 제1 개구들을 통해 칩 패드들(210) 및 제1 금속 패턴(122a)과 직접 접촉하는 제1 재배선들(152a)을 포함할 수 있다.
재배선층(140)은 제1 하부 절연막(150a) 상에 구비되며 제1 재배선들(152a)을 노출시키는 제2 개구들을 갖는 제2 하부 절연막(150b) 및 제2 하부 절연막(150b) 상에 형성되며 적어도 일부가 상기 제2 개구들을 통해 제1 재배선들(152a)과 직접 접촉하는 제2 재배선들(152b)을 포함할 수 있다.
재배선층(140)은 제2 하부 절연막(150b) 상에 구비되며 제2 재배선들(152b)을 노출시키는 제3 개구들을 갖는 제3 하부 절연막(150c) 및 제3 하부 절연막(150c) 상에 형성되며 적어도 일부가 상기 제3 개구들을 통해 제2 재배선들(152b)과 직접 접촉하는 제3 재배선들(152c)을 포함할 수 있다.
재배선층(140)은 제3 하부 절연막(150c) 상에 제3 재배선(152c)의 적어도 일부를 노출시키는 보호막 패턴(도시되지 않음)을 포함할 수 있다. 이 경우에 있어서, 제3 재배선(152c)의 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다.
예를 들면, 상기 제1 내지 제3 절연막들은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 내지 제3 재배선들은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
따라서, 재배선층(140)은 프레임(110)의 제2 면(114) 상에 구비되어 칩 패드들(210)과 코어 연결 배선들(112)에 각각 연결되는 재배선들(152)을 가질 수 있다. 재배선층(140)은 반도체 칩(200)의 외측 영역에 구비된 프레임(110)의 제2 면(114)을 커버할 수 있다. 재배선들(152) 중 일부는 반도체 칩(200)과 프레임(110)의 코어 연결 배선(122)을 전기적으로 연결시킬 수 있다. 상기 재배선층의 상기 하부 절연막들 및 상기 재배선들의 개수, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
외부 접속 부재들(400)은 재배선층(140)의 외측면 상의 상기 패키지 패드들 상에 배치될 수 있다. 예를 들면, 외부 접속 부재(400)는 솔더 볼을 포함할 수 있다. 상기 솔더 볼은 300㎛ 내지 500㎛의 직경을 가질 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다. 반도체 패키지(10)는 상기 솔더 볼들에 의해 모뎀(modem)과 같은 외부 장치와 전기적으로 연결되어 데이터 또는 음성 신호들을 송수신할 수 있다.
이에 따라, 팬 아웃 패키지(100)는 팬 아웃(Fan-Out) 패널 레벨 패키지로서 반도체 칩(200)의 외측 영역에 구비된 프레임(110) 및 프레임(110)의 제2 면(114)을 커버하는 재배선층(140)을 포함할 수 있다.
예시적인 실시예들에 있어서, 안테나 구조물(300)은 팬 아웃 패키지(100) 상부에 부착되는 패치 안테나(patch antenna)로서 제공될 수 있다. 안테나 구조물(300)은 프레임(110)의 제1 면(112) 상에 후면 재배선으로 제공되는 안테나 패턴들로서의 그라운드 패턴층(310), 방사체 패턴층(330)및 유도체 패턴층(350)을 포함할 수 있다. 제1 안테나 절연층(320)은 그라운드 패턴층(310)과 방사체 패턴층(330) 사이에 개재될 수 있다. 제2 안테나 절연층(340)은 방사체 패턴층(330)과 유도체 패턴층(350) 사이에 개재될 수 있다.
도 2a에 도시된 바와 같이, 그라운드 패턴층(310)은 밀봉 부재(130)의 전면 상에 구비되어 차폐층의 역할을 수행하는 그라운드 패턴을 포함할 수 있다. 그라운드 패턴층(310)은 복수 개의 비아 홀들(311)을 포함할 수 있다. 비아 홀(311) 내에는 제1 전송 배선(312b)이 형성될 수 있다. 제1 전송 배선(312b)은 밀봉 부재(130) 내에 형성된 제1 전송 콘택(312a)과 전기적으로 연결될 수 있다. 제1 전송 콘택(312a)은 코어 연결 배선(122)의 제3 금속 배선(122e)와 전기적으로 연결될 수 있다.
이에 따라, 제1 전송 콘택(312a)과 제1 전송 배선(312b)은 코어 연결 배선(122)과 전기적으로 연결될 수 있다. 그라운드 패턴층(310)은 코어 연결 배선(122)과 전기적으로 절연될 수 있다.
제1 안테나 절연층(320)은 밀봉 부재(130) 상에 그라운드 패턴층(310)을 커버하도록 구비될 수 있다.
제1 안테나 절연층(320)은 제1 열팽창 계수를 갖는 절연 물질을 포함할 수 있다. 상기 절연 물질은 아지노모토 빌드업 필름(Ajinomoto Build-up Film, ABF) 필름, 폴리이미드 필름, 에폭시 수지 등을 포함할 수 있다. 상기 제1 열팽창 계수는 30 ppm/℃ 내지 50 ppm/℃의 범위 이내에 있을 수 있다.
제1 안테나 절연층(320)은 제1 두께(T1)를 갖도록 형성될 수 있다. 제1 두께(T1)는 100 ㎛ 내지 150 ㎛의 범위 이내에 있을 수 있다. 또한, 제1 안테나 절연층(320)은 28GHz 또는 60GHz에서 0.020 내지 0.030의 유전 손실(Df, dissipation factor)을 가질 수 있다.
도 2b에 도시된 바와 같이, 방사체 패턴층(330)이 제1 안테나 절연층(320) 상에 구비될 수 있다. 방사체 패턴층(330)은 방사체 안테나 패턴(332) 및 방사체 접지 패턴(334)을 포함할 수 있다. 방사체 패턴층(330)은 제1 안테나 절연층(320)에 형성된 제2 전송 콘택(312c)와 전기적으로 연결될 수 있다. 제1 전송 콘택(312a), 제1 전송 배선(312b) 및 제2 전송 콘택(312c)은 전송 라인(312)으로 제공될 수 있다. 따라서, 방사체 패턴층(330)은 전송 라인(312)에 의해 코어 연결 배선(122)과 전기적으로 연결될 수 있다.
도 2c에 도시된 바와 같이, 방사체 패턴층(330) 상에 제2 안테나 절연층(340)이 구비되고, 제2 안테나 절연층(340)의 상부면에는 유도체 패턴층(350)이 구비될 수 있다. 유도체 패턴층(350)이 형성된 제2 안테나 절연층(340)은 코어 기판 형태로 방사체 패턴층(330) 상에 부착될 수 있다. 제2 안테나 절연층(340)의 상부면과 하부면에는 제1 절연막(362)과 제2 절연막(360)이 각각 구비될 수 있다.
유도체 패턴층(350)은 유도체 안테나 패턴(352) 및 유도체 접지 패턴(354)을 포함할 수 있다. 유도체 패턴층(350)은 방사체 패턴층(330)과 전기적으로 절연될 수 있다.
예시적인 실시예들에 있어서, 제2 안테나 절연층(340)은 제2 열팽창 계수를 갖는 절연 물질을 포함할 수 있다. 상기 절연 물질은 폴리프로필렌글라이콜(polypropylene glycol, PPG)을 포함할 수 있다. 유도체 패턴층(350)이 형성된 제2 안테나 절연층(340)은 프리프레그를 이용한 동박적층판(CCL, Copper Clad Laminates)의 재료를 포함할 수 있다.
제2 안테나 절연층(340)의 상기 제2 열팽창 계수는 제1 안테나 절연층(320)의 상기 제1 열팽창 계수보다 작을 수 있다. 예를 들면, 상기 제2 열팽창 계수는 상기 제1 열팽창 계수의 1/3 내지 1/4일 수 있다. 상기 제2 열팽창 계수는 5 ppm/℃ 내지 15 ppm/℃의 범위 이내에 있을 수 있다.
제2 안테나 절연층(340)은 프레임(110)과 동일한 물질을 포함할 수 있다. 제2 안테나 절연층(340)의 상기 제2 열팽창 계수는 프레임(110)의 열팽창 계수와 실질적으로 동일하거나 유사할 수 있다.
제2 안테나 절연층(340)은 제2 두께(T2)를 갖도록 형성될 수 있다. 제2 안테나 절연층(340)의 제2 두께(T1)는 제1 안테나 절연층(320)의 제1 두께(T1)보다 클 수 있다. 예를 들면, 제2 두께(T2)는 제1 두께(T1)보다 적어도 2배일 수 있다. 제2 두께(T2)는 150 ㎛ 내지 350 ㎛의 범위 이내에 있을 수 있다. 또한, 제2 안테나 절연층(340)은 28GHz 또는 60GHz에서 0.001 내지 0.005의 유전 손실(Df, dissipation factor)을 가질 수 있다.
예시적인 실시예들에 있어서, 전송 라인(312)은 안테나 구조물(300)의 방사체 패턴층(330) 및 코어 연결 배선(122)을 전기적으로 연결할 수 있다. 반도체 칩(200)과 전기적으로 연결된 전송라인(312)은 그라운드 패턴층(310)의 비아 홀(311)을 통해 수직으로 적층되어 안테나 임피던스를 정합할 수 있다.
상술한 바와 같이, 안테나 구조물(300)은 그라운드 패턴층(310)에 의해 반도체 칩(200)이 실장된 프레임(110)과 분리되어 상부에 배치될 수 있다. 제2 안테나 절연층(340)의 제2 열팽창 계수는 제1 안테나 절연층(320)의 제1 열팽창 계수보다 작고, 제2 안테나 절연층(340)의 제2 열팽창 계수는 프레임(110)의 열팽창 계수와 동일하거나 유사하다. 제2 안테나 절연층(340)의 제2 두께(T2)는 제1 안테나 절연층(320)의 제1 두께(T1)보다 클 수 있다.
이에 따라, 팬 아웃 패키지(100)와 안테나 구조물(300) 사이의 열팽창 계수 차이로 인한 뒤틀림(warpage)를 방지하고, 안테나 절연층의 두께를 증가시키고 안테나 방사 이득을 향상시킬 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 3 내지 도 15는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 도면들이다. 도 3, 도 5 내지 도 10 및 도 12 및 도 14는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이고, 도 4은 도 3의 A-A' 라인을 따라 절단한 단면도이고, 도 11은 도 10의 평면도이고, 도 15는 도 14의 평면도이다.
도 3 내지 도 5를 참조하면, 캐비티(116)을 갖는 프레임(110)을 배리어 테이프(20) 상에 부착시킬 수 있다.
예시적인 실시예들에 있어서, 프레임(110)은 팬 아웃 패널 레벨 패키지 구조의 반도체 패키지를 형성하기 위한 전기적 연결용 지지 프레임으로 사용될 수 있다.
프레임(110)은 서로 마주하는 제1 면(112) 및 제2 면(124)을 가질 수 있다. 프레임(110)은 중앙부에 캐비티(116)를 가질 수 있다. 후술하는 바와 같이, 캐비티(116)는 반도체 칩을 수용하기 위한 평면적을 가질 수 있다.
프레임(110)은 복수 개의 적층된 절연층들(120a, 120b) 및 상기 절연층들에 구비된 코어 연결 배선들(122)을 포함할 수 있다. 복수 개의 코어 연결 배선들(122)은 프레임(110)의 제1 면(112)으로부터 제2 면(114)까지 프레임(110)을 관통하도록 구비되어 전기적 연결 통로의 역할을 각각 수행할 수 있다. 즉, 코어 연결 배선들(122)은 반도체 칩(다이)이 배치된 영역을 벗어나는 팬 아웃 영역에 구비되어 실장되는 반도체 칩과의 전기적 연결을 위해 사용될 수 있다.
예를 들면, 프레임(110)은 제1 절연층(120a) 및 제1 절연층(120a) 상에 적층된 제2 절연층(120b)을 포함할 수 있다. 코어 연결 배선(122)은 제1 금속 배선(122a), 제1 콘택(122b), 제2 금속 배선(122c), 제2 콘택(122d) 및 제3 금속 배선(122e)를 포함할 수 있다. 제1 금속 배선(122a)은 프레임(110)의 제2 면(114), 즉, 제1 절연층(120a)의 하부면에 구비되고, 제1 금속 배선(122a)의 적어도 일부분은 제2 면(114)으로부터 노출될 수 있다. 제3 금속 배선(122e)는 프레임(110)의 제1 면(112), 즉, 제2 절연층(120b)의 상부면에 구비되고, 제3 금속 배선(122e)의 적어도 일부분은 제1 면(112)으로부터 노출될 수 있다. 프레임(110)의 상기 절연층들 및 상기 코어 연결 배선들의 개수는 이에 제한되지 않음을 이해할 수 있을 것이다.
프레임(110)은 배리어 테이프(20) 상에 배치될 수 있다. 프레임(110)의 제2 면(114)은 배리어 테이프(20) 상에 부착될 수 있다. 프레임(110)은 패널 형상을 가질 수 있다. 예를 들면, 패널 형상의 프레임(110)의 캐비티들(116) 내에 수십 내지 수백개의 다이들을 배치시킬 수 있다. 후술하는 바와 같이, 최종적으로, 싱귤레이션(singulation) 공정을 수행하여 상기 프레임을 절단하여 개별적인 팬 아웃 패널 레벨 패키지를 완성할 수 있다.
도 5 및 도 6을 참조하면, 프레임(110)의 캐비티(116) 내에 반도체 칩(200)을 배치시킨 후, 프레임(110)의 제1 면(112) 상에 반도체 칩(200)을 커버하도록 밀봉 부재(130)를 형성할 수 있다.
반도체 칩(200)은 프레임(110)의 캐비티(116) 내에 배치될 수 있다. 반도체 칩(200)의 측벽은 캐비티(116)의 내측벽으로부터 이격될 수 있다. 따라서, 반도체 칩(200)의 측벽과 캐비티(116)의 내측벽 사이에는 갭이 형성될 수 있다.
반도체 칩(200)은 제1 기판 및 상기 제1 기판의 활성면, 즉, 제1 면 상에 칩 패드들(210)을 포함할 수 있다. 반도체 칩(200)의 칩 패드들(210)이 형성된 상기 제1 면이 아래를 향하도록 배치될 수 있다.
예를 들면, 반도체 칩(200)은 무선통신용 초고주파 칩(RFIC, radio frequency IC)을 포함할 수 있다. 밀봉 부재(130)는 에폭시 수지와 같은 절연 물질, 감광성 절연 물질(Photo Imageable Dielectrics, PID), ABF(Ajinomoto Build-up Film)과 같은 절연 필름 등을 포함할 수 있다.
밀봉 부재(130)는 프레임(110)의 제1 면(112) 상에 반도체 칩(200)을 커버하도록 형성될 수 있다. 밀봉 부재(130)는 반도체 칩(200)의 측벽과 캐비티(116)의 내측벽 사이의 갭을 채우도록 형성될 수 있다. 이에 따라, 밀봉 부재(130)의 제1 부분은 프레임(110)의 제1 면(112) 상에 형성되고, 밀봉 부재(130)의 제2 부분은 프레임(110)의 캐비티(116)의 내측벽 상에 형성되어 상기 갭을 매립하고, 밀봉 부재(130)의 제3 부분은 반도체 칩(200)의 상기 제1 면에 반대하는 제2 면 상에 형성될 수 있다.
도 7 내지 도 9를 참조하면, 프레임(110)의 제2 면(114) 상에 반도체 칩(200)의 칩 패드들(210)과 코어 연결 배선들(112)에 각각 연결되는 재배선들(152)을 갖는 재배선층(140)을 형성할 수 있다.
도 7에 도시된 바와 같이, 프레임(110)의 제2 면(114) 상에 제1 하부절연막(150a)을 형성한 후, 제1 하부 절연막(150a)을 패터닝하여 반도체 칩(200)의 칩 패드들(210) 및 코어 연결 배선(122)의 제1 금속 패턴(122a)을 각각 노출시키는 제1 개구들(151a)을 형성할 수 있다. 예를 들면, 제1 하부 절연막(150a)은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 하부 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
도 8에 도시된 바와 같이, 제1 하부 절연막(150a) 상에 상기 제1 개구들을 통해 칩 패드들(210) 및 제1 금속 패턴(122a)과 각각 직접 접촉하는 제1 재배선들(152a)을 형성할 수 있다. 제1 재배선(152a)은 제1 하부 절연막(150a)의 일부 및 상기 제1 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 따라서, 제1 재배선(152a)의 적어도 일부는 상기 제1 개구를 통해 칩 패드들(210) 또는 제1 금속 패턴(122a)과 직접 접촉할 수 있다.
예를 들면, 상기 제1 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
도 9에 도시된 바와 같이, 제1 하부 절연막(150a) 상에 제1 재배선들(152a)을 커버하는 제2 하부 절연막(150b)을 형성한 후, 제2 하부 절연막(150b)을 패터닝하여 제1 재배선들(152a)을 각각 노출시키는 제2 개구들을 형성할 수 있다. 제2 하부 절연막(150b) 상에 상기 제2 개구들을 통해 제1 재배선들(152a)과 각각 직접 접촉하는 제2 재배선들(152b)을 형성할 수 있다.
이와 유사하게, 제2 하부 절연막(150b) 상에 제2 재배선들(152b)을 커버하는 제3 하부 절연막(150c)을 형성한 후, 제3 하부 절연막(150c)을 패터닝하여 제2 재배선들(152b)을 각각 노출시키는 제3 개구들을 형성할 수 있다. 제3 하부 절연막(150c) 상에 상기 제3 개구들을 통해 제3 재배선들(152b)과 각각 직접 접촉하는 제3 재배선들(152c)을 형성할 수 있다.
제3 하부 절연막(150c) 상에 제3 재배선(152c)의 적어도 일부를 노출시키는 보호막 패턴(도시되지 않음)을 형성할 수 있다. 이 경우에 있어서, 제3 재배선(152c)의 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다.
따라서, 프레임(110)의 제2 면(114) 상에 칩 패드들(210)과 코어 연결 배선들(112)에 각각 연결되는 재배선들(152)을 갖는 재배선층(140)을 형성할 수 있다. 재배선층(140)은 반도체 칩(200)의 외측 영역에 구비된 프레임(110)의 제2 면(114)을 커버할 수 있다. 재배선들(152) 중 일부는 반도체 칩(200)과 프레임(110)의 코어 연결 배선(122)을 전기적으로 연결시킬 수 있다. 상기 재배선층의 하부 절연막들 및 상기 재배선들의 개수, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
도 10 내지 도 15를 참조하면, 프레임(110)의 제1 면(112) 상에 안테나 구조물(300)을 형성할 수 있다.
도 10 및 도 11에 도시된 바와 같이, 프레임(110)의 제1 면(112) 상의 밀봉 부재(130) 상에 그라운드 패턴층(310)을 형성할 수 있다.
예시적인 실시예들에 있어서, 밀봉 부재(130) 상에 도전막을 형성한 후, 상기 도전막을 패터닝하여 그라운드 패턴층(310)을 형성할 수 있다. 그라운드 패턴층(310)은 비아 홀(311)을 가질 수 있다. 비아 홀(311) 내에는 제1 전송 배선(312b)이 형성될 수 있다. 제1 전송 배선(312b)은 밀봉 부재(130) 내에 형성된 제1 전송 콘택(312a)과 전기적으로 연결될 수 있다. 제1 전송 콘택(312a)은 코어 연결 배선(122)의 제3 금속 배선(122e)와 전기적으로 연결될 수 있다.
이에 따라, 제1 전송 콘택(312a)과 제1 전송 배선(312b)은 그라운드드 패턴층(310)과 전기적으로 절연될 수 있다. 또한, 제1 전송 콘택(312a)과 제1 전송 배선(312b)은 코어 연결 배선(122)과 전기적으로 연결될 수 있다.
도 12에 도시된 바와 같이, 밀봉 부재(130) 상에 그라운드 패턴층(310)을 커버하는 제1 안테나 절연층(320)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 안테나 절연층(320)은 제1 열팽창 계수를 갖는 절연 물질을 포함할 수 있다. 상기 절연 물질은 아지노모토 빌드업 필름(Ajinomoto Build-up Film, ABF) 필름, 폴리이미드 필름, 에폭시 수지 등을 포함할 수 있다. 상기 제1 열팽창 계수는 30 ppm/℃ 내지 50 ppm/℃의 범위 이내에 있을 수 있다.
제1 안테나 절연층(320)은 제1 두께(T1)를 갖도록 형성될 수 있다. 제1 두께(T1)는 100 ㎛ 내지 150 ㎛의 범위 이내에 있을 수 있다. 또한, 제1 안테나 절연층(320)은 28GHz 또는 60GHz에서 0.020 내지 0.030의 유전 손실(Df, dissipation factor)을 가질 수 있다.
도 13에 도시된 바와 같이, 제1 안테나 절연층(320) 상에 방사체(radiator) 패턴층(330)을 형성할 수 있다.
방사체 패턴층(330)은 제1 안테나 절연층(320)에 형성된 제2 전송 콘택(312c)와 전기적으로 연결될 수 있다. 제1 전송 콘택(312a), 제1 전송 배선(312b) 및 제2 전송 콘택(312c)은 전송 라인(312)으로 제공될 수 있다. 따라서, 방사체 패턴층(330)은 전송 라인(312)에 의해 코어 연결 배선(122)과 전기적으로 연결될 수 있다.
도 14 및 도 15에 도시된 바와 같이, 방사체 패턴층(330) 상에 제2 안테나 절연층(340)이 형성될 수 있다. 제2 안테나 절연층(340)의 상부면에는 유도체(director) 패턴층(350)이 형성될 수 있다. 유도체 패턴층(350)이 형성된 제2 안테나 절연층(340)은 코어 기판 형태로 방사체 패턴층(330) 상에 부착될 수 있다.
유도체 패턴층(350)은 유도체 안테나 패턴(352) 및 유도체 접지 패턴(354)을 가질 수 있다. 유도체 패턴층(350)은 방사체 패턴층(330)과 전기적으로 절연될 수 있다.
예시적인 실시예들에 있어서, 제2 안테나 절연층(340)은 제2 열팽창 계수를 갖는 절연 물질을 포함할 수 있다. 상기 절연 물질은 폴리프로필렌글라이콜(polypropylene glycol, PPG)을 포함할 수 있다. 유도체 패턴층(350)이 형성된 제2 안테나 절연층(340)은 프리프레그를 이용한 동박적층판(CCL, Copper Clad Laminates)의 재료로 형성될 수 있다.
제2 안테나 절연층(340)의 상기 제2 열팽창 계수는 제1 안테나 절연층(320)의 상기 제1 열팽창 계수보다 작을 수 있다. 예를 들면, 상기 제2 열팽창 계수는 상기 제1 열팽창 계수의 1/3 내지 1/4일 수 있다. 상기 제2 열팽창 계수는 5 ppm/℃ 내지 15 ppm/℃의 범위 이내에 있을 수 있다.
제2 안테나 절연층(340)은 프레임(110)과 동일한 물질을 포함할 수 있다. 제2 안테나 절연층(340)의 상기 제2 열팽창 계수는 프레임(110)의 열팽창 계수와 실질적으로 동일할 수 있다.
제2 안테나 절연층(340)은 제2 두께(T2)를 갖도록 형성될 수 있다. 제2 안테나 절연층(340)의 제2 두께(T1)는 제1 안테나 절연층(320)의 제1 두께(T1)보다 클 수 있다. 예를 들면, 제2 두께(T2)는 제1 두께(T1)보다 적어도 2배일 수 있다. 제2 두께(T2)는 150 ㎛ 내지 350 ㎛의 범위 이내에 있을 수 있다. 또한, 제2 안테나 절연층(340)은 28GHz 또는 60GHz에서 0.001 내지 0.005의 유전 손실(Df, dissipation factor)을 가질 수 있다.
도 16은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 안테나 구조물의 구성을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 16을 참조하면, 반도체 패키지(11)의 안테나 구조물(300)은 프레임(110)의 제1 면(112) 상에 후면 재배선으로 제공되는 안테나 패턴들로서의 그라운드 패턴층(310), 방사체 패턴층(330) 및 유도체 패턴층(350)을 포함할 수 있다. 제1 안테나 절연층(320)은 그라운드 패턴층(310)과 방사체 패턴층(330) 사이에 개재될 수 있다. 제2 안테나 절연층(340)은 방사체 패턴층(330)과 유도체 패턴층(350) 사이에 개재될 수 있다.
그라운드 패턴층(310)은 밀봉 부재(130)의 전면 상에 구비되고, 제1 상부 절연막(160) 상에 그라운드 패턴층(310)을 커버하도록 구비될 수 있다. 제1 안테나 절연층(320)은 제1 상부 절연막(160) 상에 구비될 수 있다.
제1 전송 콘택(312a), 제1 전송 배선(312b), 제2 전송 콘택(312c), 제2 전송 배선(312d) 및 제3 전송 콘택(312e)은 전송 라인(312)으로 제공될 수 있다. 따라서, 방사체 패턴층(330)은 전송 라인(312)에 의해 코어 연결 배선(122)과 전기적으로 연결될 수 있다.
방사체 패턴층(330) 상에 제2 안테나 절연층(340)을 형성할 수 있다. 제2 안테나 절연층(340)의 상부면에는 제1 유도체 패턴층(350a)이 형성되고, 제2 안테나 절연층(340)의 하부면에는 제2 유도체 패턴층(350b)가 형성될 수 있다. 제1 및 제2 유도체 패턴층들(350a, 350b)이 형성된 제2 안테나 절연층(340)은 코어 기판 형태로 방사체 패턴층(330) 상에 부착될 수 있다.
제1 및 제2 유도체 패턴층들(350a, 350b)은 서로 대응하는 형상을 가질 수 있다. 또한, 방사체 패턴층(330)은 제1 및 제2 유도체 패턴층들(350a, 350b)과 대응하는 형상을 가질 수 있다.
이하에서는, 도 16의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 17 내지 도 19는 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 17을 참조하면, 먼저, 도 3 내지 도 10을 참조로 설명한 공정들과 동일하거나 유사한 공정들을 수행하여 프레임(110)의 제1 면(112) 상의 밀봉 부재(130) 상에 그라운드 패턴층(310)을 형성한 후, 밀봉 부재(130) 상에 그라운드 패턴층(310)을 커버하는 제1 상부 절연막(160) 및 제1 안테나 절연층(320)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 상부 절연막(160)은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다. 상기 제1 상부 절연막은 폴리머, 유전막 등을 포함할 수 있다. 이와 다르게, 상기 제1 상부 절연막은 감광성 절연 물질(PID)을 포함할 수 있다.
제1 상부 절연막(160)을 패터닝하여 제2 전송 콘택(312c)을 형성한 후, 제1 상부 절연막(160) 상에 상부 재배선으로서 제2 전송 배선(312d)을 형성할 수 있다. 제2 전송 배선(312d)은 제2 전송 콘택(312c)과 전기적으로 연결될 수 있다.
제1 안테나 절연층(320)은 제1 상부 절연막(160) 상에 제2 전송 배선(312d)을 커버하도록 구비될 수 있다. 제1 안테나 절연층(320)은 제1 두께(T1)를 갖도록 형성될 수 있다. 제1 두께(T1)는 100 ㎛ 내지 150 ㎛의 범위 이내에 있을 수 있다.
도 18을 참조하면, 제1 안테나 절연층(320) 상에 방사체 패턴층(330)을 형성할 수 있다.
방사체 패턴층(330)은 제1 안테나 절연층(320)에 형성된 제3 전송 콘택(312e)와 전기적으로 연결될 수 있다. 제1 전송 콘택(312a), 제1 전송 배선(312b), 제2 전송 콘택(312c), 제2 전송 배선(312d) 및 제3 전송 콘택(312e)은 전송 라인(312)으로 제공될 수 있다. 따라서, 방사체 패턴층(330)은 전송 라인(312)에 의해 코어 연결 배선(122)과 전기적으로 연결될 수 있다.
도 19를 참조하면, 방사체 패턴층(330) 상에 제2 안테나 절연층(340)을 형성할 수 있다. 제2 안테나 절연층(340)의 상부면에는 제1 유도체 패턴층(350a)이 형성되고, 제2 안테나 절연층(340)의 하부면에는 제2 유도체 패턴층(350b)가 형성될 수 있다. 제1 및 제2 유도체 패턴층들(350a, 350b)이 형성된 제2 안테나 절연층(340)은 코어 기판 형태로 방사체 패턴층(330) 상에 부착될 수 있다.
제1 및 제2 유도체 패턴층들(350a, 350b)은 서로 대응하는 형상을 가질 수 있다. 또한, 방사체 패턴층(330)은 제1 및 제2 유도체 패턴층들(350a, 350b)과 대응하는 형상을 가질 수 있다.
도 20은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 팬 아웃 패키지의 구성을 제외하고는 도 19를 참조로 설명한 반도체 패키지와 실질적으로 동일하거나 유사하다. 이에 따라, 동일하거나 유사한 구성요소들에 대해서는 동일하거나 유사한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 20을 참조하면, 반도체 패키지(12)의 팬 아웃 패키지(500)는 반도체 칩(200)을 둘러싸는 프레임으로서 몰드 기판(530)을 포함할 수 있다. 팬 아웃 패키지(500)는 재배선층(510), 재배선층(510) 상에 배치되는 반도체 칩(200) 및 재배선층(510) 상에 반도체 칩(200)을 커버하는 몰드 기판(530)을 포함할 수 있다. 몰드 기판(530)은 반도체 칩(200)이 배치된 영역을 벗어나는 팬 아웃 영역에 반도체 칩(200)과의 전기적 연결 통로의 역할을 수행하는 코어 연결 배선으로서의 도전성 접속 부재들(532)을 포함할 수 있다. 따라서, 반도체 패키지(10)는 팬 아웃 웨이퍼 레벨 패키지로서 제공될 수 있다.
예시적인 실시예들에 있어서, 재배선층(510)은 반도체 칩(200)의 칩 패드들(210) 및 도전성 접속 부재들(532)과 전기적으로 연결되는 복수 개의 재배선들(522)을 포함할 수 있다. 도전성 접속 부재(532)는 도전성 접속 기둥(532a) 및 도전성 접속 패턴(532b)를 포함할 수 있다.
반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 재배선층(510) 상에 실장될 수 있다. 이 경우에 있어서, 반도체 칩(200)은 칩 패드들(210)이 형성된 활성면이 재배선층(510)을 향하도록 재배선층(510) 상에 실장될 수 있다. 반도체 칩(200)의 칩 패드들(210)은 도전성 범프들, 예를 들면, 솔더 범프들(220)에 의해 재배선층(510)의 제4 재배선들(522d)의 랜딩 패드들과 전기적으로 연결될 수 있다.
몰드 기판(530)은 재배선층(510) 상에 반도체 칩(200)을 커버하도록 구비될 수 있다. 예를 들면, 몰드 기판(530)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
제1 전송 콘택(312a), 제1 전송 배선(312b), 제2 전송 콘택(312c), 제2 전송 배선(312d) 및 제3 전송 콘택(312e)은 전송 라인(312)으로 제공될 수 있다. 따라서, 방사체 패턴층(330)은 전송 라인(312)에 의해 상기 코어 연결 배선으로서의 코어 연결 배선으로서의 도전성 접속 부재(532)와 전기적으로 연결될 수 있다.
이하에서는, 도 20의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 21 내지 도 28은 예시적인 실시예들에 따른 반도체 패키지의 제조 방법을 나타내는 단면도들이다.
도 21 및 도 22를 참조하면, 더미 기판(22) 상에 재배선층(510)을 형성할 수 있다.
예시적인 실시예들에 있어서, 먼저, 더미 기판(22) 상에 제1 재배선들(522a)을 형성하고, 제1 재배선들(522a)의 일부들을 각각 노출시키는 제1 개구들을 갖는 제1 하부 절연막(520a)을 형성할 수 있다.
더미 기판(22)은 상기 재배선층을 형성하고 상기 재배선층 상에 적어도 하나의 반도체 칩을 적층하고 이를 커버하는 몰드 기판을 형성하기 위한 베이스 기판으로 사용될 수 있다. 더미 기판(22)은 반도체 공정이 수행되는 웨이퍼와 대응하는 크기를 가질 수 있다. 예를 들면, 더미 기판(22)은 실리콘 기판, 유리 기판, 비금속 또는 금속의 플레이트 등을 포함할 수 있다.
이어서, 더미 기판(22) 상의 제1 하부 절연막(520a) 상에 상기 제1 개구들을 통해 제1 재배선들(522a)과 각각 직접 접촉하는 제2 재배선들(522b)을 형성한 후, 제2 재배선들(522b)의 일부들을 각각 노출시키는 제2 개구들을 갖는 제2 하부 절연막(520b)을 형성할 수 있다.
이후, 제2 하부 절연막(520b) 상에 상기 제2 개구들을 통해 제2 재배선들(522b)과 각각 직접 접촉하는 제3 재배선들(522c)을 형성한 후, 제3 재배선들(522c)의 일부들을 각각 노출시키는 제3 개구들을 갖는 제3 하부 절연막(520c)을 형성할 수 있다.
이어서, 제3 하부 절연막(520c) 상에 상기 제3 개구들을 통해 제3 재배선들(522c)과 각각 직접 접촉하는 제4 재배선들(522d)을 형성한 후, 제4 재배선들(522d)의 일부들을 각각 노출시키는 제4 개구들을 갖는 제4 하부 절연막(520d)을 형성할 수 있다.
이에 따라, 더미 기판(22) 상에 재배선들(522)을 갖는 재배선층(510)을 형성할 수 있다.
도 23을 참조하면, 재배선층(510) 상에 반도체 칩(200)을 적층할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 플립 칩 본딩(flip chip bonding) 방식에 의해 재배선층(510) 상에 실장될 수 있다. 이 경우에 있어서, 반도체 칩(200)은 칩 패드들(210)이 형성된 활성면이 재배선층(510)을 향하도록 재배선층(510) 상에 실장될 수 있다. 반도체 칩(200)의 칩 패드들(210)은 도전성 범프들, 예를 들면, 솔더 범프들(220)에 의해 재배선층(510)의 제4 재배선들(522d)의 랜딩 패드들과 전기적으로 연결될 수 있다.
반도체 칩(200)의 상기 활성면과 재배선층(510) 상부면 사이에는 언더필 부재(도시되지 않음)가 채워질 수 있다.
도 24를 참조하면, 재배선층(510) 상에 반도체 칩(200)을 커버하는 몰드 기판(530)을 형성할 수 있다.
예시적인 실시예들에 있어서, 몰딩 공정에 의해 재배선층(510) 상에 몰딩 부재를 성형함으로써, 반도체 칩(200)을 커버하는 몰드 기판(530)을 형성할 수 있다. 예를 들면, 몰드 기판(530)은 에폭시 몰딩 컴파운드(epoxy molding compound)를 포함할 수 있다.
도 25 및 도 26을 참조하면, 몰드 기판(530)에 도전성 접속 기둥 영역들을 각각 노출시키는 개구들(531)을 형성한 후, 개구들(531) 내에 코어 연결 배선으로서의 도전성 접속 부재들(532)을 형성할 수 있다. 도전성 접속 부재(532)는 도전성 접속 기둥(532a) 및 도전성 접속 패턴(532b)를 포함할 수 있다.
예를 들면, 개구들(531)은 레이저 드릴 공정에 의해 형성될 수 있다. 개구(531)에 의해 노출된 패드(522d) 영역 상에 도금 공정을 수행하여 도전성 접속 기둥(532a)을 형성할 수 있다. 몰드 기판(530)의 상면 상에 시드막을 형성한 후, 상기 시드막을 패터닝하여 도전성 접속 패턴(532b)을 형성할 수 있다.
도 27을 참조하면, 몰드 기판(530) 상에 제1 상부 절연막(540)을 형성한 후, 제1 상부 절연막(540) 상에 그라운드 패턴층(310)을 형성할 수 있다. 이어서, 제1 상부 절연막(540) 상에 상에 그라운드 패턴층(310)을 커버하는 제2 상부 절연막(550) 및 제1 안테나 절연층(320)을 형성할 수 있다. 이 후, 제1 안테나 절연층(320) 상에 방사체 패턴층(330)을 형성할 수 있다.
예시적인 실시예들에 있어서, 제1 및 제2 상부 절연막들(540, 550)은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다. 상기 제1 및 제2 상부 절연막들은 폴리머, 유전막 등을 포함할 수 있다. 이와 다르게, 상기 제1 및 제2 상부 절연막들은 감광성 절연 물질(PID)을 포함할 수 있다.
제1 상부 절연막(540)을 패터닝하여 제1 전송 콘택(312a)을 형성한 후, 제1 상부 절연막(540) 상에 제1 상부 재배선으로서 제1 전송 배선(312b)을 형성할 수 있다. 제1 전송 배선(312b)은 제1 전송 콘택(312a)과 전기적으로 연결될 수 있다.
제2 상부 절연막(550)을 패터닝하여 제2 전송 콘택(312c)을 형성한 후, 제2 상부 절연막(550) 상에 제2 상부 재배선으로서 제2 전송 배선(312d)을 형성할 수 있다. 제2 전송 배선(312d)은 제2 전송 콘택(312c)과 전기적으로 연결될 수 있다.
제1 안테나 절연층(320)을 패터닝하여 제3 전송 콘택(312e)을 형성한 후, 제1 안테나 절연층(320) 상에 제3 상부 재배선으로서 방사체 패턴층(330)을 형성할 수 있다. 방사체 패턴층(330)은 제3 전송 콘택(312e)과 전기적으로 연결될 수 있다.
제1 전송 콘택(312a), 제1 전송 배선(312b), 제2 전송 콘택(312c), 제2 전송 배선(312d) 및 제3 전송 콘택(312e)은 전송 라인(312)으로 제공될 수 있다. 따라서, 방사체 패턴층(330)은 전송 라인(312)에 의해 상기 코어 연결 배선으로서의 코어 연결 배선으로서의 도전성 접속 부재(532)와 전기적으로 연결될 수 있다.
도 28을 참조하면, 방사체 패턴층(330) 상에 제2 안테나 절연층(340)을 형성할 수 있다. 제2 안테나 절연층(340)의 상부면에는 제1 유도체 패턴층(350a)이 형성되고, 제2 안테나 절연층(340)의 하부면에는 제2 유도체 패턴층(350b)가 형성될 수 있다. 제1 및 제2 유도체 패턴층들(350a, 350b)이 형성된 제2 안테나 절연층(340)은 코어 기판 형태로 방사체 패턴층(330) 상에 부착될 수 있다.
제1 및 제2 유도체 패턴층들(350a, 350b)은 서로 대응하는 형상을 가질 수 있다. 또한, 방사체 패턴층(330)은 제1 및 제2 유도체 패턴층들(350a, 350b)과 대응하는 형상을 가질 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12: 반도체 패키지
100, 500: 팬 아웃 패키지 110: 프레임
116: 캐비티 122: 코어 연결 배선
130: 밀봉 부재 140, 510: 재배선층
152, 522: 재배선 200: 반도체 칩
210: 칩 패드 220: 솔더 범프
300: 안테나 구조물 310: 그라운드 패턴층
311: 비아 홀 312: 전송 라인
320: 제1 안테나 절연층 330: 방사체 패턴층
332: 방사체 안테나 패턴 334: 방사체 접지 패턴
340: 제2 안테나 절연층 350: 유도체 패턴층
352: 유도체 안테나 패턴 354: 유도체 접지 패턴
400: 외부 접속 부재 530: 몰드 기판
532: 도전성 접속 부재

Claims (10)

  1. 재배선들을 갖는 재배선층;
    상기 재배선층 상에 배치되는 반도체 칩;
    상기 재배선층 상에서 상기 반도체 칩을 둘러싸며, 상기 재배선들과 전기적으로 연결되는 코어 연결 배선들을 갖는 프레임; 및
    상기 프레임 상에 구비되며, 순차적으로 적층된 그라운드 패턴층, 제1 안테나 절연층, 방사체 패턴층, 제2 안테나 절연층 및 유도체 패턴층을 구비하는 안테나 구조물을 포함하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 제1 안테나 절연층은 제1 열팽창 계수를 가지며, 상기 제2 안테나 절연층은 상기 제1 열팽창 계수보다 작은 제2 열팽창 계수를 갖는 반도체 패키지.
  3. 제 2 항에 있어서, 상기 제2 열팽창 계수는 상기 제1 열팽창 계수의 1/3 내지 1/4의 범위 내에 있는 반도체 패키지.
  4. 제 2 항에 있어서, 상기 제2 안테나 절연층의 상기 제2 열팽창 계수는 상기 프레임의 열팽창 계수와 동일한 반도체 패키지.
  5. 제 1 항에 있어서, 상기 제1 안테나 절연층은 제1 두께를 가지며 상기 제2 안테나 절연층은 상기 제1 두께보다 큰 제2 두께를 갖는 반도체 패키지.
  6. 제 5 항에 있어서, 상기 제1 두께는 100 ㎛ 내지 150 ㎛의 범위 내에 있고, 상기 제2 두께는 150 ㎛ 내지 350 ㎛의 범위 내에 있는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 방사체 패턴층은 전송 라인에 의해 상기 코어 연결 배선과 전기적으로 연결되는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 전송 라인은 상기 그라운드 패턴층에 구비된 비아 홀 내부에 관통하도록 연장하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 제2 안테나 절연층은 상기 프레임과 동일한 물질을 포함하는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 반도체 칩은 무선통신용 초고주파 칩(RFIC, radio frequency IC)을 포함하는 반도체 패키지.
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