TWI815314B - 電子封裝件及其製法 - Google Patents
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Abstract
一種電子封裝件，係於線路結構上設置電子結構與導電體，再將電子元件設於該電子結構與該導電體上且電性連接該電子結構與該導電體，之後將屏蔽結構連接該電子元件與該電子結構，以令該電子元件藉由該屏蔽結構隔絕外部訊號的干擾。
Description
本發明係有關一種電子封裝件，尤指一種具屏蔽結構之電子封裝件及其製法。
目前無線通訊技術已廣泛應用於各式消費性電子產品(如手機、平板電腦等)，以利接收或發送各種無線訊號。此外，為滿足消費性電子產品的攜帶及上網便利性，無線通訊模組之製造與設計係朝輕、薄、短、小之需求作開發，其中，平面天線(Patch Antenna)因具有體積小、重量輕與製造容易等特性而廣泛利用在電子產品之無線通訊模組中。
目前5G之相關應用技術於未來將全面商品化，相關應用頻率範圍約在1GHz~1000GHz之間的高頻頻段，其商業應用模式為5G搭配4G LTE，並於戶外架設一蜂巢式基站以配合設於室內的小基站，故5G行動通訊會於基站內使用大量天線以符合5G系統的大容量快速傳輸且低延遲之要求。
圖1係習知無線通訊模組之立體示意圖。如圖1所示，該無線通訊模組1係包括：一基板10、設於該基板10上之複數電子元件11、一天線結構12以及封裝材13。該基板10係為電路板並呈矩形體。該電子元件11係設於該基板10上
且電性連接該基板10。該天線結構12係為平面型且具有一天線本體120與一導線121，該天線本體120藉由該導線121電性連接該電子元件11。該封裝材13覆蓋該電子元件11與該部分導線121。
惟，習知無線通訊模組1中，該電子元件11與該天線結構12之間容易產生電磁干擾(Electromagnetic Interference，簡稱EMI)，因而造成該無線通訊模組1無法提供運作5G系統所需之電性功能。
因此，如何克服上述習知技術的問題，實已成目前亟欲解決的課題。
鑑於上述習知技術之種種缺失，本發明係提供一種電子封裝件，係包括：線路結構；電子結構，係設於該線路結構上且電性連接該線路結構；導電體，係設於該線路結構上且電性連接該線路結構；電子元件，係設於該電子結構與該導電體上且電性連接該電子結構與該導電體；以及屏蔽結構，係連接該電子元件與該電子結構。
本發明亦提供一種電子封裝件之製法，係包括：將電子結構與導電體設於一線路結構上，且令該電子結構與該導電體均電性連接該線路結構；於該電子結構與該導電體上設置電子元件，且令該電子元件電性連接該電子結構與該導電體；以及將屏蔽結構連接該電子元件與該電子結構。
前述之電子封裝件及其製法中，該電子結構係具有相對之第一表面與第二表面，該電子結構係以其第二表面結合於該線路結構上，且該第一表面係定義有連接該屏蔽結構之接地區。例如，該電子結構之第一表面上係於該接地區以外處配置複數電性連接該電子元件之訊號埠，且該接地區上係配置複數連
接該屏蔽結構之接地埠。進一步，該接地埠之寬度係為3微米。或者，該訊號埠與該接地埠之間的距離係至少為該接地埠之寬度的三倍。
前述之電子封裝件及其製法中，該電子結構與該導電體上係設置複數該電子元件，且複數該電子元件係區分有高頻元件及低頻元件。
前述之電子封裝件及其製法中，該屏蔽結構係遮蓋該電子元件之至少部分表面。
前述之電子封裝件及其製法中，復包括形成封裝體於該線路結構上以包覆該電子結構、導電體、電子元件及屏蔽結構。
前述之電子封裝件及其製法中，復包括堆疊天線結構於該線路結構上，以令該電子元件位於該線路結構與該天線結構之間。
由上可知，本發明之電子封裝件及其製法中，主要藉由屏蔽結構連接該電子元件與該電子結構，使該電子元件能隔絕外部訊號的干擾，故相較於習知技術，本發明之電子封裝件於該電子元件與天線結構之間不會產生電磁干擾(EMI)，因而能提供運作5G系統所需之電性功能，以達到5G系統之天線運作之需求。
1:無線通訊模組
10:基板
11:電子元件
12,27:天線結構
120:天線本體
121:導線
13:封裝材
2,4:電子封裝件
20:線路結構
20a:第一側
20b:第二側
200:第一絕緣層
201:第一線路層
21:第一電子元件
210,220,480:導電凸塊
211,221:絕緣材
22:第二電子元件
23,43:導電結構
231:第一導電體
232:第二導電體
24:電子結構
24a:第一表面
24b:第二表面
240:訊號埠
241:接地埠
25,45:封裝體
25a:第一包覆層
25b:第二包覆層
250:開孔
26:增層部
260:第二絕緣層
261:天線層
270:絕緣間隔體
271:天線體
28,48:屏蔽結構
29:導電元件
9:支撐板
D:寬度
L:距離
G:接地區
圖1係為習知無線通訊模組之立體示意圖。
圖2A至圖2H係為本發明之電子封裝件之製法的剖面示意圖。
圖3A係為圖2A之電子結構之另一態樣之剖面示意圖。
圖3B及圖3C係為圖2D之其它不同態樣之局部剖面示意圖。
圖4A至圖4B係為圖2A至圖2H之製法之其它實施例之剖面示意圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「上」、「第一」、「第二」及「一」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
圖2A至圖2H係為本發明之電子封裝件2之製法的剖面示意圖。
如圖2A所示，於一支撐板9上結合有線路結構20，該線路結構20係具有相對之第一側20a與第二側20b，且該線路結構20以其第二側20b結合至該支撐板9上。接著，於該線路結構20之第一側20a上形成複數電性連接該線路結構20之第一導電體231，且設置至少一電子結構24於該線路結構20之第一側20a上。
所述之線路結構20係為基板(substrate)構造，如具有核心層之封裝基板型式或無核心層(coreless)之載板型式，其中，該線路結構20包括至少一第一絕緣層200與設於該第一絕緣層200上之第一線路層201，如線路重佈層(redistribution layer，簡稱RDL)。
於本實施例中，形成該第一線路層201之材質係為銅，且形成該第一絕緣層200之材質係為如聚對二唑苯(Polybenzoxazole，簡稱PBO)、聚醯亞胺(Polyimide，簡稱PI)、預浸材(Prepreg，簡稱PP)等之介電材。
所述之支撐板9係例如為半導體材質(如矽或玻璃)之板體，其可藉由離型層(圖略)結合該線路結構20之第二側20b。
所述之第一導電體231係例如為柱狀體、線狀體或球狀體，其立設於該第一線路層201上並電性連接該第一線路層201。
於本實施例中，形成該第一導電體231之材質係為如銅、金之金屬材或銲錫材，但並不限於上述。
所述之電子結構24係為接地元件，如具有導電矽穿孔(Through-silicon via，簡稱TSV)之中介板(interposer)形式、虛晶片(dummy die)形式、橋接元件形式及其它非主動晶片形式。
於本實施例中，該電子結構24係具有相對之第一表面24a與第二表面24b，該電子結構24係以其第二表面24b黏固於該線路結構20之第一側20a上，且該第一表面24a係定義有至少一接地區G，並於該接地區G以外之第一表面24a上配置複數金屬凸塊狀之訊號埠240。例如，該接地區G上可依需求配置複數金屬凸塊狀之接地埠241，如圖3A所示，且該接地埠241之寬度D係為3微米，並使該訊號埠240與接地埠241之間的距離L係至少為該接地埠241之寬度D的3倍，以避免串音干擾(crosstalk)之問題。
如圖2B所示，形成一第一包覆層25a於該線路結構20之第一側20a上，以令該第一包覆層25a包覆該電子結構24與該複數第一導電體231，並使該第一導電體231與該訊號埠240(甚至該接地埠241)之部分表面外露於該第一包覆層25a。
於本實施例中，該第一包覆層25a係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該線路結構20之第一側20a上。
再者，可藉由整平製程，令該第一包覆層25a之上表面與該複數第一導電體231之端面及該複數訊號埠240(甚至該接地埠241)之頂面共平面，以外露該第一導電體231與該訊號埠240(甚至該接地埠241)。例如，該整平製程可採用研磨方式，移除該第一導電體231、訊號埠240(甚至該接地埠241)與第一包覆層25a之部分材質，而使該第一包覆層25a之上表面齊平該複數第一導電體231之端面及該複數訊號埠240(甚至該接地埠241)之頂面。
如第2C圖所示，設置第一電子元件21與第二電子元件22於該第一包覆層25a上，以令該第一電子元件21與第二電子元件22電性連接部分該複數第一導電體231，而部分該複數第一導電體231上則未設置該第一電子元件21與第二電子元件22，並使該第一電子元件21與第二電子元件22電性連接至該複數訊號埠240。另外，於該第一包覆層25a之上表面上形成複數開孔250，以令該電子結構24之部分第一表面24a(如該接地區G或該接地埠241)外露於該複數開孔250。
於本實施例中，該第一電子元件21與第二電子元件22均為主動元件，如半導體晶片，且各自藉由複數如銲錫材料之導電凸塊210,220以覆晶方式設於該第一導電體231與該訊號埠240上，並以如底膠之絕緣材211,221包覆該些導電凸塊210,220。然而，有關該電子元件電性連接該第一導電體231與該訊號埠240之方式繁多，如打線方式，並不限於上述。
再者，該第一電子元件21與第二電子元件22可為射頻晶片。例如，以6吉赫(GHz)頻段為界線，該第一電子元件21係為具有5G毫米波(mmWave)功能
之高頻晶片(即高於6GHz，如收發24~60GHz)，且該第二電子元件係為具有5G毫米波功能之低頻晶片(即6GHz以下，俗稱Sub-6GHz，如收發約410~7125兆赫(MHz))。
又，該些開孔250係位於該第一電子元件21與第二電子元件22之間。應可理解地，若該絕緣材211,221遮蓋該接地區G(或該接地埠241)，該些開孔250將貫穿該絕緣材211,221，以外露該接地區G(或該接地埠241)。
如第2D圖所示，於外露出該開孔250之第一表面24a(或該接地區G)上形成屏蔽結構28，且令該屏蔽結構28延伸連接該第一電子元件21與第二電子元件22。
於本實施例中，該屏蔽結構28係為金屬層，其以電鍍、化鍍或其它塗佈方式形成於該第一電子元件21與第二電子元件22之至少部分表面上並延伸至該開孔250中之第一表面24a(或該接地區G)上。例如，該屏蔽結構28係僅遮蓋該第一電子元件21與第二電子元件22之側面(如圖3B所示)，或復遮蓋該第一電子元件21與第二電子元件22之頂表面(如圖3C所示)，甚至遮該該第一電子元件21與第二電子元件22之多個側面與頂表面(如圖2D所示)。應可理解地，有關該屏蔽結構28之種類繁多，如框架、罩蓋等形式，並不限於上述。
於其它實施例中，亦可先將屏蔽結構48設於該第一電子元件21與第二電子元件22上，再將該第一電子元件21與第二電子元件22設於部分該複數第一導電體231與該電子結構24之上，如圖4A所示。應可理解地，若該屏蔽結構48無法接觸該電子結構24(或該接地區G)時，可藉由導電凸塊480連接該屏蔽結構48與該電子結構24(或該接地區G)，如圖4B所示。
如第2E圖所示，於部分未設置該第一電子元件21與第二電子元件22之複數第一導電體231上形成複數第二導電體232，再形成一第二包覆層25b於該第一包覆層25a上，以令該第二包覆層25b包覆該第一電子元件21與第二電子
元件22、屏蔽結構28及該複數第二導電體232，其中，該第一電子元件21與第二電子元件22及該屏蔽結構28可依需求外露或不外露於該第二包覆層25b。
於本實施例中，該第二導電體232係例如為柱狀體、線狀體或球狀體，其立設於該第一導電體231上以電性連接該第一導電體231。例如，形成該第二導電體232之材質係為如銅、金之金屬材或銲錫材，但並不限於上述。
再者，該第一導電體231與第二導電體232可作為導電結構23。例如，該第一導電體231與第二導電體232均為柱狀體，使該導電結構23成為多段式導電柱。或者，該導電結構43亦可為一體式導電柱，如圖4A所示。應可理解地，當該導電結構43為一體式導電柱時，其高度不同於該連接第一與第二電子元件21,22之第一導電體231之高度，但該導電結構43與該第一導電體231仍可依需求選擇同一製程製作或分開製作。
又，該第二包覆層25b係為絕緣材，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)、環氧樹脂(epoxy)或封裝材(molding compound)，其可用壓合(lamination)或模壓(molding)之方式形成於該第一包覆層25a上，故該第一包覆層25a與第二包覆層25b可作為封裝體25。應可理解地，該第一包覆層25a與第二包覆層25b可採用相同或相異材質，並無特別限制。
另外，可藉由整平製程，令該第二包覆層25b之上表面與該複數第二導電體232之端面共平面，以外露該第二導電體232。例如，該整平製程可採用研磨方式，移除該第二導電體232與第二包覆層25b之部分材質，而使該第二包覆層25b之上表面齊平該複數第二導電體232之端面。
於其它實施例中，該封裝體45亦可為以單一製程製作，如圖4B所示之電子封裝件4。例如，待完成該線路結構20上之佈設後(如圖4A所示之接置該第一與第二電子元件21,22後)，可於一次封裝製程中形成絕緣材，以作為該封裝體45，使該封裝體45包覆該電子結構24、第一導電體231、導電結構43、屏
蔽結構48、該些導電凸塊210,220,480、第一及第二電子元件21,22。應可理解地，可省略製作如底膠之絕緣材211,221。
如第2F圖所示，形成一增層部26於該封裝體25(或第二包覆層25b)上，使該增層部26電性連接該導電結構23(或該第二導電體232)。
於本實施例中，該增層部26係包含有至少一第二絕緣層260、及設於該第二絕緣層260上之第二線路層(如RDL形式)，以令該第二線路層電性連接該導電結構23(或該第二導電體232)。於本實施例中，該增層部26係僅配置單一第二線路層，供作為天線層261。
再者，形成該天線層261之材質係為銅，且形成該第二絕緣層260之材質係為如聚對二唑苯(PBO)、聚醯亞胺(PI)、預浸材(PP)之介電材。
如圖2G所示，於該增層部26上形成一配置有天線體271之絕緣間隔體270，以令該天線體271與天線層261分別位於該絕緣間隔體270相對兩側，以形成天線結構27，使該天線結構27堆疊於該線路結構20之第一側20a上，且使該第一電子元件21與第二電子元件22位於該線路結構20與該天線結構27之間。
於本實施例中，該天線體271與天線層261係以耦合方式傳輸訊號，並使該天線層261藉由該導電結構23電性連接該線路結構20，以作為該天線結構27之饋入線路。例如，該天線層261與該天線體271係可由交變電壓、交變電流或輻射變化產生輻射能量，且該輻射能量係為電磁場，以令該天線層261與該天線體271能相互電磁耦合，使天線訊號能於該天線層261與該天線體271之間傳遞。
再者，可藉由濺鍍(sputtering)、蒸鍍(vaporing)、電鍍、無電電鍍、化鍍或貼膜(foiling)等方式製作天線體271，且該天線層261與該天線體271之間無其它金屬材。
又，該絕緣間隔體270係為介電層，如聚醯亞胺(polyimide，簡稱PI)、乾膜(dry film)或封裝材(molding compound)等介電材，但並不限於上述。例如，該絕緣間隔體270之介電係數可依需求小於3.7。
如圖2H所示，移除該支撐板9，以外露該線路結構20之第二側20b，再形成複數如銲球之導電元件29於該線路結構20之第二側20b最外層之第一線路層201上。
於本實施例中，可形成一凸塊底下金屬層(Under Bump Metallurgy，簡稱UBM)於該線路結構20之第二側20b最外層之第一線路層201上，以利於結合該導電元件29。
因此，本發明之電子封裝件之製法主要藉由該屏蔽結構28之設計，以供第一電子元件21與第二電子元件22隔絕來自該天線結構27之訊號的干擾，故相較於習知技術，本發明之第一電子元件21及第二電子元件22與該天線結構27之間不會產生電磁干擾(Electromagnetic Interference，簡稱EMI)，因而該電子封裝件能提供運作5G系統所需之電性功能。
再者，該屏蔽結構28,48接地連接該電子結構24，可將該屏蔽結構28,48的電荷導入該電子結構24的接地區G，以進一步提升屏蔽的功效。
本發明復提供一種電子封裝件2,4，其包括：一具有第一線路層201之線路結構20、一電子結構24、複數第一導電體231、第一電子元件21與第二電子元件22以及一屏蔽結構28,48。
所述之線路結構20係具有相對之第一側20a與第二側20b。
所述之電子結構24係設於該線路結構20之第一側20a上且電性連接該線路結構20之第一線路層201。
所述之第一導電體231係設於該線路結構20之第一側20a上且電性連接該線路結構20之第一線路層201。
所述之第一電子元件21與第二電子元件22係設於該電子結構24與該第一導電體231上且電性連接該電子結構24與該第一導電體231。
所述之屏蔽結構28,48係接觸連接該第一電子元件21及第二電子元件22與該電子結構24。
於一實施例中，該電子結構24係具有相對之第一表面24a與第二表面24b，該電子結構24係以其第二表面24b結合於該線路結構20之第一側20a上，且該第一表面24a係定義有連接該屏蔽結構28之接地區G。例如，該電子結構24之第一表面24a上係於該接地區G以外處配置複數電性連接該第一電子元件21與第二電子元件22之訊號埠240，且該接地區G上係配置複數連接該屏蔽結構28,48之接地埠241。進一步，該接地埠241之寬度D係為3微米。或者，該訊號埠240與該接地埠241之間的距離L係至少為該接地埠241之寬度D的三倍。
於一實施例中，該電子結構24與該第一導電體231上係設置該第一電子元件21與第二電子元件22，且該第一電子元件21係為高頻元件，而該第二電子元件22係為低頻元件。
於一實施例中，該屏蔽結構28,48係遮蓋該第一電子元件21與第二電子元件22之至少部分表面。
於一實施例中，所述之電子封裝件2,4復包括形成於該線路結構20上以包覆該電子結構24、第一導電體231、第一電子元件21與第二電子元件22及屏蔽結構28之封裝體25,45。
於一實施例中，所述之電子封裝件2復包括堆疊於該線路結構20上之天線結構27，以令該第一電子元件21與第二電子元件22均位於該線路結構20與該天線結構27之間，且該天線結構27電性連接該線路結構20。
綜上所述，本發明之電子封裝件及其製法係藉由該屏蔽結構之設計，以供電子元件隔絕來自該天線結構之訊號的干擾，故本發明之電子封裝件於
該電子元件與該天線結構之間不會產生電磁干擾，因而能提供系統所需之電性功能。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
2:電子封裝件
20:線路結構
20a:第一側
20b:第二側
201:第一線路層
21:第一電子元件
22:第二電子元件
23:導電結構
231:第一導電體
232:第二導電體
24:電子結構
25:封裝體
27:天線結構
28:屏蔽結構
29:導電元件
G:接地區
Claims (18)
- 一種電子封裝件，係包括：線路結構；電子結構，係設於該線路結構上且電性連接該線路結構，其中，該電子結構係具有相對之第一表面與第二表面，該電子結構係以其第二表面結合於該線路結構上，且該第一表面係定義有接地區；導電體，係設於該線路結構上且電性連接該線路結構；電子元件，係設於該電子結構與該導電體上且電性連接該電子結構與該導電體；以及屏蔽結構，係連接該電子元件與該接地區。
- 如請求項1所述之電子封裝件，其中，該電子結構之第一表面上係於該接地區以外配置複數電性連接該電子元件之訊號埠。
- 如請求項2所述之電子封裝件，其中，該接地區上係配置複數連接該屏蔽結構之接地埠。
- 如請求項3所述之電子封裝件，其中，該接地埠之寬度係為3微米。
- 如請求項3所述之電子封裝件，其中，該訊號埠與該接地埠之間的距離係至少為該接地埠之寬度的三倍。
- 如請求項1所述之電子封裝件，其中，該電子結構與該導電體上係設置複數該電子元件，且複數該電子元件係區分有高頻元件及低頻元件。
- 如請求項1所述之電子封裝件，其中，該屏蔽結構係遮蓋該電子元件之至少部分表面。
- 如請求項1所述之電子封裝件，復包括形成於該線路結構上以包覆該電子結構、導電體、電子元件及屏蔽結構之封裝體。
- 如請求項1所述之電子封裝件，復包括堆疊於該線路結構上之天線結構，以令該電子元件位於該線路結構與該天線結構之間。
- 一種電子封裝件之製法，係包括：將電子結構與導電體設於一線路結構上，且令該電子結構與該導電體電性連接該線路結構，其中，該電子結構係具有相對之第一表面與第二表面，該電子結構係以其第二表面結合於該線路結構上，且該第一表面係定義有接地區；於該電子結構與該導電體上設置電子元件，且令該電子元件電性連接該電子結構與該導電體；以及將屏蔽結構連接該電子元件與該接地區。
- 如請求項10所述之電子封裝件之製法，其中，該電子結構之第一表面上係於該接地區以外配置複數電性連接該電子元件之訊號埠。
- 如請求項11所述之電子封裝件之製法，其中，該接地區上係配置複數連接該屏蔽結構之接地埠。
- 如請求項12所述之電子封裝件之製法，其中，該接地埠之寬度係為3微米。
- 如請求項12所述之電子封裝件之製法，其中，該訊號埠與該接地埠之間的距離係至少為該接地埠之寬度的三倍。
- 如請求項10所述之電子封裝件之製法，其中，該電子結構與該導電體上係設置複數該電子元件，且複數該電子元件係區分有高頻元件及低頻元件。
- 如請求項10所述之電子封裝件之製法，其中，該屏蔽結構係遮蓋該電子元件之至少部分表面。
- 如請求項10所述之電子封裝件之製法，復包括形成封裝體於該線路結構上以包覆該電子結構、導電體、電子元件及屏蔽結構。
- 如請求項10所述之電子封裝件之製法，復包括堆疊天線結構於該線路結構上，以令該電子元件位於該線路結構與該天線結構之間。
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