TW202018903A - 半導體封裝及包括其的天線模組 - Google Patents

半導體封裝及包括其的天線模組 Download PDF

Info

Publication number
TW202018903A
TW202018903A TW108131268A TW108131268A TW202018903A TW 202018903 A TW202018903 A TW 202018903A TW 108131268 A TW108131268 A TW 108131268A TW 108131268 A TW108131268 A TW 108131268A TW 202018903 A TW202018903 A TW 202018903A
Authority
TW
Taiwan
Prior art keywords
layer
metal
wiring
semiconductor package
hole
Prior art date
Application number
TW108131268A
Other languages
English (en)
Other versions
TWI770419B (zh
Inventor
李用軍
姜明杉
高永寬
高永燦
李彰培
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW202018903A publication Critical patent/TW202018903A/zh
Application granted granted Critical
Publication of TWI770419B publication Critical patent/TWI770419B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/58—Structural electrical arrangements for semiconductor devices not otherwise provided for, e.g. in combination with batteries
    • H01L23/64—Impedance arrangements
    • H01L23/66—High-frequency adaptations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4853—Connection or disconnection of other leads to or from a metallisation, e.g. pins, wires, bumps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/486—Via connections through the substrate with or without pins
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/12—Mountings, e.g. non-detachable insulating substrates
    • H01L23/13—Mountings, e.g. non-detachable insulating substrates characterised by the shape
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/34—Arrangements for cooling, heating, ventilating or temperature compensation ; Temperature sensing arrangements
    • H01L23/36—Selection of materials, or shaping, to facilitate cooling or heating, e.g. heatsinks
    • H01L23/367—Cooling facilitated by shape of device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/528—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5385—Assembly of a plurality of insulating substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L24/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/16—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different main groups of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. forming hybrid circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/2283—Supports; Mounting means by structural association with other equipment or articles mounted in or on the surface of a semiconductor substrate as a chip-type antenna or integrated with other components into an IC package
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/12—Supports; Mounting means
    • H01Q1/22—Supports; Mounting means by structural association with other equipment or articles
    • H01Q1/24—Supports; Mounting means by structural association with other equipment or articles with receiving set
    • H01Q1/241—Supports; Mounting means by structural association with other equipment or articles with receiving set used in mobile communications, e.g. GSM
    • H01Q1/242—Supports; Mounting means by structural association with other equipment or articles with receiving set used in mobile communications, e.g. GSM specially adapted for hand-held use
    • H01Q1/243—Supports; Mounting means by structural association with other equipment or articles with receiving set used in mobile communications, e.g. GSM specially adapted for hand-held use with built-in antennas
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q1/00—Details of, or arrangements associated with, antennas
    • H01Q1/36—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith
    • H01Q1/38—Structural form of radiating elements, e.g. cone, spiral, umbrella; Particular materials used therewith formed by a conductive layer on an insulating support
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01Q—ANTENNAS, i.e. RADIO AERIALS
    • H01Q21/00—Antenna arrays or systems
    • H01Q21/06—Arrays of individually energised antenna units similarly polarised and spaced apart
    • H01Q21/061—Two dimensional planar arrays
    • H01Q21/065—Patch antenna array
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6605—High-frequency electrical connections
    • H01L2223/6616—Vertical connections, e.g. vias
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
    • H01L2223/58—Structural electrical arrangements for semiconductor devices not otherwise provided for
    • H01L2223/64—Impedance arrangements
    • H01L2223/66—High-frequency adaptations
    • H01L2223/6661—High-frequency adaptations for passive devices
    • H01L2223/6677—High-frequency adaptations for passive devices for antenna, e.g. antenna included within housing of semiconductor device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24135—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/24137—Connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being arranged next to each other, e.g. on a common substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/23—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process
    • H01L2224/24—Structure, shape, material or disposition of the high density interconnect connectors after the connecting process of an individual high density interconnect connector
    • H01L2224/241—Disposition
    • H01L2224/24151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/24153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/24195—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being a discrete passive component
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/82—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected by forming build-up interconnects at chip-level, e.g. for high density interconnects [HDI]
    • H01L2224/821—Forming a build-up interconnect
    • H01L2224/82101—Forming a build-up interconnect by additive methods, e.g. direct writing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/50—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor for integrated circuit devices, e.g. power bus, number of leads
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H01L2924/141—Analog devices
    • H01L2924/142—HF devices
    • H01L2924/1421—RF devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19041—Component type being a capacitor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/1901—Structure
    • H01L2924/1904—Component type
    • H01L2924/19042—Component type being an inductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/19—Details of hybrid assemblies other than the semiconductor or other solid state devices to be connected
    • H01L2924/191—Disposition
    • H01L2924/19101—Disposition of discrete passive components
    • H01L2924/19105—Disposition of discrete passive components in a side-by-side arrangement on a common die mounting substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/301—Electrical effects
    • H01L2924/3025—Electromagnetic shielding

Abstract

一種半導體封裝包括：核心結構，具有第一貫穿孔且包括具有開口的框架、設置於開口中的被動組件、覆蓋框架及被動組件的第一包封體、設置於第一貫穿孔的內表面上的第一金屬層以及設置於開口的內表面上的第二金屬層；第一半導體晶片，設置於第一貫穿孔中且具有第一連接接墊；第二包封體，覆蓋核心結構及第一半導體晶片；連接結構，設置於核心結構及第一半導體晶片上且包括重佈線層；以及金屬圖案層，設置於第二包封體上。第一金屬層及第二金屬層經由具有彼此不同的高度的第一金屬通孔與第二金屬通孔連接至金屬圖案層。

Description

半導體封裝及包括其的天線模組
本揭露是有關於一種半導體封裝及一種包括其的天線模組。
隨著資訊技術（Information Technology，IT）裝置的普及，電子組件變得更複雜，且正在改變成能夠以高效能進行高速資料處理的環境。另外，在射頻（radio frequency，RF）產品的情形中，使用頻率增加，頻寬變寬，且多頻帶增加。在此種環境中，當區塊含有可能引起相互干擾的組件（例如具有高時脈的應用處理器（application processor，AP）晶片或高頻射頻晶片）時，需要使用相對小的大小的封裝或模組產品來隔離區塊。
本揭露的態樣提供一種半導體封裝及一種天線模組，所述半導體封裝及天線模組能夠在包括多個晶片及組件的同時有效地屏蔽不同類型的區塊之間的電磁干擾，同時改善散熱效果，進而使天線與天線之間的訊號路徑的設計最小化以確保全向覆蓋特性並提高天線接收靈敏度。
根據本揭露的態樣，提供一種具有開口及貫穿孔的核心結構以達成不同類型的區塊，所述區塊各自包括組件及晶片。在各個開口的內壁及貫穿孔的內壁上形成有金屬層，在包封體上形成有金屬層，形成金屬通孔層以連接金屬層，進而防止不同類型的區塊之間的電磁干擾、改善散熱效果且有利於相對緊湊的半導體封裝的設計。
根據本揭露的態樣，一種半導體封裝包括：核心結構，具有第一貫穿孔，所述核心結構包括具有開口的框架、設置於所述開口中的被動組件、覆蓋所述框架及所述被動組件中的每一者的至少一部分並填充所述開口的至少一部分的第一包封體、設置於所述第一貫穿孔的內表面上的第一金屬層以及設置於所述開口的內表面上的第二金屬層；第一半導體晶片，設置於所述第一貫穿孔中，所述第一半導體晶片具有上面設置有第一連接接墊的第一主動面以及與所述第一主動面相對的第一非主動面；第二包封體，覆蓋所述核心結構及所述第一半導體晶片中的每一者的至少一部分，並填充所述第一貫穿孔的至少一部分；連接結構，設置於所述核心結構及所述第一主動面上，且包括電性連接至所述第一連接接墊及所述被動組件的重佈線層；以及金屬圖案層，設置於所述第二包封體上。所述第一金屬層及所述第二金屬層分別被設置成延伸至所述第一包封體及所述框架的面對所述金屬圖案層的表面，且所述第一金屬層及所述第二金屬層經由具有彼此不同的高度的第一金屬通孔與第二金屬通孔連接至所述金屬圖案層。
根據本揭露的另一態樣，一種天線模組包括：上述半導體封裝；以及天線基板，設置於所述半導體封裝上。所述天線基板包括配線結構及天線結構，所述配線結構包括饋電圖案，所述天線結構設置於所述配線結構上且包括天線圖案及接地圖案，且所述半導體封裝及所述天線基板經由設置於所述連接結構與所述配線結構之間的多個電性連接金屬連接至彼此。
根據本揭露的另一態樣，一種半導體封裝包括：核心結構，其中嵌置有第一半導體晶片、第二半導體晶片及被動組件；連接結構，設置於所述核心結構的第一側上，覆蓋所述第一半導體晶片、所述第二半導體晶片及所述被動組件，且包括重佈線層，所述重佈線層電性連接至所述第一半導體晶片的第一連接接墊、所述第二半導體晶片的第二連接接墊及所述被動組件；以及金屬圖案層，設置於所述核心結構的與所述第一側相對的第二側上，並覆蓋所述第一半導體晶片、所述第二半導體晶片及所述被動組件。所述核心結構包括：第一金屬層，環繞所述第一半導體晶片的側表面，第二金屬層，接觸所述第一金屬層並環繞所述第一半導體晶片的所述側表面，第三金屬層，環繞所述被動組件及所述第二半導體晶片的側表面，以及第四金屬層，與所述第三金屬層間隔開且環繞所述第二半導體晶片的所述側表面。所述金屬圖案層電性連接至所述第一金屬層至所述第四金屬層中的每一者。
在下文中，將參照附圖如下所述闡述本揭露的實施例。電子裝置
圖1是示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括實體連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一同彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層式陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一同彼此組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可實體連接或電性連接至主板1010的其他組件或者可不實體連接或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（未示出）、視訊編解碼器（未示出）、功率放大器（未示出）、羅盤（未示出）、加速度計（未示出）、陀螺儀（未示出）、揚聲器（未示出）、大容量儲存單元（例如硬碟驅動機）（未示出）、光碟（compact disk，CD）驅動機（未示出）、數位多功能碟（digital versatile disk，DVD）驅動機（未示出）等。然而，該些其他組件並非僅限於此，而是亦可包括端視電子裝置1000的類型等而用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機（digital video camera）、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2是示出電子裝置的實例的示意性立體圖。
參照圖式，電子裝置可為例如智慧型電話1100。在智慧型電話1100中，可採用半導體封裝形式來應用射頻積體電路（radio frequency integrated circuit，RFIC），且可採用基板或模組形式來應用天線。射頻積體電路與天線可在智慧型電話1100中進行電性連接以使得天線訊號在各個方向上的輻射（R）皆為可能的。包括半導體封裝的基板或模組以及包括射頻積體電路的天線可採用各種形式應用於電子裝置（例如智慧型電話）中。半導體封裝
一般而言，在半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理影響或化學影響而被損壞。因此，半導體晶片可能無法單獨使用，而是可封裝在電子裝置等中並以封裝狀態使用。
此處，就電性連接而言，由於半導體晶片與電子裝置的主板之間存在電路寬度差異，因此需要半導體封裝。詳言之，半導體晶片的連接接墊的大小及半導體晶片的連接接墊之間的間隔非常精密，但電子裝置中所使用的主板的組件安裝接墊的大小及主板的組件安裝接墊之間的間隔明顯大於半導體晶片的連接接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
端視半導體封裝的結構及目的而定，藉由封裝技術製造的半導體封裝可被分類成扇入型半導體封裝或扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述所述扇入型半導體封裝及所述扇出型半導體封裝。扇入型半導體封裝
圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4是示出扇入型半導體封裝的封裝製程的示意性剖視圖。
參照圖3A至圖4，半導體晶片2220可為例如處於裸狀態的積體電路（integrated circuit，IC），半導體晶片2220包括本體2221、連接接墊2222及鈍化層2223，本體2221包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等，連接接墊2222形成於本體2221的一個表面上且包含導電材料（例如鋁（Al）等），鈍化層2223（例如氧化物層、氮化物層等）形成於本體2221的一個表面上且覆蓋連接接墊2222的至少一些部分。在此種情形中，由於連接接墊2222可為明顯小的，因此可能難以將積體電路（IC）安裝於中間水平高度的印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可端視半導體晶片2220的大小而定，在半導體晶片2220上形成連接構件2240以對連接接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：使用絕緣材料（例如感光成像介電（photoimagable dielectric，PID）樹脂）在半導體晶片2220上形成絕緣層2241；形成使連接接墊2222開口的通孔孔洞2243h；以及接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。舉例而言，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接接墊（例如輸入/輸出（input/output，I/O）端子）皆設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已採用扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以在具有緊湊的大小的同時實施快速的訊號傳輸。
然而，由於在扇入型半導體封裝中，所有輸入/輸出端子皆需要設置於半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊的大小的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。此乃因，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的大小及半導體晶片的輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的大小及半導體晶片的輸入/輸出端子之間的間隔仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5是示出扇入型半導體封裝安裝於印刷電路板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖6是示出扇入型半導體封裝嵌置於印刷電路板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接接墊2222（例如，輸入/輸出端子）可經由印刷電路板2301進行重佈線，且扇入型半導體封裝2200可以扇入型半導體封裝2200安裝於印刷電路板2301上的狀態最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外側可被模製材料2290等覆蓋。作為另外一種選擇，扇入型半導體封裝2200可嵌置於單獨的印刷電路板2302中，半導體晶片2220的連接接墊2222（例如，輸入/輸出端子）可以扇入型半導體封裝2200嵌置於印刷電路板2302中的狀態由印刷電路板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的印刷電路板上，且接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可以扇入型半導體封裝嵌置於印刷電路板中的狀態在電子裝置的主板上進行安裝並使用。扇出型半導體封裝
圖7是示出扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可被包封體2130保護，且半導體晶片2120的連接接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可更形成有鈍化層2150，且在鈍化層2150的開口中可更形成有凸塊下金屬層2160。在凸塊下金屬層2160上可更形成有焊料球2170。半導體晶片2120可為包括本體2121、連接接墊2122、鈍化層（未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、重佈線層2142及通孔2143，重佈線層2142形成於絕緣層2141上，通孔2143將連接接墊2122與重佈線層2142電性連接至彼此。
如上所述，扇出型半導體封裝可具有半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並設置於半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要設置於半導體晶片內。因此，當半導體晶片的大小減小時，需要減小球的大小及節距，進而使得可能無法在扇入型半導體封裝中使用標準化球佈局（standardized ball layout）。另一方面，如上所述，扇出型半導體封裝具有半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而朝半導體晶片之外進行重佈線並設置於半導體晶片之外的形式。因此，即使在半導體晶片的大小減小的情形中，在扇出型半導體封裝中亦可照樣使用標準化球佈局，進而使得扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，如下所述。
圖8是示出扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖8，扇出型半導體封裝2100可經由焊料球2170等安裝於電子裝置的主板2500上。舉例而言，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接接墊2122重佈線至位於半導體晶片2120的大小之外的扇出區，進而使得在扇出型半導體封裝2100中可照樣使用標準化球佈局。因此，扇出型半導體封裝2100無須使用單獨的印刷電路板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可以較使用印刷電路板的扇入型半導體封裝的厚度小的厚度來實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型電子組件封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更緊湊的形式來實施，且可解決因出現翹曲（warpage）現象而導致的問題。
同時，扇出型半導體封裝是指如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響的封裝技術，且扇出型半導體封裝是與印刷電路板（PCB）（例如球柵陣列（ball grid array，BGA）基板等）的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、用途等不同的規格、用途等，且印刷電路板中嵌置有扇入型半導體封裝。天線模組
圖9是示出天線模組的實例的示意性剖視圖。
圖10是示出沿線I-I'截取的應用於圖9所示天線模組的半導體封裝的示意性平面圖。
圖11是示出應用於圖9所示天線模組的半導體封裝的示意性電磁屏蔽方塊圖。
根據實例的天線模組300A可包括半導體封裝100A及設置於半導體封裝100A上的天線基板200。在此種情形中，半導體封裝100A與天線基板200可藉由設置於半導體封裝100A與天線基板200之間的多個第二電性連接金屬180電性連接至彼此。
根據實例的半導體封裝100A可包括：核心結構110，具有第一貫穿孔110HA；第一半導體晶片121，設置於第一貫穿孔110HA中，第一半導體晶片121具有上面設置有第一連接接墊121P的第一主動面以及與第一主動面相對的第一非主動面；第二包封體130，覆蓋核心結構110及第一半導體晶片121中的每一者的至少一部分，並填充第一貫穿孔110HA的至少一部分；連接結構140，設置於核心結構110及第一半導體晶片121的第一主動面上，且包括電性連接至第一連接接墊121P的重佈線層142；以及金屬圖案層132，設置於第二包封體130上。
核心結構110可包括：框架111，具有開口111H；第一被動組件112A及第二被動組件112B，設置於開口111H中且電性連接至重佈線層142；第一包封體113，覆蓋框架111以及第一被動組件112A及第二被動組件112B中的每一者的至少一部分並填充開口111H的至少一部分；第一金屬層115A，設置於第一貫穿孔110HA的內表面上；以及第二金屬層115B，設置於開口111H的內表面上。在此種情形中，第一金屬層115A及第二金屬層115B可延伸至第一包封體113及框架111中的每一者的面對金屬圖案層132的表面，且第一金屬層115A及第二金屬層115B可經由具有不同的高度的第一金屬通孔133A與第二金屬通孔133B連接至金屬圖案層132。舉例而言，金屬圖案層132可設置於第二包封體130上以覆蓋第一半導體晶片121以及第一被動組件112A及第二被動組件112B的第一非主動面中的每一者的正上方的區，第二包封體130可覆蓋第一包封體113的面對金屬圖案層132的表面，第一金屬通孔133A可穿過第二包封體130，第二金屬通孔133B可穿過第一包封體113及第二包封體130，且第二金屬通孔133B可高於第一金屬通孔133A。
核心結構110可更具有設置於開口111H中的第二貫穿孔110HB，且可更包括設置於第二貫穿孔110HB的內表面上的第三金屬層115C。在第二貫穿孔110HB中可設置有第二半導體晶片122，第二半導體晶片122具有上面設置有第二連接接墊122P的第二主動面以及與第二主動面相對的第二非主動面。第二包封體130可覆蓋第二半導體晶片122的至少一部分且可填充第二貫穿孔110HB的至少一部分。連接結構140可設置於第二半導體晶片122的主動面上，且重佈線層142可電性連接至第二連接接墊122P。金屬圖案層132可設置於第二包封體130上以覆蓋第二半導體晶片122的第二非主動面的正上方的區。第三金屬層115C可延伸至第一包封體113的面對金屬圖案層132的表面，且第三金屬通孔133C可對第三金屬層115C與金屬圖案層132進行連接。相似於第一金屬通孔133A，第三金屬通孔133C可僅穿透第二包封體130，且可具有與第一金屬通孔133A相同或實質上相同的高度。
如上所述，在根據實例的半導體封裝100A中，不同類型的區塊B1、B2及B3可分別包括第一半導體晶片121、第二半導體晶片122以及第一被動組件122A及第二被動組件122B，且可分別藉由第一貫穿孔110HA、第二貫穿孔110HB及開口111H達成。在此種情形中，所述不同類型的區塊B1、B2及B3可藉由形成於第一貫穿孔110HA及第二貫穿孔110HB的內壁上的第一金屬層115A及第三金屬層115C、形成於開口111H的內壁上的第二金屬層115B、形成於包封體130上的金屬圖案層132以及對區塊B1、B2及B3進行連接的第一金屬通孔133A至第三金屬通孔133C彼此隔離。因此，可有效地阻擋相互電磁干擾，且亦可改善散熱效果。
根據實例的半導體封裝100A可具有其中第一被動組件112A及第二被動組件112B嵌置於核心結構110中以用於緊湊設計的配置。在此種情形中，其中設置有半導體晶片121的區塊B1可以預定距離與其中設置有第一被動組件112A及第二被動組件112B的區塊B2間隔開，以藉由積層多個層（例如設置於區塊B1與區塊B2之間的兩個（2）、三個（3）或更多層）的第一金屬層115A及第二金屬層115B屏蔽電磁波。在其中設置有第二半導體晶片122的區塊B3的情形中，其中重要的是縮短自第二半導體晶片122至第一被動組件112A及第二被動組件112B的訊號路徑，第一被動組件112A及第二被動組件112B可設置於區塊B2中，但是可藉由第三金屬層115C屏蔽電磁波。端視第一半導體晶片121及第二半導體晶片122的類型而定，可相對於第一被動組件112A及第二被動組件112B來使設計最佳化。在一個實例中，第一半導體晶片121可包括射頻積體電路（RFIC），第二半導體晶片122可包括電源管理積體電路（power management integrated circuit，PMIC），且第一被動組件112A及第二被動組件112B可包括電容器112A及/或電感器112B。
第二金屬層115B亦可相對於開口111H設置於框架111的外表面上。在此種情形中，第一貫穿孔110HA的內表面的至少一部分可為第二金屬層115B。第二金屬層115B可具有延伸埠，延伸埠設置於核心層111-1的一部分的上表面及/或下表面上，作為第一貫穿孔110HA及開口111H的分隔壁。就此而言，設置於第一貫穿孔110HA的內表面上及開口111H的內表面上的第二金屬層115B的部分的厚度可彼此相同或實質上相同。因此，第一貫穿孔110HA的內表面上的第二金屬層115B可實體接觸第一金屬層115A。在此種情形中，其中設置有第一半導體晶片121的區塊B1的電磁屏蔽及散熱效果可進一步最大化，且可使核心結構110與第一金屬層115A之間的黏合力更優異。第二金屬層115B可在開口111H中與第三金屬層115C實體間隔開預定距離，且第一包封體113可設置於第二金屬層115B與第三金屬層115C之間。在此種情形中，核心結構110中的不同類型的區塊B2及B3的電磁波屏蔽設計可更緊湊。
核心結構110可更包括：絕緣層116，設置於第一被動組件112A及第二被動組件112B的面對連接結構140的表面上；配線層117，設置於絕緣層116上；以及配線通孔118，穿過絕緣層116並將配線層117電性連接至第一被動組件112A及第二被動組件112B。在此種情形中，第一半導體晶片121及第二半導體晶片122的第一主動面及第二主動面與配線層117的接觸連接結構140的表面可彼此共面。由於第一貫穿孔110HA及第二貫穿孔110HB亦可穿過絕緣層116，因此第一貫穿孔110HA及第二貫穿孔110HB的深度可較僅穿過框架111的開口111H的深度深。因此，第一貫穿孔110HA的底表面及第二貫穿孔110HB的底表面可相對於開口111H的底表面具有台階差以使得第一半導體晶片121及第二半導體晶片122中的每一者的第一主動面及第二主動面與配線層117的接觸連接結構140的表面可彼此共面。
無論第一半導體晶片121及第二半導體晶片122如何，可選擇絕緣層116的材料。舉例而言，包含無機填料的非感光絕緣材料可不為感光成像介電質（PID），例如，可使用味之素積層膜（Ajinomoto Build-up Film，ABF）等。此種非感光絕緣材料的膜類型在平整性方面可為優異的，以使得由第一被動組件112A及第二被動組件112B的突出電極引起的波動及開裂問題可得到改善。此種非感光絕緣材料中的開口亦可藉由雷射通孔形成。即使當第一包封體113的材料被泵送至第一被動組件112A及第二被動組件112B的電極上時，亦可藉由雷射通孔將電極有效地打開。因此，由電極開路故障引起的問題亦可得到解決。
另外，作為連接結構140的絕緣層141，可採用與傳統情形類似的方式使用感光成像介電質（PID）。在此種情形中，由於可藉由光通孔引入精細節距，因此可採用與傳統情形相似的方式非常有效地對第一半導體晶片121及第二半導體晶片122的數十至數百萬個第一連接接墊121P及第二連接接墊122P進行重佈線。由於可選擇性地控制上面形成有配線層117及配線通孔118的絕緣層116的材料以及上面形成有重佈線層142及連接通孔143的絕緣層141的材料，因此可發揮優異的合併效果。
在根據實例的半導體封裝100A中，多個第一被動組件112A及第二被動組件112B可與第一半導體晶片121及第二半導體晶片122一同設置於單個封裝中以進行模組化。因此，由於組件之間的間隔可被最小化，因此可使印刷電路板（例如主板）上的安裝面積最小化。另外，由於第一半導體晶片121及第二半導體晶片122與第一被動組件112A及第二被動組件112B之間的電性路徑可被最小化，因此雜訊問題可得到解決。可首先利用第一包封體113對第一被動組件112A及第二被動組件112B進行包封，且接著可利用第二包封體130對第一半導體晶片121及第二半導體晶片122進行包封。由於第一被動組件112A及第二被動組件112B的不良安裝而引起的第一半導體晶片121及第二半導體晶片122的良率問題可藉由兩個（2）或更多次包封（利用第一包封體113及第二包封體130進行）得到解決。此外，可藉由安裝及包封第一被動組件112A及第二被動組件112B來使異物對第一半導體晶片121及第二半導體晶片122的影響最小化。
接下來，根據實例的天線基板200可包括天線結構210以及配線結構220，在天線結構210中，包括天線圖案212aA的第一圖案層212a設置於介電層211的上表面上，包括接地圖案212bG的第二圖案層212b設置於介電層211的下表面上，且包括饋線通孔213F的導體通孔層213形成於介電層211中，饋線通孔213F穿過介電層211且電性連接至天線圖案212aA，配線結構220設置於天線結構210下方且包括配線層222，配線層222包括電性連接至饋線通孔213F的饋電圖案222F。天線結構210可較配線結構220厚。
當天線可由單個複合模組與RFIC一同形成時，需要慮及如何實施天線、接地元件（ground）、介電材料、饋線等來確定共振頻率及天線的頻寬。舉例而言，應恆定地維持會敏感地影響天線特性的天線與接地元件之間的距離（例如，空氣層的厚度或介電材料的厚度）以確保天線的穩定的輻射特性。
在傳統方法中，在半導體封裝的重佈線層上可形成天線，但是可在主板上形成接地元件。在此種情形中，應將天線與接地元件之間的厚度或距離確保成封裝的焊料球的高度。可能存在當將封裝安裝於主板上時，端視焊料球的高度而可出現厚度差異的問題。在此種情形中，由於可使用空氣層作為介電材料，因此天線的大小可能會不利地增大。此外，在此種情形中，可將磁通量或異物插入至天線與接地元件之間的空間，且因此，天線的特性可能受到很大影響。此外，在此種情形中，當在RFIC中產生熱量時，由於難以確保足夠的散熱路徑，因此在應用於使用相對大量電力的裝置中存在限制。
在根據實例的天線模組300A的情形中，可採用疊層封裝（POP）的形式將其中第一半導體晶片121與第二半導體晶片122（例如RFIC及/或PMIC）以面朝上的形式封裝的半導體封裝100A連接至天線基板200，天線基板200包括天線圖案212aA（例如貼片天線等）。在此種情形中，引入至天線基板200的天線結構210可在相對於介電層211的兩側上具有天線圖案212aA及接地圖案212bG，且饋線通孔213F可藉由穿過介電層211的導體通孔層213等達成。因此，無論外部環境如何改變，皆可穩定地確保天線模組300A中的天線圖案212aA與接地圖案212bG之間的距離，以使得天線圖案212aA的輻射特性可得到維持。然而，天線圖案212aA與第一半導體晶片121及第二半導體晶片122之間的訊號路徑可得到最小化以確保穩定的RF特性等。
可適當地使用天線基板200的天線結構210的介電層211的介電常數（Dk）及半導體封裝100A的核心結構110的框架111的介電常數（Dk）以簡化整個模組的結構，進而提高空間效率並同時降低成本。此外，可防止由於天線圖案212aA與接地圖案212bG之間的空間中的異物的影響而引起的天線圖案212aA的效能降低。另外，可藉由引入核心結構110來增加天線模組300A的剛性，且核心結構110可提供電性連接路徑。因此，可有效地提供用於藉由第一電性連接金屬170連接至天線模組300A中的主板等的訊號路徑。另外，由於第一被動組件112A及第二被動組件112B與第一半導體晶片121及第二半導體晶片122可一同嵌置於半導體封裝100A中，因此訊號、功率等的損耗亦可被最小化。
在下文中，將參照圖式更詳細地闡述天線模組300A的組件。
首先，如上所述，根據實例的半導體封裝100A可包括核心結構110，核心結構110包括框架111、第一被動組件112A及第二被動組件112B、第一包封體113、第一金屬層至第三金屬層115A、115B及115C、絕緣層116、配線層117及配線通孔118、第一半導體晶片121及第二半導體晶片122、第二包封體130、金屬圖案層132、第一金屬通孔至第三金屬通孔133A、133B及133C以及連接結構140。另外，根據實例的半導體封裝100A可更包括背側配線層134、背側配線通孔135、第一鈍化層150、第二鈍化層160、第一電性連接金屬170及第二電性連接金屬180。此處使用的用語「背側」可基於第一半導體晶片121及第二半導體晶片122確定，例如，指代第一非主動面及第二非主動面所面對的側，且在下文中，用語「背側」採用與上述相似的方式應用。
核心結構110可基本上具有第一貫穿孔110HA。在第一貫穿孔110HA中，第一半導體晶片121可設置成以預定距離與第一貫穿孔110HA的壁表面間隔開。第一貫穿孔110HA可被形成為完全穿過核心結構110，且第一貫穿孔110HA的壁表面可連續地形成以環繞第一半導體晶片121。此僅為實例，且第一貫穿孔110HA的形狀可採用其他形式進行各種修改。
核心結構110可包括：框架111，具有開口111H；第一被動組件112A及第二被動組件112B，設置於開口111H中且電性連接至重佈線層142；第一包封體113，覆蓋框架111以及第一被動組件112A及第二被動組件112B中的每一者的至少一部分並填充開口111H的至少一部分；第一金屬層115A，設置於第一貫穿孔110HA的內表面上；以及第二金屬層115B，設置於開口111H的內表面上且被設置成延伸至框架111的上表面及下表面。
框架111可包括多個核心配線層111-2a及111-2b，且可減少連接結構140的重佈線層142的層的數目。框架111可包括電性連接核心配線層111-2a及111-2b的核心配線通孔層111-3，且亦可用作用於在垂直方向上進行電性連接的連接結構。根據核心層111-1的特定材料，半導體封裝100A的剛性可進一步提高，且可執行確保第一包封體113的厚度的均勻性的功能。框架111可具有開口111H，且被動組件112A及112B可在開口111H中以預定距離與開口111H的壁表面間隔開。開口111H可被形成為完全穿過框架111，且開口111H的壁表面可連續地形成以環繞被動組件125A及125B。此僅為實例，且框架111及開口111H的形狀可採用不同的形式進行各種修改。
框架111可包括核心層111-1、設置於核心層111-1的上表面上的第一核心配線層111-2a、設置於核心層111-1的下表面上的第二核心配線層111-2b以及穿過核心層111-1並對第一核心配線層111-2a及第二核心配線層111-2b進行連接的核心配線通孔層111-3。例如核心配線通孔層111-3等配線結構可與作為第一貫穿孔110HA及開口111H的分隔壁的核心層111-1的部分間隔開。框架111的第一核心配線層111-2a及第二核心配線層111-2b可較連接結構140的重佈線層142厚，但是圖式中未詳細示出。根據第一半導體晶片121及第二半導體晶片122的比例而定，框架111的第一核心配線層111-2a及第二核心配線層111-2b可藉由基板製程採用相對大的大小形成。連接結構140的重佈線層142可採用相對小的大小形成以用於精細的設計及高密度設計。
核心層111-1的材料不受特別限制。舉例而言，可使用絕緣材料。可與無機填料（例如預浸體、ABF、FR-4、雙馬來醯亞胺三嗪（bismaleimide triazine，BT）等）一同使用熱固性樹脂（例如環氧樹脂）、熱塑性樹脂（例如聚醯亞胺）或玻璃纖維、玻璃布或玻璃織物作為絕緣材料。視需要，可使用感光成像介電（PID）樹脂。舉例而言，端視所需的材料屬性而定，可應用低耗散因數（dissipation factor，Df）及低介電常數的傳統覆銅疊層板（copper clad laminate，CCL）或低耗散因數及高介電常數的玻璃系或陶瓷系絕緣材料作為核心層111-1的材料。
第一核心配線層111-2a及第二核心配線層111-2b可執行對第一半導體晶片121及第二半導體晶片122的連接接墊121P及122P進行重佈線的角色。另外，當在垂直方向上將半導體封裝100A電性連接至其他組件時，可使用半導體封裝100A作為連接圖案。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等金屬材料作為用於形成第一核心配線層111-2a及第二核心配線層111-2b的材料。第一核心配線層111-2a及第二核心配線層111-2b可端視所述層的所需設計而執行各種功能。舉例而言，可包括接地（ground，GND）圖案、功率（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、功率（PWR）圖案等之外的各種訊號，例如資料訊號等。此外，可包括通孔接墊等。
核心配線通孔層111-3可對形成於不同層上的第一核心配線層111-2a與第二核心配線層111-2b進行電性連接以在框架111中形成電性路徑。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為用於形成核心配線通孔層111-3的材料。核心配線通孔層111-3亦可為完全填充有金屬材料的填充型通孔，或者為其中沿通孔孔洞的壁表面形成金屬材料的共形型通孔。此外，可應用任何習知的形狀，例如沙漏形狀或圓柱形形狀。核心配線通孔層111-3亦可包括用於訊號的通孔、用於接地的通孔等。
第一被動組件112A及第二被動組件112B可設置於開口111H中，且與第一半導體晶片121及第二半導體晶片122平行地設置。第一被動組件112A及第二被動組件112B可為習知的被動組件，例如電容器、電感器等。作為非限制性實例，第一被動組件112A可為電容器，且第二被動組件112B可為電感器。第一被動組件112A及第二被動組件112B可藉由連接結構140的重佈線層142電性連接至第一半導體晶片121及第二半導體晶片122。另外，第一被動組件112A及第二被動組件112B可藉由連接結構140電性連接至天線基板200。第一被動組件112A及第二被動組件112B的數目不受特別限制。
第一包封體113可為用於保護框架111、第一被動組件112A及第二被動組件112B等並提供絕緣區的結構。封裝形式不受特別限制，可覆蓋框架111以及第一被動組件112A及第二被動組件112B中的每一者的至少一部分且可填充開口111H的至少一部分。第一包封體113的材料不受特別限制。舉例而言，可使用ABF或光可成像包封體（photo imageable encapsulant，PIE），但是並非僅限於此。
第一金屬層115A及第二金屬層115B可分別形成於第一貫穿孔110HA及開口111H的整個內表面上以環繞第一半導體晶片121以及第一被動組件112A及第二被動組件112B。此外，第一金屬層115A可延伸至核心結構110的上表面及下表面（例如，第一包封體113的下表面及絕緣層116的上表面）。第二金屬層115B可延伸至框架111的上表面及下表面（例如，核心層111-1的上表面及下表面）。第二金屬層115B可形成於框架111的外表面上（例如，形成於核心層111-1的外表面上）。因此，散熱特性可得到改善，且可發揮電磁波屏蔽效果。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為用於形成第一金屬層115A及第二金屬層115B的材料。第一金屬層115A及第二金屬層115B可電性連接至欲用作接地平面的第一核心配線層111-2a及/或第二核心配線層111-2b的接地圖案以及重佈線層142的接地圖案。
核心結構110可更包括：絕緣層116，設置於第一被動組件112A及第二被動組件112B的面對連接結構140的表面上；配線層117，設置於絕緣層116上；以及配線通孔118，穿過絕緣層116並將配線層117電性連接至第一被動組件112A及第二被動組件112B。在此種情形中，第一半導體晶片121的第一主動面與配線層117的接觸連接結構140的表面可彼此共面。舉例而言，由於第一貫穿孔110HA及第二貫穿孔110HB亦可穿過絕緣層116，因此第一貫穿孔110HA及第二貫穿孔110HB的深度可較僅穿過框架111的開口111H的深度深。因此，第一貫穿孔110HA及第二貫穿孔110HB的底表面可相對於開口111H的底表面具有台階差以使得第一半導體晶片121及第二半導體晶片122中的每一者的第一主動面及第二主動面與配線層117的接觸連接結構140的表面可彼此共面。
核心結構110可更具有形成於開口111H中的第二貫穿孔110HB。在第二貫穿孔110HB中，第二半導體晶片122可設置成以預定距離與第二貫穿孔110HB的壁表面間隔開。第二貫穿孔110HB可被形成為完全穿過核心結構110，且第二貫穿孔110HB的壁表面可連續地形成以環繞第二半導體晶片122。此僅為實例，且第二貫穿孔110HB的形狀可採用其他形式進行各種修改。
核心結構110可更包括設置於第二貫穿孔110HB的內表面上的第三金屬層115C。第三金屬層115C可形成於第二貫穿孔110HB的整個內表面上以環繞第二半導體晶片122。此外，第三金屬層115C可延伸至核心結構110的上表面及下表面（例如，延伸至第一包封體113的下表面及絕緣層116的上表面）。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為用於形成第三金屬層115C的材料。第三金屬層115C可電性連接至欲用作接地平面的第一核心配線層111-2a及/或第二核心配線層111-2b的接地圖案以及重佈線層142的接地圖案。第三金屬層115C的厚度與第一金屬層115A的厚度可彼此相同或實質上相同。
第二金屬層115B的至少一部分可構成第一貫穿孔110HA的內表面。在此種情形中，第一金屬層115A與第二金屬層115B可在第一貫穿孔110HA的內表面上彼此實體接觸。在開口111H中，第二金屬層115B與第三金屬層115C可以預定距離彼此實體間隔開，且第二金屬層115B與第三金屬層115C之間的大部分空間可填充有第一包封體113。第一金屬層115A及第三金屬層115C可相對於框架111的核心層111-1的下表面分別低於第二金屬層115B延伸，且可相對於框架111的核心層111-1的上表面分別高於第二金屬層115B延伸。視需要，第一金屬層115A及第三金屬層115C可較第二金屬層115B厚，但是並非僅限於此。
第一半導體晶片121可為處於裸狀態的積體電路（IC），在所述積體電路中，數百至數百萬個裝置整合至一個晶片中。視需要，第一半導體晶片121可為封裝積體電路（IC）。積體電路（IC）可為例如射頻積體電路（RFIC）。舉例而言，根據實例的天線模組300A可為包括RFIC及毫米波/5G天線的複合模組。第一半導體晶片121可包括其中形成有各種電路的主體，且在主體的主動面上可形成有第一連接接墊121P。所述主體可基於例如主動晶圓形成。在此種情形中，可使用矽（Si）、鍺（Ge）、砷化鎵（GaAs）等作為基材。第一連接接墊121P可用於將第一半導體晶片121電性連接至其他組件。第一連接接墊121P可由金屬材料（較佳為銅（Cu）或鋁（Al））形成，但是並非僅限於此。在第一半導體晶片121中，上面可設置有第一連接接墊121P的表面可為第一主動面，且相對側可為第一非主動面。在第一半導體晶片121的第一主動面上，可形成由氧化物膜及/或氮化物膜等構成的鈍化膜，所述鈍化膜具有暴露出第一連接接墊121P的至少一部分的凹槽。在此種情形中，可基於鈍化膜確定與第一主動面的其他組件的位置關係。第一半導體晶片121可採用面朝上的形式佈置，且因此可具有與稍後欲闡述的天線圖案212aA的最小訊號路徑。
第二半導體晶片122亦可為處於裸露狀態的積體電路（IC），在所述積體電路中，數百至數百萬個裝置整合至一個晶片中。視需要，第二半導體晶片122可為封裝積體電路（IC）。積體電路（IC）可為例如電源管理積體電路（PMIC）。舉例而言，根據實例的天線模組300A可為包括RFIC及PMIC二者的複合模組。第二半導體晶片122可包括其中形成有各種電路的主體，且在主體的主動面上可形成有第二連接接墊122P。所述主體可基於例如主動晶圓形成。在此種情形中，可使用矽（Si）、鍺（Ge）、砷化鎵（GaAs）等作為基材。第二連接接墊122P可用於將第二半導體晶片122電性連接至其他組件。第二連接接墊122P可由金屬材料（較佳為銅（Cu）或鋁（Al））形成，但是並非僅限於此。第二半導體晶片122的上面設置有第二連接接墊122P的表面可變成第二主動面，且與第二主動面相對的表面變成第二非主動面。在第二半導體晶片122的第二主動面上，可形成由氧化物膜及/或氮化物膜等構成的鈍化膜，所述鈍化膜具有暴露出第二連接接墊122P的至少一部分的凹槽。在此種情形中，可基於鈍化膜確定與第二主動面的其他組件的位置關係。第二半導體晶片122可採用面朝上的形式佈置，且因此可具有與稍後欲闡述的接地圖案212bG的最小訊號路徑。
第二包封體130可為用於保護核心結構110、第一半導體晶片121及第二半導體晶片122等且提供絕緣區的結構。包封形式不受特別限制，可覆蓋核心結構110以及第一半導體晶片121及第二半導體晶片122中的每一者的至少一部分，且可填充第一貫穿孔110HA及第二貫穿孔110HB中的每一者的至少一部分。第二包封體130的材料不受特別限制。舉例而言，可使用ABF或PIE，但是並非僅限於此。
金屬圖案層132可有效地阻擋第一半導體晶片121及第二半導體晶片122以及第一被動組件112A及第二被動組件112B的電磁波到達其背側以隔離區塊B1、B2及B3中的每一者。金屬圖案層132亦可改善第一半導體晶片121及第二半導體晶片122以及第一被動組件112A及第二被動組件112B對其背側的散熱效果。為此，可採用板的形式設置金屬圖案層132以覆蓋第一半導體晶片121及第二半導體晶片122的第一非主動面及第二非主動面以及第二包封體130上的第一被動組件112A及第二被動組件112B中的每一者的正上方的區。舉例而言，金屬圖案層132可呈單個板的形式，且視需要可呈多個板的形式。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為用於形成金屬圖案層132的材料。金屬圖案層132可電性連接至欲用作接地平面的第一核心配線層111-2a及/或第二核心配線層111-2b的接地圖案以及重佈線層142的接地圖案。金屬圖案層132亦可為第一電性連接金屬170提供接墊。在此種情形中，可為電源或接地提供連接至金屬圖案層132的第一電性連接金屬170。
第一金屬通孔至第三金屬通孔133A、133B及133C可將第一金屬層至第三金屬層115A、115B及115C連接至金屬圖案層132以有效地阻擋第一半導體晶片121及第二半導體晶片122以及第一被動組件112A及第二被動組件112B的電磁波到達其背側，進而將區塊B1、B2及B3中的每一者隔離。另外，第一半導體晶片121及第二半導體晶片122以及第一被動組件112A及第二被動組件112B對其背側的散熱效果亦可得到改善。第一金屬通孔133A與第二金屬通孔133B之間可具有台階差，且第三金屬通孔133C與第二金屬通孔133B之間可具有台階差。舉例而言，第二金屬通孔133B可相對於金屬圖案層132高於第一金屬通孔133A及第三金屬通孔133C延伸。此外，第一金屬通孔至第三金屬通孔133A、133B及133C可呈線通孔形式，所述線通孔在呈溝渠形式形成的通孔孔洞中具有填充有金屬材料的預定長度，且第一金屬層至第三金屬層115A、115B及115C可連接至金屬圖案層132。因此，電磁波屏蔽效果可進一步得到改善。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為用於形成第一金屬通孔至第三金屬通孔133A、133B及133C的材料。第一金屬通孔至第三金屬通孔133A、133B及133C可電性連接至欲用作接地平面的第一核心配線層111-2a及/或第二核心配線層111-2b的接地圖案以及重佈線層142的接地圖案。
背側配線層134可電性連接至核心結構110的框架111的第一核心配線層111-2a及第二核心配線層111-2b，且可用作與用於訊號的第一電性連接金屬170的接墊連接的接墊。當將天線模組300A安裝於主板等上時，背側配線層134可提供訊號的連接路徑。背側配線層134可對第一半導體晶片121及第二半導體晶片122的第一連接接墊121P及第二連接接墊122P進行重佈線。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等金屬材料作為用於形成背側配線層134的材料。背側配線層134可端視所需的設計而執行各種功能。舉例而言，可包括訊號圖案等。此外，亦可包括通孔接墊、電性連接金屬接墊等。
背側配線通孔135可將背側配線層134電性連接至第二核心配線層111-2b等。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等金屬材料作為用於形成背側配線通孔135的材料。背側配線通孔135亦可為完全填充有金屬材料的填充型通孔，或者為其中沿通孔孔洞的壁表面形成金屬材料的共形型通孔。另外，背側配線通孔135的形狀在與連接結構140的連接通孔143相反的方向上可為錐形形狀。
連接結構140可對第一半導體晶片121及第二半導體晶片122的第一連接接墊121P及第二連接接墊122P進行重佈線。第一半導體晶片121及第二半導體晶片122的第一連接接墊121P及第二連接接墊122P可電性連接至第一被動組件112A及第二被動組件112B。可分別藉由連接結構140對具有各種功能的第一半導體晶片121及第二半導體晶片122的數十至數百萬個第一連接接墊121P及第二連接接墊122P進行重佈線。另外，連接結構140可連接至稍後闡述的配線結構220以在半導體封裝100A與天線基板200之間提供電性連接路徑。連接結構140可包括絕緣層141、設置於絕緣層141上的重佈線層142以及穿過絕緣層141並連接至重佈線層142的連接通孔143。連接結構140可以較圖式中所示更少或更多的數目的層來設計。
可使用絕緣材料作為絕緣層141的材料。在此種情形中，除了上述絕緣材料之外，可使用感光絕緣材料（例如PID樹脂）作為絕緣材料。舉例而言，絕緣層141可為感光絕緣層。當絕緣層141具有感光性時，可使絕緣層141更薄且可更容易地達成連接通孔143的精細節距。絕緣層141可為含有絕緣樹脂及無機填料的感光絕緣層。當絕緣層141具有多個層時，該些材料可視需要彼此相同且可彼此不同。當絕緣層141可為多層式時，由於它們端視製程統一，因此邊界可能不清楚。
重佈線層142可用於對連接接墊121P及122P進行重佈線。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為用於形成重佈線層142的材料。重佈線層142亦可端視所述層的所需設計而執行各種功能。舉例而言，可包括接地（GND）圖案、功率（PWR）圖案、訊號（S）圖案等。在此種情形中，訊號（S）圖案可包括除接地（GND）圖案、功率（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，可包括通孔接墊、電性連接金屬接墊等。重佈線層142可包括電性連接至饋線223F的饋電圖案。
連接通孔143可對形成於不同層上的重佈線層142、第一連接接墊121P及第二連接接墊122P、第一被動組件112A及第二被動組件112B等進行電性連接以在半導體封裝100A中形成電性路徑。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等金屬材料作為用於形成連接通孔143的材料。連接通孔143亦可為完全填充有金屬材料的填充型通孔，或者為其中沿通孔孔洞的壁表面形成金屬材料的共形型通孔。另外，連接通孔143的形狀在與背側配線通孔135相反的方向上可為錐形形狀。連接通孔143可包括電性連接至饋線223F的饋電圖案。
第一鈍化層150可保護金屬圖案層132及背側配線層134免受外部物理損壞或化學損壞等。第一鈍化層150可包含絕緣樹脂及無機填料，但是可不包含玻璃纖維。舉例而言，第一鈍化層150可為ABF，但是並非僅限於此，且亦可為PID、習知的阻焊劑（solder resist，SR）等。
第二鈍化層160可保護連接結構140的重佈線層142免受外部物理損壞或化學損壞等。第二鈍化層160可包含絕緣樹脂及無機填料，但是可不包含玻璃纖維。舉例而言，第二鈍化層160可為ABF，但是並非僅限於此，且亦可為PID、習知的阻焊劑（solder resist，SR）等。
第一電性連接金屬170可在外部對半導體封裝100A及/或天線模組300A進行實體連接及/或電性連接。舉例而言，半導體封裝100A及/或天線模組300A可藉由第一電性連接金屬170安裝於電子裝置的主板上。第一電性連接金屬170可由包括低熔點金屬（例如錫（Sn））（更具體而言，焊料）的材料形成，但此僅為實例。第一電性連接金屬170可為接腳（land）、球、引腳等。第一電性連接金屬170可由多個層或單個層形成。在由多個層形成的情形中，第一電性連接金屬170可包含銅柱及焊料。在單個層的情形中，第一電性連接金屬170可包含焊料或銅，但此可僅為實例，且並非僅限於此。第一電性連接金屬170的數目、間隔、排列類型等不受特別限制，而是可由熟習此項技術者端視設計規格而進行充分地修改。視需要，可在金屬圖案層132及/或背側配線層134的自第一鈍化層150暴露出的且連接至第一電性連接金屬170的表面上形成鎳（Ni）/金（Au）等的表面處理層P。
第一電性連接金屬170中的至少一者可設置於扇出型區域中。扇出型區域指代除了其中設置有第一半導體晶片121及第二半導體晶片122的區域之外的區域。扇出型封裝可較扇入型封裝更可靠，可具有諸多輸入/輸出（input/output，I/O）端子，且可促進三維（three dimensional，3D）互連。另外，可製造較球柵陣列（BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等薄的封裝，且可具有優異的價格競爭力。舉例而言，半導體封裝100A可為扇出型半導體封裝100A。
第二電性連接金屬180可對半導體封裝100A與天線基板200進行連接以提供複合天線模組300A。可藉由第二電性連接金屬180提供天線模組300A的電性連接路徑。第二電性連接金屬180亦可由包括低熔點金屬（例如錫（Sn））（更具體而言，焊料等）的材料形成，但此可僅為實例，且所述材料可並非特別地僅限於此。第二電性連接金屬180亦可為接腳、球、引腳等且可由多個層或單個層形成。另外，第二電性連接金屬180的數目、間距、排列形式等不受特別限制，且可由熟習此項技術者根據設計規格而進行充分地修改。
接下來，如上所述，天線基板200可包括天線結構210及配線結構220。天線基板200可更包括第一覆蓋層230及第二覆蓋層250，第一覆蓋層230設置於天線結構210的上部部分中且覆蓋第一圖案層212a，第二覆蓋層250設置於配線結構220的下部部分中且覆蓋配線層222。天線結構210可較配線結構220厚。配線結構220與連接結構140可彼此實體接觸（例如，整合），而不電性連接至彼此。天線基板200可具有相對於天線結構210的非對稱結構。
天線結構210可為能夠達成毫米波/5G天線的區，且可包括介電層211、形成於介電層211的上表面上的第一圖案層212a、形成於介電層211的下表面上的第二圖案層212b以及穿過介電層211並將第一圖案層212a及第二圖案層212b電性連接至彼此的導體通孔層213。在天線結構210中，第一圖案層212a可包括天線圖案212aA，第二圖案層212b可包括接地圖案212bG，且在第一圖案層212a與第二圖案層212b之間可設置有介電層211。因此，由於可在天線模組內穩定地確保天線與接地平面之間的距離，而不論外部環境如何改變，因此天線的輻射特性可得到維持。另外，由於可使天線的大小小型化以減小整個模組的結構，因此藉由適當地使用介電層211的介電常數（Dk），空間效率可提高且成本可降低。舉例而言，天線結構210的介電層211的介電常數（Dk）可高於框架111的核心層111-1的介電常數（Dk）。相對於天線模組300A中的其他絕緣層或介電層而言，天線結構210的介電層211的介電常數（Dk）可具有較高的介電常數（Dk）。
可使用絕緣材料作為介電層211的材料。可使用熱固性樹脂（例如環氧樹脂）、熱塑性樹脂（例如聚醯亞胺），或者含有增強材料（例如玻璃纖維及/或無機填料）的材料（例如，預浸體、ABF、FR-4、BT等）作為絕緣材料。舉例而言，端視所需的材料屬性而定，可應用低耗散因數及低介電常數的傳統覆銅疊層板（CCL）或低耗散因數及高介電常數的玻璃系或陶瓷系絕緣材料作為介電層211的材料。作為另一選擇，相較於使用低耗散因數及高介電常數的玻璃系或陶瓷系絕緣材料作為介電層211的材料的情形而言，亦可使用液晶聚合物（liquid crystal polymer，LCP），且可形成能夠減小大小的天線。在使用LCP的情形中，可形成具有較高效能的天線，即便小型化。端視阻抗匹配特性而定，可自由地改變介電層211的厚度。
第一圖案層212a可包括達成毫米波/5G天線等的天線圖案212aA，且可包括其他接地圖案212aG等。天線圖案212aA可為偶極天線、貼片天線等。天線圖案212aA的週邊部分可被接地圖案環繞，但是並非僅限於此。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為用於形成第一圖案層212a的材料。第二圖案層212b可包括用於天線圖案212aA的接地圖案212bG，且可包括其他訊號圖案等。接地圖案212bG可呈接地平面的形式。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為用於形成第二圖案層212b的材料。
導體通孔層213可對形成於不同層上的第一圖案層212a與第二圖案層212b進行電性連接，進而在天線結構210內提供電性路徑。導體通孔層213可包括饋線通孔213F，且可包括其他接地通孔213G等。饋線通孔213F可電性連接至天線圖案212aA。接地通孔213G可密集地環繞饋線通孔213F。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為用於形成導體通孔層213的材料。導體通孔層213可為完全填充有金屬材料的填充型通孔，或者為其中採用與圖式中所示的方式不同的方式沿通孔孔洞的壁表面形成金屬材料的共形型通孔。此外，可應用任何習知的垂直橫截面形狀，例如沙漏形狀或圓柱形形狀。
配線結構220可包括絕緣層221、形成於絕緣層221上的配線層222以及穿過絕緣層221且對形成於不同層中的配線層222進行電性連接或者電性連接至具有不同構件的圖案層或重佈線層的配線通孔223。配線結構220可具有相對大的數目的配線層，或者可僅具有一個配線層。
可使用絕緣材料作為絕緣層221的材料。可使用ABF、PID等作為絕緣材料。當設置有多個絕緣層221時，各個層的邊界可能不清楚，但是並非僅限於此。配線層222可包括電性連接至饋線通孔213F的饋電圖案222F，且可包括其他接地圖案等。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為用於形成配線層222的材料。配線通孔223可對形成於不同層上的配線層222進行電性連接或者將配線層222電性連接至具有其他構件的圖案層或重佈線層以提供電性路徑。配線通孔223可包括電性連接至饋電圖案222F的饋線223F。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為用於形成配線通孔223的材料。
第一覆蓋層230及第二覆蓋層250可分別保護天線結構210及配線結構220免受外部物理損壞或化學損壞等。第一覆蓋層230及第二覆蓋層250可分別包含絕緣樹脂及無機填料，但是可不包含玻璃纖維。舉例而言，第一覆蓋層230及第二覆蓋層250可為ABF，但是並非僅限於此，且亦可為PID、阻焊劑（SR）等。
圖12是示出應用於圖9所示天線模組的天線基板的實例的示意性立體圖。
圖13是示出應用於圖9所示天線模組的天線基板的另一實例的示意性立體圖。
參照圖式，天線基板200A可被配置成包括多個偶極天線210DA及多個貼片天線210PA。作為另一選擇，天線基板200B亦可被配置成包括相對大的數目的貼片天線210PA。舉例而言，端視設計而定，天線基板200A及200B可包括各種類型的天線。
圖14是示出應用於圖9所示天線模組的天線基板的貼片天線的實例的示意性立體圖。
參照圖式，貼片天線210PA可具有由接地通孔213G環繞的形狀，其中密集地形成天線圖案212bA及饋線通孔213F。在天線圖案212bA與接地通孔213G之間可設置有絕緣材料（例如第一覆蓋層230）。饋線通孔213F可電性連接至饋電圖案222F，且因此可電性連接至連接接墊121P及122P。
圖15及圖16是示出製造應用於圖9所示天線模組的半導體封裝的實例的示意性製程圖。
參照圖15，首先，可製備框架111。舉例而言，可藉由覆銅層壓板等製備核心層111-1，且可藉由鍍覆製程在核心層111-1中形成核心配線層111-2a及111-2b以及核心配線通孔層111-3。此外，可藉由雷射鑽孔製程等在核心層111-1中形成開口111H，且可藉由鍍覆製程形成第二金屬層115B。根據上述，可製備其中形成有第二金屬層115B的框架111。慮及製程的變化，第二金屬層115B的形成於開口111H的內壁上的部分與形成於第一貫穿孔110HA的內壁上的部分可具有相同的厚度，或者具有實質上相同的厚度。接下來，可藉由使用膠帶等在開口111H中設置第一被動組件112A及第二被動組件112B，且可由第一包封體113對框架111以及第一被動組件112A及第二被動組件112B進行包封。接下來，可形成絕緣層116、配線層117及配線通孔118。接著，可藉由使用雷射鑽孔等形成穿過絕緣層116及第一包封體113的第一貫穿孔110HA及第二貫穿孔110HB，且可藉由鍍覆製程形成第一金屬層115A及第三金屬層115C。由於第一金屬層115A與第三金屬層115C可藉由相同的製程以相同的材料形成，因此慮及製程的變化，第一金屬層115A的厚度與第三金屬層115C的厚度可相同或實質上相同。最終，可藉由一系列製程製造核心結構110。
參照圖16，可藉由使用膠帶等在第一貫穿孔110HA及第二貫穿孔110HB上設置第一半導體晶片121及第二半導體晶片122。可由第二包封體130對核心結構110以及第一半導體晶片121及第二半導體晶片122進行包封。可在第二包封體130上形成銅箔（未示出）。此後，可部分地形成絕緣層141，重佈線層142及連接通孔143。接下來，可藉由使用銅箔（未示出）作為晶種層的鍍覆製程在第二包封體130上形成金屬圖案層132及背側配線層134。晶種層的一些部分及鍍覆層的一些部分可構成金屬圖案層132，且晶種層的其他部分及鍍覆層的其他部分可構成背側配線層134。另外，可藉由鍍覆製程形成第一金屬通孔至第三金屬通孔133A、133B及133C以及背側配線通孔135。在此種情形中，可另外形成絕緣層141、重佈線層142及連接通孔143，且因此，可形成連接結構140。接下來，可分別堆疊第一鈍化層150及第二鈍化層160，且視需要，可形成表面處理層P。此後，可分別形成第一電性連接金屬170及第二電性連接金屬180。最終，可製造根據上述實例的半導體封裝100A。
由於其他配置可與參照圖9至圖14闡述的配置實質上相同，因此將省略其詳細說明。
圖17是示出天線模組的另一實例的示意性剖視圖。
根據另一實例的天線模組300B可包括：第一積層層111-1a，其中半導體封裝100B的框架111接觸連接結構140；第一積層配線層111-2a，接觸連接結構140並嵌置於第一積層層111-1a中；第二積層配線層111-2b，設置於第一積層層111-1a的與其中嵌置有第一積層配線層111-2a的表面相對的表面上；第二積層層111-1b，設置於第一積層層111-1a上並覆蓋第二積層配線層111-2b；以及第三積層配線層111-2c，設置於第二積層層111-1b上。第一積層配線層至第三積層配線層111-2a、111-2b及111-2c可電性連接至第一連接接墊121P及第二連接接墊122P。第一積層配線層111-2a與第二積層配線層111-2b以及第二積層配線層111-2b與第三積層配線層111-2c可分別藉由第一積層配線通孔層111-3a及第二積層配線通孔層111-3b連接至彼此，第一積層配線通孔層111-3a及第二積層配線通孔層111-3b穿過第一積層層111-1a及第二積層層111-1b。由此，當框架111包括相對大的數目的配線層111-2a、111-2b及111-2c時，連接結構140的設計可進一步簡化。因此，在形成連接結構140期間發生的第一半導體晶片121及第二半導體晶片122的良率問題可得到改善。
第一積層配線層至第三積層配線層111-2a、111-2b及111-2c中的至少一者可包括電性連接至天線圖案212aA的濾波器圖案（未示出）。在此種情形中，可使用具有高介電常數的材料作為天線結構210的絕緣材料以用於天線的小型化，且可使用具有低介電常數的材料作為框架111的絕緣材料以用於降低濾波器損耗，但是並非僅限於此。
當第一積層配線層111-2a嵌置於第一積層層111-1a中時，由於可使由第一積層配線層111-2a的厚度產生的台階差最小化，因此用於使連接結構140絕緣的距離可為恆定的。舉例而言，自連接結構140的重佈線層142至第一積層層111-1a的上表面的距離與自連接結構140的重佈線層142至第一連接接墊121P及第二連接接墊122P的距離之間的差可小於第一積層配線層111-2a的厚度。因此，可容易地執行連接結構140的高密度配線設計。
框架111的第一積層配線層111-2a與連接結構140的重佈線層142之間的距離可長於連接結構140的重佈線層142與第一連接接墊121P及第二連接接墊122P之間的距離。此可乃因第一積層配線層111-2a可凹入第一積層層111-1a中。如上所述，當第一積層配線層111-2a凹入第一積層層111-1a中以在第一積層層111-1a的上表面與第一積層配線層111-2a的上表面之間具有台階差時，可防止用於形成包封體130的材料滲出而污染第一積層配線層111-2a。框架111的第二積層配線層111-2b可分別位於第一半導體晶片121及第二半導體晶片122的主動面與非主動面之間。由於框架111可具有相當大的厚度，因此形成於框架111內部的第二積層配線層111-2b可分別設置於第一半導體晶片121及第二半導體晶片122的主動面與非主動面之間的水平高度上。
儘管圖式中未具體示出，但是框架111的第一積層配線層至第三積層配線層111-2a、111-2b及111-2c中的每一者的厚度可較連接結構140的重佈線層142的厚度厚。由於框架111可具有相當大的厚度，且因此第一積層配線層至第三積層配線層111-2a、111-2b及111-2c可端視比例被形成為具有相對大的大小。連接結構140的重佈線層142可以較第一積層配線層至第三積層配線層111-2a、111-2b及111-2c相對小的大小形成以用於精細的電路設計。
第一積層層111-1a及第二積層層111-1b的材料不受特別限制。舉例而言，可使用絕緣材料。可使用熱固性樹脂（例如環氧樹脂）、熱塑性樹脂（例如聚醯亞胺）或者該些樹脂與無機填料的混合物或者浸漬有核心材料（例如玻璃纖維）的材料（例如，預浸體、ABF、FR-4、BT等）作為絕緣材料。視需要，可使用感光成像介電（PID）樹脂。
第一積層配線層至第三積層配線層111-2a、111-2b及111-2c可執行對第一半導體晶片121及第二半導體晶片122的第一連接接墊121P及第二連接接墊122P進行重佈線的功能，且框架111可執行連接結構的功能。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等金屬材料作為用於形成第一積層配線層至第三積層配線層111-2a、111-2b及111-2c的材料。第一積層配線層至第三積層配線層111-2a、111-2b及111-2c亦可端視所述層的所需設計而執行各種功能。舉例而言，可包括接地（GND）圖案、功率（PWR）圖案、訊號（S）圖案等。在此種情形中，訊號（S）圖案可包括除接地（GND）圖案、功率（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，可包括訊號通孔接墊、接地通孔接墊等。
第一積層配線通孔層111-3a及第二積層配線通孔層111-3b可對形成於不同層上的第一積層配線層至第三積層配線層111-2a、111-2b及111-2c進行電性連接，進而在框架111中形成電性路徑。第一積層配線通孔層111-3a及第二積層配線通孔層111-3b亦可由金屬材料形成。第一積層配線通孔層111-3a及第二積層配線通孔層111-3b可分別為完全填充有金屬材料的填充型通孔，或者為其中沿通孔孔洞的壁表面形成金屬材料的共形型通孔。此外，第一積層配線通孔層111-3a及第二積層配線通孔層111-3b可各自具有錐形形狀。當形成用於第一積層配線通孔層111-3a的孔時，第一積層配線層111-2a的接墊的一部分可用作阻擋件。就製程而言，具有其中下表面的寬度寬於上表面的寬度的錐形形狀的積層配線通孔層111-3a可為有利的。在此種情形中，第一積層配線通孔層111-3a可與第二積層配線層111-2b的接墊圖案整合於一起。另外，當形成用於第二積層配線通孔層111-3b的孔時，第二積層配線層111-2b的接墊的一部分可用作阻擋件。就製程而言，第二積層配線通孔層111-3b具有其中下表面的寬度寬於上表面的寬度的錐形形狀可為有利的。在此種情形中，第二積層配線通孔層111-3b可與第三積層配線層111-2c的接墊圖案整合於一起。
由於其他配置可與參照圖9至圖16闡述的配置實質上相同，因此將省略其詳細說明。
圖18是示出天線模組的另一實例的示意性剖視圖。
參照圖式，在根據另一實例的天線模組300C中，半導體封裝100C的框架111可包括核心層111-1a、設置於核心層111-1a的兩個表面上的第一核心配線層111-2a及第二核心配線層111-2b、設置於第一核心配線層111-2a上並覆蓋第一核心配線層111-2a的第一積層層111-1b、設置於第一積層層111-1b上的第一積層配線層111-2c、設置於核心層111-1a上並覆蓋第二核心配線層111-2b的第二積層層111-1c以及設置於第二積層層111-1c上的第二積層配線層111-2d。第一核心配線層111-2a及第二核心配線層111-2b以及第一積層配線層111-2c及第二積層配線層111-2d可電性連接至第一連接接墊121P及第二連接接墊122P。由於框架111可包括相對大的數目的配線層111-2a、111-2b、111-2c及111-2d，因此連接結構140可進一步簡化。第一核心配線層111-2a及第二核心配線層111-2b與第一積層配線層111-2c及第二積層配線層111-2d可藉由分別穿過核心層111-1a以及第一積層層111-1b及第二積層層111-1c的核心配線通孔層111-3a以及第一積層配線通孔層111-3b及第二積層配線通孔層111-3c電性連接至彼此。
第一核心配線層111-2a及第二核心配線層111-2b中的至少一者以及第一積層配線層111-2c及第二積層配線層111-2d可包括電性連接至天線圖案212aA的濾波器圖案（未示出）。在此種情形中，可使用具有高介電常數的材料作為天線結構210的絕緣材料以用於天線的小型化，且可使用具有低介電常數的材料作為框架111的絕緣材料以用於降低濾波器損耗，但是並非僅限於此。
核心層111-1a可較第一積層層111-1b及第二積層層111-1c厚。核心層111-1a可相對厚以基本上維持剛性。可提供第一積層層111-1b及第二積層層111-1c以形成相對大的數目的第一積層配線層111-2c及第二積層配線層111-2d。採用相似的方式，穿過核心層111-1a的核心配線通孔層111-3a的平均直徑可大於穿過第一積層層111-1b及第二積層層111-1c的積層配線通孔層111-3b及111-3c的平均直徑。
儘管圖式中未示出，但是第一核心配線層111-2a及第二核心配線層111-2b以及第一積層配線層111-2c及第二積層配線層111-2d中的每一者的厚度可較連接結構140的重佈線層142中的每一者的厚度厚。由於框架111可具有相當大的厚度，因此第一核心配線層111-2a及第二核心配線層111-2b以及第一積層配線層111-2c及第二積層配線層111-2d亦可以相對大的大小形成。連接結構140的重佈線層142可以相對小的大小形成以用於精細的電路設計。
由於其他配置可與參照圖9至圖17闡述的配置實質上相同，因此將省略其詳細說明。
圖19是示出天線模組的另一實例的示意性剖視圖。
參照圖式，在根據另一實例的天線模組300D中，半導體封裝100D的第一金屬層115A及第三金屬層115C可選擇性地在第一包封體113上延伸以覆蓋第一被動組件112A正上方的區，而不覆蓋第二被動組件112B正上方的區。第一金屬通孔133A及第三金屬通孔133C中的至少一者可將第一金屬層115A及第三金屬層115C連接至第一被動組件112A正上方的區中的金屬圖案層132。第一被動組件112A可為電容器，且第二被動組件112B可為電感器。舉例而言，可利用金屬材料來選擇性地覆蓋可能特別需要散熱的第一被動組件112A正上方的區，且可藉由金屬通孔有效地散熱。在需要與金屬材料間隔開的第二被動組件112B的情形中，第二被動組件112B正上方的區可不被金屬材料覆蓋。視需要，第一金屬層115A及第三金屬層115C可連接至彼此且可整合於第一包封體113上。
由於其他配置可與參照圖9至圖18闡述的配置實質上相同，因此將省略其詳細說明。圖19所述的天線模組300D的半導體封裝100D可與圖17及圖18所述的天線模組300B及300C的半導體封裝100B及100C進行組合。
圖20是示出天線模組的另一實例的示意性剖視圖。
參照圖式，在根據另一實例的天線模組300E中，半導體封裝100E的第一半導體晶片121及第二半導體晶片122的第一非主動面及第二非主動面可實體連接至金屬圖案層132，且可與第二包封體130的接觸金屬圖案層132的表面共面。在此種情形中，自第一半導體晶片121及第二半導體晶片122產生的熱量可藉由金屬圖案層132更有效地消散。舉例而言，由於熱路徑的面積可加寬且可直接散熱，因此散熱效果可進一步改善。
由於其他配置可與參照圖9至圖19闡述的配置實質上相同，因此將省略其詳細說明。
圖21及圖22是示出製造應用於圖20所示天線模組的半導體封裝的實例的示意性製程圖。
參照圖21，首先，可如上所述形成具有第一貫穿孔110HA及第二貫穿孔110HB的核心結構110，可使用膠帶190在第一貫穿孔110HA及第二貫穿孔110HB中分別設置第一半導體晶片121及第二半導體晶片122，且可利用第二包封體130對核心結構110以及第一半導體晶片121及第二半導體晶片122進行包封。接下來，可使第二包封體130經受研磨製程以使得第一半導體晶片121及第二半導體晶片122的第一非主動面及第二非主動面藉由研磨製程暴露出。接下來，可移除膠帶190，且可視需要形成絕緣層141、重佈線層142及連接通孔143以形成連接結構140。
參照圖22，在第二包封體130上，可形成通孔孔洞133a、133b及135a，且可形成晶種層130s。接下來，可藉由使用晶種層130s的鍍覆製程來形成金屬圖案層132及背側配線層134。另外，可藉由鍍覆製程形成第一金屬通孔133A及第二金屬通孔133B以及背側配線通孔135。接下來，可堆疊第一鈍化層150及第二鈍化層160，且視需要，可形成表面處理層P。接著，在分別形成第一電性連接金屬170及第二電性連接金屬180之後，可製造根據上述另一實例的半導體封裝100E。
由於其他配置可與參照圖9至圖20闡述的配置實質上相同，因此將省略其詳細說明。
圖23是示出天線模組的另一實例的示意性剖視圖。
參照圖式，根據另一實例的天線模組300F可包括：第一積層層111-1a，其中半導體封裝100F的框架111接觸連接結構140；第一積層配線層111-2a，接觸連接結構140並嵌置於第一積層層111-1a中；第二積層配線層111-2b，設置於第一積層層111-1a的與其中嵌置有第一積層配線層111-2a的表面相對的表面上；第二積層層111-1b，設置於第一積層層111-1a上並覆蓋第二積層配線層111-2b；以及第三積層配線層111-2c，設置於第二積層層111-1b上。第一積層配線層至第三積層配線層111-2a、111-2b及111-2c可電性連接至第一連接接墊121P及第二連接接墊122P。第一積層配線層111-2a及第二積層配線層111-2b與第二積層配線層111-2b及第三積層配線層111-2c可藉由分別穿過第一積層層111-1a及第二積層層111-1b的第一積層配線通孔層111-3a及第二積層配線通孔層111-3b連接至彼此。第一半導體晶片121及第二半導體晶片122的第一非主動面及第二非主動面可實體連接至金屬圖案層132，且可與第二包封體130的接觸金屬圖案層132的表面共面。
由於其他配置可與參照圖9至圖22闡述的配置實質上相同，因此將省略其詳細說明。
圖24是示出天線模組的另一實例的示意性剖視圖。
參照圖式，在根據另一實例的天線模組300G中，半導體封裝100G的框架111可包括核心層111-1a、設置於核心層111-1a的兩個表面上的第一核心配線層111-2a及第二核心配線層111-2b、設置於第一核心配線層111-2a上並覆蓋第一核心配線層111-2a的第一積層層111-1b、設置於第一積層層111-1b上的第一積層配線層111-2c、設置於核心層111-1a上並覆蓋第二核心配線層111-2b的第二積層層111-1c以及設置於第二積層層111-1c上的第二積層配線層111-2d。第一核心配線層111-2a及第二核心配線層111-2b以及第一積層配線層111-2c及第二積層配線層111-2d可電性連接至第一連接接墊121P及第二連接接墊122P。第一核心配線層111-2a及第二核心配線層111-2b與第一積層配線層111-2c及第二積層配線層111-2d可藉由分別穿過核心層111-1a以及第一積層層111-1b及第二積層層111-1c的核心配線通孔層111-3a以及第一積層配線通孔層111-3b及第二積層配線通孔層111-3c電性連接至彼此。第一半導體晶片121及第二半導體晶片122的第一非主動面及第二非主動面可實體連接至金屬圖案層132，且可與第二包封體130的接觸金屬圖案層132的表面共面。
由於其他配置可與參照圖9至圖23闡述的配置實質上相同，因此將省略其詳細說明。
圖25是示出天線模組的另一實例的示意性剖視圖。
參照圖式，在根據另一實例的天線模組300H中，半導體封裝100H的第一金屬層115A及第三金屬層115C可選擇性地在第一包封體113上延伸以覆蓋第一被動組件112A正上方的區，而不覆蓋第二被動組件112B正上方的區。第一金屬通孔133A及第三金屬通孔133C中的至少一者可將第一金屬層115A及第三金屬層115C連接至第一被動組件112A正上方的區中的金屬圖案層132。第一被動組件112A可為電容器，且第二被動組件112B可為電感器。舉例而言，可利用金屬材料來選擇性地覆蓋可能特別需要散熱的第一被動組件112A正上方的區，且可藉由金屬通孔有效地散熱。在需要與金屬材料間隔開的第二被動組件112B的情形中，第二被動組件112B正上方的區可不被金屬材料覆蓋。第一半導體晶片121及第二半導體晶片122的第一非主動面及第二非主動面可實體連接至金屬圖案層132，且可與第二包封體130的接觸金屬圖案層132的表面共面。
由於其他配置可與參照圖9至圖24闡述的配置實質上相同，因此將省略其詳細說明。圖25所述的天線模組300H的半導體封裝100H可與圖23及圖24所述的天線模組300F及300G的半導體封裝100F及100G進行組合。
本揭露中使用的表達「耦合至」可為包括其中兩個組件被整合成彼此接觸的情形以及其中使用介質堆疊兩個組件的情形的概念。
提供本揭露中使用的表達「實例」是為了強調及闡述各種實施例的不同的唯一特徵。然而，亦可實施以上建議的實例以與另一實例的特徵進行組合。舉例而言，即使在另一實例中未闡述相對於實例闡述的內容，但是仍可理解為與另一實例相關的說明，除非在另一實例中闡述得相反或相互矛盾。
本揭露中的用語「連接（connect）」或「連接（connection）」可不僅為直接連接，而且亦可為包括藉由黏合劑層等的間接連接的概念。另外，用語「電性連接（electrically connected）」或「電性連接（electrical connection）」是包括實體連接及實體非連接的概念。另外，使用「第一」、「第二」等表達來區分各個組件，且不限制組件的順序及/或重要性。在一些情形中，在不背離本揭露的精神的情形中，第一組件可被稱為第二組件，且相似地，第二組件可被稱為第一組件。
在本揭露中，為方便起見，使用詞語下部、下部部分、下表面等來指代相對於圖式中的橫截面的朝下方向（在圖式的垂直方向上，亦被稱為厚度方向），同時使用詞語上部、上部部分、上表面等來指代與其相反的方向。應理解，所述定義指代為便於闡釋的方向，申請專利範圍的範圍不受該些方向的說明的特別限制，且朝上/朝下方向的概念可在任何時間改變。
根據本揭露的態樣，可提供一種半導體封裝及一種天線模組，所述半導體封裝及天線模組能夠在包括多個晶片及組件的同時有效地屏蔽不同類型的區塊之間的電磁干擾，同時改善散熱效果，進而使天線與天線之間的訊號路徑的設計最小化、確保全向覆蓋特性並提高天線接收靈敏度。
儘管以上已示出並闡述了各個實例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本揭露的範圍的條件下，可作出修改及變型。
100A、100B、100C、100D、100E、100F、100G、100H:半導體封裝 110:核心結構 110HA:第一貫穿孔 110HB:第二貫穿孔 111:框架 111-1:核心層 111-1a:第一積層層/核心層 111-1b:第二積層層/第一積層層 111-1c:第二積層層 111-2a:核心配線層/第一核心配線層/第一積層配線層/配線層 111-2b:核心配線層/第二核心配線層/第二積層配線層/配線層 111-2c:第三積層配線層/配線層/第一積層配線層 111-2d:第二積層配線層/配線層 111-3:核心配線通孔層 111-3a:第一積層配線通孔層/積層配線通孔層/核心配線通孔層 111-3b:第二積層配線通孔層/第一積層配線通孔層/積層配線通孔層 111-3c:第二積層配線通孔層/積層配線通孔層 111H、2251:開口 112A:第一被動組件/電容器/被動組件 112B:第二被動組件/電感器/被動組件 113:第一包封體 115A:第一金屬層 115B:第二金屬層 115C:第三金屬層 116、141、221、2141、2241:絕緣層 117、222:配線層 118、223:配線通孔 121:第一半導體晶片/半導體晶片 121P:第一連接接墊/連接接墊 122:第二半導體晶片 122P:第二連接接墊/連接接墊 130:第二包封體/包封體 130s:晶種層 132:金屬圖案層 133A:第一金屬通孔 133a、133b、135a、2243h:通孔孔洞 133B:第二金屬通孔 133C:第三金屬通孔 134:背側配線層 135:背側配線通孔 140:連接結構 142、2142:重佈線層 143:連接通孔 150:第一鈍化層 160:第二鈍化層 170:第一電性連接金屬 180:第二電性連接金屬 190:膠帶 200、200A、200B:天線基板 210:天線結構 210DA:偶極天線 210PA:貼片天線 211:介電層 212a:第一圖案層 212aA、212bA:天線圖案 212aG、212bG:接地圖案 212b:第二圖案層 213:導體通孔層 213F:饋線通孔 213G:接地通孔 220:配線結構 222F:饋電圖案 230:第一覆蓋層 250:第二覆蓋層 300A、300B、300C、300D、300E、300F、300G、300H:天線模組 1000:電子裝置 1010、2500:主板 1020:晶片相關組件 1030:網路相關組件 1040:其他組件 1050:照相機 1060:天線 1070:顯示器 1080:電池 1090:訊號線 1100:智慧型電話 2100:扇出型半導體封裝 2120、2220:半導體晶片 2121、2221:本體 2122、2222:連接接墊 2130:包封體 2140、2240:連接構件 2143、2243:通孔 2150、2223、2250:鈍化層 2160、2260:凸塊下金屬層 2170、2270:焊料球 2200:扇入型半導體封裝 2242:配線圖案 2280:底部填充樹脂 2290:模製材料 2301、2302:印刷電路板 B1、B2、B3:區塊 I-I':線 P:表面處理層 R:輻射
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵及優點，在附圖中：
圖1是示出電子裝置系統的實例的示意性方塊圖。
圖2是示出電子裝置的實例的示意性立體圖。
圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4是示出扇入型半導體封裝的封裝製程的示意性剖視圖。
圖5是示出扇入型半導體封裝安裝於印刷電路板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖6是示出扇入型半導體封裝嵌置於印刷電路板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖7是示出扇出型半導體封裝的示意性剖視圖。
圖8是示出扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
圖9是示出天線模組的實例的示意性剖視圖。
圖10是示出沿線I-I'截取的應用於圖9所示天線模組的半導體封裝的示意性平面圖。
圖11是示出應用於圖9所示天線模組的半導體封裝的示意性電磁屏蔽方塊圖。
圖12是示出應用於圖9所示天線模組的天線基板的實例的示意性立體圖。
圖13是示出應用於圖9所示天線模組的天線基板的另一實例的示意性立體圖。
圖14是示出應用於圖9所示天線模組的天線基板的貼片天線的實例的示意性立體圖。
圖15及圖16是示出製造應用於圖9所示天線模組的半導體封裝的實例的示意性製程圖。
圖17是示出天線模組的另一實例的示意性剖視圖。
圖18是示出天線模組的另一實例的示意性剖視圖。
圖19是示出天線模組的另一實例的示意性剖視圖。
圖20是示出天線模組的另一實例的示意性剖視圖。
圖21及圖22是示出製造應用於圖20所示天線模組的半導體封裝的實例的示意性製程圖。
圖23是示出天線模組的另一實例的示意性剖視圖。
圖24是示出天線模組的另一實例的示意性剖視圖。
圖25是示出天線模組的另一實例的示意性剖視圖。
100A:半導體封裝
110:核心結構
110HA:第一貫穿孔
110HB:第二貫穿孔
111:框架
111-1:核心層
111-2a:核心配線層/第一核心配線層/第一積層配線層/配線層
111-2b:核心配線層/第二核心配線層/第二積層配線層/配線層
111-3:核心配線通孔層
111H:開口
112A:第一被動組件/電容器/被動組件
112B:第二被動組件/電感器/被動組件
113:第一包封體
115A:第一金屬層
115B:第二金屬層
115C:第三金屬層
116、141、221:絕緣層
117、222:配線層
118、223:配線通孔
121:第一半導體晶片/半導體晶片
121P:第一連接接墊/連接接墊
122:第二半導體晶片
122P:第二連接接墊/連接接墊
130:第二包封體/包封體
132:金屬圖案層
133A:第一金屬通孔
133B:第二金屬通孔
133C:第三金屬通孔
134:背側配線層
135:背側配線通孔
140:連接結構
142:重佈線層
143:連接通孔
150:第一鈍化層
160:第二鈍化層
170:第一電性連接金屬
180:第二電性連接金屬
200:天線基板
210:天線結構
211:介電層
212a:第一圖案層
212aA:天線圖案
212aG、212bG:接地圖案
212b:第二圖案層
213:導體通孔層
213F:饋線通孔
213G:接地通孔
220:配線結構
222F:饋電圖案
230:第一覆蓋層
250:第二覆蓋層
300A:天線模組
I-I':線
P:表面處理層

Claims (25)

  1. 一種半導體封裝，包括： 核心結構，具有第一貫穿孔，所述核心結構包括具有開口的框架、設置於所述開口中的被動組件、覆蓋所述框架及所述被動組件中的每一者的至少一部分並填充所述開口的至少一部分的第一包封體、設置於所述第一貫穿孔的內表面上的第一金屬層以及設置於所述開口的內表面上的第二金屬層； 第一半導體晶片，設置於所述第一貫穿孔中，所述第一半導體晶片具有上面設置有第一連接接墊的第一主動面以及與所述第一主動面相對的第一非主動面； 第二包封體，覆蓋所述核心結構及所述第一半導體晶片中的每一者的至少一部分，並填充所述第一貫穿孔的至少一部分； 連接結構，設置於所述核心結構及所述第一主動面上，且包括電性連接至所述第一連接接墊及所述被動組件的重佈線層；以及 金屬圖案層，設置於所述第二包封體上， 其中所述第一金屬層及所述第二金屬層分別延伸至所述第一包封體及所述框架的面對所述金屬圖案層的表面，且 所述第一金屬層及所述第二金屬層經由具有彼此不同的高度的第一金屬通孔與第二金屬通孔連接至所述金屬圖案層。
  2. 如申請專利範圍第1項所述的半導體封裝， 其中所述第二包封體覆蓋所述第一包封體的面對所述金屬圖案層的表面， 所述第一金屬通孔穿過所述第二包封體， 所述第二金屬通孔穿過所述第一包封體及所述第二包封體，且 所述第二金屬通孔高於所述第一金屬通孔。
  3. 如申請專利範圍第1項所述的半導體封裝， 其中所述核心結構更具有形成於所述開口中的第二貫穿孔，且更包括設置於所述第二貫穿孔的內表面上的第三金屬層， 在所述第二貫穿孔中設置有第二半導體晶片，所述第二半導體晶片具有上面設置有第二連接接墊的第二主動面以及與所述第二主動面相對的第二非主動面， 所述第二包封體覆蓋所述第二半導體晶片的至少一部分並填充所述第二貫穿孔的至少一部分， 所述連接結構設置於所述第二主動面上，且 所述重佈線層電性連接至所述第二連接接墊。
  4. 如申請專利範圍第3項所述的半導體封裝，其中所述金屬圖案層設置於所述第二包封體上以覆蓋所述第一非主動面及所述第二非主動面中的每一者的正上方的區以及所述被動組件的正上方的區。
  5. 如申請專利範圍第3項所述的半導體封裝，其中所述第三金屬層延伸至所述第一包封體的面對所述金屬圖案層的表面， 第三金屬通孔將所述第三金屬層連接至所述金屬圖案層， 所述第三金屬通孔穿過所述第二包封體，且 所述第三金屬通孔具有與所述第一金屬通孔實質上相同的高度。
  6. 如申請專利範圍第3項所述的半導體封裝，其中所述第二金屬層的至少一部分構成所述第一貫穿孔的內表面，且 所述第一金屬層與所述第二金屬層在所述第一貫穿孔中在實體上接觸彼此。
  7. 如申請專利範圍第3項所述的半導體封裝，其中所述第二金屬層與所述第三金屬層在所述開口中在實體上彼此間隔開。
  8. 如申請專利範圍第3項所述的半導體封裝， 其中所述第一半導體晶片包括射頻積體電路（RFIC）， 所述第二半導體晶片包括電源管理積體電路（PMIC），且 所述被動組件包括電感器及電容器中的至少一者。
  9. 如申請專利範圍第8項所述的半導體封裝， 其中所述被動組件包括所述電感器及所述電容器， 所述第一金屬層及所述第三金屬層延伸至所述第一包封體上以覆蓋所述電容器正上方的區而不覆蓋所述電感器正上方的區， 所述第一金屬通孔將所述第一金屬層連接至所述電容器正上方的所述區中的所述金屬圖案層，或者第三金屬通孔將所述第三金屬層連接至所述電容器正上方的所述區中的所述金屬圖案層， 所述第三金屬通孔穿過所述第二包封體，且 所述第三金屬通孔具有與所述第一金屬通孔實質上相同的高度。
  10. 如申請專利範圍第1項所述的半導體封裝，其中所述核心結構更包括絕緣層、配線層以及配線通孔，所述絕緣層設置於所述被動組件的面對所述連接結構的表面上，所述配線層設置於所述絕緣層上，所述配線通孔穿過所述絕緣層並電性連接所述配線層與所述被動組件， 其中所述第一主動面與所述配線層的接觸所述連接結構的表面彼此共面。
  11. 如申請專利範圍第1項所述的半導體封裝， 其中所述框架包括多個配線層， 其中所述框架的所述多個配線層電性連接至所述重佈線層，且 所述框架的所述多個配線層中的至少一者嵌置於所述框架中。
  12. 如申請專利範圍第11項所述的半導體封裝，更包括： 背側配線層，與所述金屬圖案層平行地設置於所述第二包封體上；以及 背側配線通孔，將所述框架的所述多個配線層電性連接至所述背側配線層， 其中所述背側配線通孔具有與所述第二金屬通孔相同的高度。
  13. 如申請專利範圍第1項所述的半導體封裝，其中所述第一非主動面在實體上接觸所述金屬圖案層，且與所述第二包封體的接觸所述金屬圖案層的表面共面。
  14. 一種半導體封裝，包括： 核心結構，其中嵌置有第一半導體晶片、第二半導體晶片及被動組件； 連接結構，設置於所述核心結構的第一側上，覆蓋所述第一半導體晶片、所述第二半導體晶片及所述被動組件，且包括重佈線層，所述重佈線層電性連接至所述第一半導體晶片的第一連接接墊、所述第二半導體晶片的第二連接接墊及所述被動組件；以及 金屬圖案層，設置於所述核心結構的與所述第一側相對的第二側上，並覆蓋所述第一半導體晶片、所述第二半導體晶片及所述被動組件， 其中所述核心結構包括： 第一金屬層，環繞所述第一半導體晶片的側表面， 第二金屬層，接觸所述第一金屬層並環繞所述第一半導體晶片的所述側表面， 第三金屬層，環繞所述被動組件及所述第二半導體晶片的側表面，以及 第四金屬層，與所述第三金屬層間隔開且環繞所述第二半導體晶片的所述側表面，且 所述金屬圖案層電性連接至所述第一金屬層至所述第四金屬層中的每一者。
  15. 如申請專利範圍第14項所述的半導體封裝，其中，所述第一金屬層的厚度與所述第三金屬層的厚度實質上彼此相同，且 所述第二金屬層的厚度與所述第四金屬層的厚度實質上彼此相同。
  16. 如申請專利範圍第14項所述的半導體封裝，其中所述第一金屬層的厚度與所述第二金屬層的厚度之和大於所述第三金屬層的厚度與所述第四金屬層的厚度之和。
  17. 如申請專利範圍第14項所述的半導體封裝，其中所述第一金屬層與所述第三金屬層藉由設置於所述核心結構的框架的下表面上的所述第一金屬層的第一金屬延伸部連接至彼此，且 所述半導體封裝更包括： 第一通孔，將所述金屬圖案層連接至所述第一金屬延伸部； 第二通孔，將所述金屬圖案層連接至設置於所述核心結構的下表面上的所述第二金屬層的第二金屬延伸部；以及 第三通孔，將所述金屬圖案層連接至設置於所述核心結構的所述下表面上的所述第四金屬層的第四金屬延伸部。
  18. 如申請專利範圍第17項所述的半導體封裝，其中所述第二通孔的高度與所述第三通孔的高度實質上相同，且小於所述第一通孔的高度。
  19. 如申請專利範圍第18項所述的半導體封裝，其中所述核心結構包括： 第一包封體，對所述被動組件進行包封； 第二包封體，對所述第一包封體以及所述第一半導體晶片及所述第二半導體晶片進行包封，且與所述被動組件間隔開；以及 框架，包括將背側配線層與所述重佈線層連接至彼此的配線結構，且 所述背側配線層與所述金屬圖案層設置於同一水平高度上。
  20. 如申請專利範圍第19項所述的半導體封裝，其中所述第一通孔穿透所述第一包封體及所述第二包封體，且 所述第二通孔及所述第三通孔中的每一者僅穿透所述第二包封體。
  21. 如申請專利範圍第19項所述的半導體封裝，其中所述配線結構與所述框架的設置於所述第一金屬層與所述第三金屬層之間的部分間隔開。
  22. 如申請專利範圍第14項所述的半導體封裝，其中所述金屬圖案層直接接觸所述第一半導體晶片及所述第二半導體晶片。
  23. 如申請專利範圍第14項所述的半導體封裝，其中所述被動組件設置於所述第三金屬層與所述第四金屬層之間。
  24. 一種天線模組，包括： 如申請專利範圍第1項或申請專利範圍第14項所述的半導體封裝；以及 天線基板，設置於所述半導體封裝上， 其中所述天線基板包括配線結構及天線結構，所述配線結構包括饋電圖案，所述天線結構設置於所述配線結構上且包括天線圖案及接地圖案，且 所述半導體封裝及所述天線基板經由設置於所述連接結構與所述配線結構之間的多個電性連接金屬連接至彼此。
  25. 如申請專利範圍第24項所述的天線模組，其中所述天線結構包括： 介電層； 第一圖案層，設置於與所述介電層的面對所述配線結構的表面相對的表面上，且包括所述天線圖案； 第二圖案層，設置於所述介電層的面對所述配線結構的所述表面上；以及 導體通孔層，包括饋線通孔，所述饋線通孔穿過所述介電層並電性連接至所述天線圖案。
TW108131268A 2018-10-31 2019-08-30 半導體封裝及包括其的天線模組 TWI770419B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020180131681A KR20200048971A (ko) 2018-10-31 2018-10-31 반도체 패키지 및 이를 포함하는 안테나 모듈
KR10-2018-0131681 2018-10-31

Publications (2)

Publication Number Publication Date
TW202018903A true TW202018903A (zh) 2020-05-16
TWI770419B TWI770419B (zh) 2022-07-11

Family

ID=70327666

Family Applications (1)

Application Number Title Priority Date Filing Date
TW108131268A TWI770419B (zh) 2018-10-31 2019-08-30 半導體封裝及包括其的天線模組

Country Status (4)

Country Link
US (3) US11062999B2 (zh)
KR (1) KR20200048971A (zh)
CN (1) CN111128906A (zh)
TW (1) TWI770419B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI798931B (zh) * 2021-11-12 2023-04-11 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102089285B1 (ko) * 2018-07-17 2020-03-16 삼성전자주식회사 안테나 모듈
JP7245037B2 (ja) * 2018-11-30 2023-03-23 ローム株式会社 半導体装置
KR102574415B1 (ko) * 2019-04-04 2023-09-04 삼성전기주식회사 안테나 모듈
TWI696255B (zh) * 2019-04-09 2020-06-11 矽品精密工業股份有限公司 電子封裝件及其製法
US11271071B2 (en) * 2019-11-15 2022-03-08 Nuvia, Inc. Integrated system with power management integrated circuit having on-chip thin film inductors
CN114446910A (zh) * 2020-10-30 2022-05-06 京东方科技集团股份有限公司 芯片结构、封装结构及芯片结构的制作方法、绑定方法
TWI817179B (zh) * 2021-01-13 2023-10-01 仁寶電腦工業股份有限公司 電子裝置
US20220277127A1 (en) * 2021-02-26 2022-09-01 Taiwan Semiconductor Manufacturing Company, Ltd. Bonded Semiconductor Device And Method For Forming The Same
WO2022255763A1 (ko) * 2021-06-01 2022-12-08 엘지이노텍 주식회사 회로 기판 및 이를 포함하는 안테나 장치
WO2023213201A1 (en) * 2022-05-06 2023-11-09 Mediatek Inc. Antenna package

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
US6972964B2 (en) * 2002-06-27 2005-12-06 Via Technologies Inc. Module board having embedded chips and components and method of forming the same
US9066424B2 (en) 2013-07-15 2015-06-23 Hong Kong Applied Science and Technology Research Institute Company Limited Partitioned hybrid substrate for radio frequency applications
EP3364449A4 (en) * 2015-10-15 2019-07-10 Renesas Electronics Corporation SEMICONDUCTOR COMPONENT
KR20170105809A (ko) * 2016-03-10 2017-09-20 삼성전기주식회사 전자부품 패키지 및 그 제조방법
KR20170112363A (ko) * 2016-03-31 2017-10-12 삼성전기주식회사 전자부품 패키지 및 그 제조방법
SG10201604384YA (en) * 2016-05-31 2017-12-28 Delta Electronics Int'l (Singapore) Pte Ltd Embedded package structure
US20170365567A1 (en) * 2016-06-20 2017-12-21 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10043772B2 (en) * 2016-06-23 2018-08-07 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
KR101983188B1 (ko) * 2016-12-22 2019-05-28 삼성전기주식회사 팬-아웃 반도체 패키지
US9978731B1 (en) * 2016-12-28 2018-05-22 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package module
CN107742778A (zh) * 2017-10-25 2018-02-27 中芯长电半导体（江阴）有限公司 扇出型天线封装结构及其制备方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI798931B (zh) * 2021-11-12 2023-04-11 鯨鏈科技股份有限公司 晶圓對晶圓技術之輸入及輸出電路與使用其之晶片裝置

Also Published As

Publication number Publication date
KR20200048971A (ko) 2020-05-08
CN111128906A (zh) 2020-05-08
US20230260919A1 (en) 2023-08-17
US11062999B2 (en) 2021-07-13
US11676907B2 (en) 2023-06-13
US20200135654A1 (en) 2020-04-30
US20210313276A1 (en) 2021-10-07
TWI770419B (zh) 2022-07-11

Similar Documents

Publication Publication Date Title
TWI770419B (zh) 半導體封裝及包括其的天線模組
TWI707445B (zh) 半導體封裝與包括其的天線模組
TWI689055B (zh) 半導體封裝
TWI670801B (zh) 複合天線基板以及半導體封裝模組
TWI732183B (zh) 天線模組
TWI731239B (zh) 扇出型半導體封裝
TWI705611B (zh) 天線基底以及包括其的天線模組
TWI809102B (zh) 天線模組
TWI772617B (zh) 扇出型半導體封裝
TWI683408B (zh) 扇出型半導體封裝
TW201820568A (zh) 扇出型半導體封裝
TWI699864B (zh) 天線模組
TWI818088B (zh) 半導體封裝
TW202010076A (zh) 扇出型半導體封裝
TW202015213A (zh) 半導體封裝
TW202038395A (zh) 天線模組
TW202036798A (zh) 半導體封裝
TWI668818B (zh) 扇出型半導體封裝
TW202038392A (zh) 半導體封裝
TW201937672A (zh) 扇出型半導體封裝
TW201929183A (zh) 扇出型半導體封裝
TWI734962B (zh) 半導體封裝與包括其的天線模組
TW201933557A (zh) 扇出型半導體封裝
TW201911506A (zh) 扇出型半導體封裝
KR102509644B1 (ko) 패키지 모듈