TWI705611B - 天線基底以及包括其的天線模組 - Google Patents

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TWI705611B
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wiring layer
layer
insulating layer
semiconductor chip
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金斗一
許榮植
蘇源煜
白龍浩
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南韓商三星電機股份有限公司
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Abstract

一種天線基底包括：第一基底，包括設置於第一基底的上表面上的天線圖案；第二基底，具有第一平面表面，第一平面表面的面積小於第一基底的平面表面的面積；以及撓性基底，將第一基底與第二基底連接至彼此且彎曲以使第二基底的第一平面表面面對第一基底的側表面，第一基底的側表面垂直於第一基底的上表面。

Description

天線基底以及包括其的天線模組
本揭露是有關於一種天線基底以及包括其的天線模組。
近來，根據電子裝置的薄度的趨勢，行動裝置（例如智慧型電話）中的各種組件的厚度受到顯著限制。因此，當在行動裝置中使用毫米波/第五代（fifth generation，5G）天線模組時，為確保毫米波/5G天線模組在套組（set）內的安裝位置的自由度，毫米波/5G天線模組的大小、厚度等方面不可避免地存在諸多限制。
本揭露的態樣可提供一種天線基底以及包括所述天線基底的天線模組，在天線模組中使用所述天線基底的情形中，當天線模組安裝於套組（set）中時，所述天線基底能夠藉由使天線模組的總厚度減小來確保自由度。
根據本揭露的態樣，可提供一種天線模組，其中在具有剛性-撓性-剛性形式的天線基底中，面積較小的剛性部分利用撓性部分朝面積較大的剛性部分的側部部分彎曲。
根據本揭露的態樣，一種天線基底可包括：第一基底，包括設置於所述第一基底的上表面上的天線圖案；第二基底，具有第一平面表面，所述第一平面表面的面積小於所述第一基底的平面表面的面積；以及撓性基底，將所述第一基底與所述第二基底連接至彼此且彎曲以使所述第二基底的所述第一平面表面面對所述第一基底的側表面，所述第一基底的所述側表面垂直於所述第一基底的所述上表面。
根據本揭露的另一態樣，一種天線模組可包括：天線基底，包括第一基底、第二基底及撓性基底，所述第一基底包括設置於所述第一基底的上表面上的天線圖案，所述第二基底具有第一平面表面，所述第一平面表面的面積小於所述第一基底的平面表面的面積，所述撓性基底將所述第一基底與所述第二基底連接至彼此且彎曲以使所述第二基底的所述第一平面表面面對所述第一基底的側表面，所述第一基底的所述側表面垂直於所述第一基底的所述上表面；以及電子組件，設置於所述第二基底的與所述第二基底的所述第一平面表面相對的第二平面表面上。
所述天線模組可更包括：至少一個半導體晶片，表面安裝於所述第一基底的下表面上，所述第一基底的所述下表面垂直於所述第一基底的所述側表面且與所述第一基底的所述上表面相對；至少一個被動組件，表面安裝於所述第一基底的所述下表面上；包封體，設置於所述第一基底的所述下表面上且覆蓋所述至少一個半導體晶片以及所述至少一個被動組件的至少一部分；以及金屬層，覆蓋所述包封體的外表面。
作為另外一種選擇，所述天線模組可更包括：至少一個半導體晶片，表面安裝於所述第一基底的下表面上，所述第一基底的所述下表面垂直於所述第一基底的所述側表面且與所述第一基底的所述上表面相對；至少一個被動組件，表面安裝於所述第一基底的所述下表面上；以及屏蔽罩，設置於所述第一基底的所述下表面上且環繞所述至少一個半導體晶片及所述至少一個被動組件。
作為另外一種選擇，所述天線模組可更包括半導體封裝，所述半導體封裝設置於所述天線基底下方且包括至少一個半導體晶片。在此種情形中，所述電子組件的厚度可大於所述至少一個半導體晶片及/或所述半導體封裝的厚度。
在下文中，將參照附圖闡述本揭露中的例示性實施例。在附圖中，為清晰起見，可誇大或縮小各組件的形狀、大小等。
在本文中，為方便起見，使用下側、下部部分、下表面等來指代相對於所述圖式的剖面朝下的方向，而使用上側、上部部分、上表面等來指代與朝下的方向相反的方向。然而，定義該些方向是為了方便闡釋，且本申請專利範圍並不受如上所述所定義的方向特別限制，且上部部分及下部部分的概念可彼此互換。
在說明中，組件與另一組件的「連接」的意義在概念上包括經由黏合層進行的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括實體連接及實體斷開連接（disconnection）。可理解，當以例如「第一」及「第二」等用語來指代元件時，所述元件並不因此受到限制。「第一」及「第二」可能僅用於將所述元件與其他元件區分開，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱為第二元件。相似地，第二元件亦可被稱為第一元件。
本文所用用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合來實施。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，除非在本文中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文所用用語僅是為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置
圖1是示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括實體連接或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層式陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可實體連接或電性連接至主板1010的其他組件或者可不實體連接或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編解碼器（未示出）、視訊編解碼器（未示出）、功率放大器（未示出）、羅盤（未示出）、加速度計（未示出）、陀螺儀（未示出）、揚聲器（未示出）、大容量儲存單元（例如硬碟驅動機）（未示出）、光碟（compact disk，CD）驅動機（未示出）、數位多功能碟（digital versatile disk，DVD）驅動機（未示出）等。然而，該些其他組件並非僅限於此，而是亦可包括端視電子裝置1000的類型等而用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機（digital video camera）、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2是示出電子裝置的實例的示意性立體圖。
參照圖2，電子裝置可為例如智慧型電話1100。在智慧型電話1100中，可採用半導體封裝形式來使用射頻積體電路（radio frequency integrated circuit，RFIC），且可採用基底或模組形式來使用天線。RFIC與天線在智慧型電話1100中可電性連接至彼此，且因此天線訊號在各個方向上的輻射R皆為可能的。包括RFIC的半導體封裝以及包括天線的基底或模組可在電子裝置（例如智慧型電話等）中以各種形式來使用。半導體封裝
一般而言，在半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身可能無法充當已完成的半導體產品，且可能因外部物理影響或化學影響而被損壞。因此，半導體晶片可能無法單獨使用，而是可封裝在電子裝置等中並以封裝狀態使用。
此處，就電性連接而言，由於半導體晶片與電子裝置的主板之間存在電路寬度差異，因此需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的各連接墊之間的間隔非常精密，但電子裝置中所使用的主板的組件安裝接墊的大小及主板的各組件安裝接墊之間的間隔明顯大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
端視半導體封裝的結構及目的而定，藉由封裝技術製造的半導體封裝可被分類成扇入型半導體封裝或扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述所述扇入型半導體封裝及所述扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4是示出扇入型半導體封裝的封裝製程的示意性剖視圖。
參照圖3A至圖4，半導體晶片2220可為例如處於裸露狀態的積體電路（integrated circuit，IC），半導體晶片2220包括本體2221、連接墊2222及鈍化層2223，本體2221包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等，連接墊2222形成於本體2221的一個表面上且包含金屬材料（例如鋁（Al）等），鈍化層2223（例如氧化物層、氮化物層等）形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222可為明顯小的，因此可能難以將積體電路（IC）安裝於中間水平高度的印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可端視半導體晶片2220的大小而定，在半導體晶片2220上形成連接結構2240以對連接墊2222進行重佈線。連接結構2240可藉由以下步驟來形成：使用絕緣材料（例如感光成像介電（photoimagable dielectric，PID）樹脂）在半導體晶片2220上形成絕緣層2241；形成使連接墊2222開口的通孔孔洞2243h；以及接著形成配線圖案2242及通孔2243。接著，可形成保護連接結構2240的鈍化層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接結構2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）皆設置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已採用扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以在具有緊湊的大小的同時實施快速的訊號傳輸。
然而，由於在扇入型半導體封裝中，所有輸入/輸出端子皆需要設置於半導體晶片內部，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊的大小的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。此乃因，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型電子組件封裝直接安裝於電子裝置的主板上。
圖5是示出扇入型半導體封裝安裝於印刷電路基底上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖6是示出扇入型半導體封裝嵌置於印刷電路板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由印刷電路板2301進行重佈線，且扇入型半導體封裝2200可以扇入型半導體封裝2200安裝於印刷電路板2301上的狀態最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外側可被模製材料2290等覆蓋。作為另外一種選擇，扇入型半導體封裝2200可嵌置於單獨的印刷電路板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可以扇入型半導體封裝2200嵌置於印刷電路板2302中的狀態由印刷電路板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的印刷電路板上，且接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可以扇入型半導體封裝嵌置於印刷電路板中的狀態在電子裝置的主板上進行安裝並使用。扇出型 半導體封裝
圖7是示出扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可被包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接結構2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接結構2140上可更形成有鈍化層2150，且在鈍化層2150的開口中可更形成有凸塊下金屬層2160。在凸塊下金屬層2160上可更形成有焊料球2170。半導體晶片2120可為包括本體2121、連接墊2122等的積體電路（IC）。連接結構2140可包括絕緣層2141、配線層2142及通孔2143，配線層2142形成於絕緣層2141上，通孔2143將連接墊2122與配線層2142電性連接至彼此。
如上所述，扇出型半導體封裝可具有半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構而朝半導體晶片之外進行重佈線並設置於半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要設置於半導體晶片內。因此，當半導體晶片的大小減小時，需要減小球的大小及節距，進而使得可能無法在扇入型半導體封裝中使用標準化球佈局（standardized ball layout）。另一方面，如上所述，扇出型半導體封裝具有半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接結構而朝半導體晶片之外進行重佈線並設置於半導體晶片之外的形式。因此，即使在半導體晶片的大小減小的情形中，在扇出型半導體封裝中亦可照樣使用標準化球佈局，進而使得扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，如下所述。
圖8是示出扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖8，扇出型半導體封裝2100可經由焊料球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接結構2140，連接結構2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至位於半導體晶片2120的大小之外的扇出區，進而使得在扇出型半導體封裝2100中可照樣使用標準化球佈局。因此，扇出型半導體封裝2100無須使用單獨的印刷電路板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的印刷電路板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可以較使用印刷電路板的扇入型半導體封裝的厚度小的厚度來實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型電子組件封裝具有優異的熱特性及電性特性，進而使得扇出型電子組件封裝尤其適合用於行動產品。因此，扇出型電子組件封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更緊湊的形式來實施，且可解決因出現翹曲（warpage）現象而導致的問題。
同時，扇出型半導體封裝是指如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響的封裝技術，且扇出型半導體封裝是與印刷電路板（PCB）（例如中介基底等）的概念不同的概念，印刷電路板具有與扇出型半導體封裝的規格、用途等不同的規格、用途等，且印刷電路板中嵌置有扇入型半導體封裝。天線模組
圖9是示出根據本揭露例示性實施例的天線模組的示意性立體圖。
圖10是當在方向A上觀察時圖9所示天線模組的示意性平面圖。
圖11是當在方向B上觀察時圖9所示天線模組的示意性平面圖。
圖12是當在方向C上觀察時圖9所示天線模組的示意性平面圖。
參照圖9至圖12，根據本揭露例示性實施例的天線模組500A可包括天線基底100以及電子組件300，天線基底100包括：第一基底110，包括天線圖案112A；第二基底180，具有第一平面表面180a以及與第一平面表面180a相對的第二平面表面180b；撓性基底150，將第一基底110與第二基底180連接至彼此且彎曲以使第二基底180的第一平面表面180a面對第一基底110的側表面110s，電子組件300設置於天線基底100的第二基底180的第二平面表面180b上。
近來，根據電子裝置的薄度方面的趨勢，行動裝置（例如智慧型電話）中的各種組件的厚度受到顯著限制。另外，近來，在行動裝置中，隨著電池容量的增大，使用雙印刷電路板（PCB）作為主板。在此種情形中，由於所有組件皆被薄化並安裝於主板上，因此需要充分減小最大組件的厚度。因此，當在行動裝置中使用毫米波/5G天線模組時，為確保毫米波/5G天線模組在套組內的安裝位置的自由度，毫米波/5G天線模組的大小、厚度等方面不可避免地存在諸多限制。
同時，當採用一般系統級封裝（system-in-package，SIP）型模組方式來實施天線模組時，藉由表面安裝技術（surface mount technology，SMT）將各種半導體晶片及被動組件安裝於天線基底的底表面上，且為防止電磁干擾（EMI），將用於覆蓋半導體晶片及被動組件的屏蔽罩附裝至半導體晶片及被動組件或者利用環氧模製化合物（epoxy molding compound，EMC）來覆蓋半導體晶片及被動組件，且接著在EMC的外表面上形成金屬層。在此種情形中，由於模組的總厚度是由被動組件（特別是具有大厚度的組件，例如功率電感器（power inductor，PI））決定的，因此除非減小功率電感器（PI）的厚度或者改變安裝功率電感器的方法，否則在減小模組的總厚度方面存在限制。
另一方面，根據例示性實施例的天線模組500A可包括具有剛性-撓性-剛性形式的天線基底100，且在天線基底100的第二基底180的第二平面表面180b上可設置有具有大的厚度的電子組件300。在此種情形中，天線基底100的撓性基底150可彎曲大約90°以使第二基底180的第一平面表面180a面對第一基底110的側表面110s。當撓性基底150如上所述彎曲時，電子組件300的安裝表面300m可面對天線基底100的第一基底110的側表面110s，且電子組件300可被設置成與天線基底100的第一基底110的側表面110s間隔開預定距離。因此，電子組件300的厚度不會對天線模組500A的總厚度造成影響，進而使得天線模組500A的總厚度可減小。
在下文中將參照圖式更詳細地闡述根據例示性實施例的天線模組500A的組件。
天線基底100可包括第一基底110、第二基底180以及將第一基底110與第二基底180連接至彼此的撓性基底150。天線基底100可為一般剛性-撓性PCB（rigid-flexible PCB，RFPCB），所述一般剛性-撓性PCB具有多個剛性區以及將所述多個剛性區連接至彼此的撓性區。舉例而言，第一基底110可為RFPCB的一個剛性區，撓性基底150可為RFPCB的撓性區，且第二基底180可為RFPCB的另一個剛性區。第二基底180的面積及厚度可較第一基底110的面積及厚度小得多。舉例而言，第一基底110可具有剛性PCB結構，其具有五層至十層的大的面積；第二基底180可具有剛性PCB結構，其具有一至兩層的小的面積；且撓性基底150可為撓性PCB結構，其具有一至兩層的小的面積，但第一基底110、第二基底180及撓性基底150並非僅限於此。
第一基底110（即，其中可實施毫米波/5G天線的區）可具有多個絕緣層、分別設置於各絕緣層上的圖案層以及分別設置於絕緣層中以穿透過絕緣層並將設置於不同水平高度上的圖案層電性連接至彼此的配線通孔。第一基底110可具有長度大於寬度的形式（例如m×n），例如在基於天線圖案112A的圖式中為1´4。然而，第一基底110並非僅限於此，且亦可具有長度與寬度實質上彼此相同的形式（例如m×m或n×n），例如2´2。
可使用絕緣材料作為第一基底110的絕緣層中的每一者的材料。在此種情形中，絕緣材料可為以下材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；包含加強材料（例如玻璃纖維（或玻璃布或玻璃織物））及/或無機填料以及熱固性樹脂及熱塑性樹脂的材料，例如預浸體、味之素構成膜（Ajinomoto Build-up Film，ABF）、感光成像介電質（PID）等。然而，絕緣層中的每一者的材料並非僅限於此。亦即，可使用玻璃板或陶瓷板作為特定絕緣層的材料。作為另外一種選擇，亦可使用介電損耗低的液晶聚合物（liquid crystal polymer，LCP）作為絕緣層的材料以減小訊號損耗。
第一基底110的圖案層可包括天線圖案112A。端視天線圖案112A的設置形式及形狀而定，天線圖案112A可為偶極天線、貼片式天線等。接地圖案可具有接地面形式。天線圖案112A可被設置於同一水平高度上的接地圖案環繞，但並非僅限於此。第一基底110可包括訊號圖案、電源圖案、電晶體圖案等。該些圖案中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金，但並非僅限於此。
第一基底110的配線通孔可將形成於不同層上的配線層電性連接至彼此，進而在第一基底110中形成電性路徑。配線通孔可包括饋送通孔，且可包括接地通孔等。另外，配線通孔可包括訊號通孔、電源通孔等。饋送通孔可採用電性方式及/或訊號方式連接至天線圖案112A。一些接地通孔可緊密地環繞饋送通孔。配線通孔中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線通孔中的每一者可被導電材料完全填充，或者可沿通孔孔洞中的每一者的壁形成導電材料。另外，配線通孔中的每一者可具有圓柱形形狀、沙漏形狀、錐形形狀等。
撓性基底150可包含具有撓性特性的絕緣材料。舉例而言，撓性基底150可包含聚醯亞胺、聚對苯二甲酸乙二醇酯、聚萘二甲酸乙二醇酯等。然而，撓性基底150的材料並非僅限於此，且可為具有撓性特性的任何習知的絕緣材料。亦可在撓性基底150上形成電性連接至第一基底110的圖案層及第二基底180的圖案層的圖案層。撓性基底150的圖案層亦可包括訊號圖案、電源圖案、接地圖案等。該些圖案中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金，但並非僅限於此。視需要，撓性基底150亦可包括一或多層配線通孔。配線通孔可為訊號通孔、接地通孔、電源通孔等，且配線通孔中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。另外，配線通孔可如上所述具有各種形狀。
第二基底180可提供上面安裝有電子組件300的區。第二基底180亦可包括一或多個絕緣層以及一或多個圖案層。亦可使用預浸體、味之素構成膜、感光成像介電質、液晶聚合物等作為第二基底180的絕緣層中的每一者的材料。第二基底180的配線層可包括形成於配線層的頂表面上且連接至電子組件300的接墊圖案，且亦可包括訊號圖案、電源圖案、接地圖案等。第二基底180的圖案層中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金，但並非僅限於此。視需要，第二基底180亦可包括一或多層配線通孔。配線通孔可為訊號通孔、接地通孔、電源通孔等，且配線通孔中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。另外，配線通孔可如上所述具有各種形狀。
天線基底100的第一基底110的側表面110s可與第二基底180的第一平面表面180a間隔開預定距離。在此種情形中，第二基底180的第一平面表面180a可藉由設置於第二基底180的第一平面表面180a與第一基底110的側表面110s之間的黏合劑400貼合至第一基底110的側表面110s。黏合劑400的材料不受特別限制，且可為任何習知的黏合膜等。
同時，已示出撓性基底150在寬度方向上連接至第一基底110的側表面110s、以及撓性基底150及第二基底180在寬度方向上設置於第一基底110的側表面110s上，但撓性基底150可在長度方向上連接至第一基底110的側表面110s，且撓性基底150及第二基底180可在長度方向上設置於第一基底110的側表面110s上。
電子組件300可為具有大的厚度的各種組件。舉例而言，電子組件300可為需要具有大的厚度以具有高的電感的功率電感器（PI），但並非僅限於此。電子組件300可藉由黏合劑350表面安裝於天線基底100的第二基底180的第二平面表面180b上。黏合劑350可包含低熔點金屬，例如錫（Sn）或包含錫（Sn）的合金。舉例而言，黏合劑350可為焊料黏合劑。因此，電子組件300可藉由焊接安裝於天線基底100的第二基底180的第二平面表面180b上，但並非僅限於此。電子組件300可藉由天線基底100的第二基底180、撓性基底150及第一基底110各自的配線層電性連接至半導體封裝200A的半導體晶片221及222及/或被動組件225。
視需要，電子組件300可處於電子組件300經受電磁波屏蔽處理的狀態。舉例而言，電子組件300可以電子組件300被包封體等包封的封裝狀態表面安裝於第二基底180的第二平面表面180b上。在此種情形中，金屬層可藉由鍍覆等形成於包封體的外表面上以屏蔽電磁波。
圖13是示出在方向A上安裝圖9所示天線模組的電子組件的製程的示意圖。
圖14是示出在方向B上安裝圖9所示天線模組的電子組件的製程的示意圖。
圖15是示出在方向C上安裝圖9所示天線模組的電子組件的製程的示意圖。
參照圖13至圖15，可首先製備天線基底100，天線基底100包括第一基底110、第二基底180及撓性基底150。接著，可將電子組件300表面安裝於天線基底100的第二基底180的第二平面表面180b上。接著，撓性基底150可彎曲大約90°以使第二基底180的第一平面表面180a面對第一基底110的側表面110s。因此，電子組件300可設置於第一基底110的側表面110s上以使電子組件300的安裝表面300m面對第一基底110的側表面110s。
具體而言，如圖13所示，撓性基底150可設置於第二基底180的側邊緣表面上，且第一基底110的側表面110s與第二基底180的側邊緣表面可藉由撓性基底150進行連接，以使第二基底180能夠相對於撓性基底150的連接部分旋轉。
圖16是示出根據本揭露另一例示性實施例的天線模組的示意性立體圖。
圖17是沿圖16所示天線模組的線I-I'截取的示意性剖視圖。
參照圖16及圖17，根據本揭露另一例示性實施例的天線模組500B可更包括半導體晶片221及半導體晶片222、被動組件225、包封體230以及金屬層237，半導體晶片221及半導體晶片222表面安裝於天線基底100的第一基底110的下表面110b上，被動組件225表面安裝於天線基底100的第一基底110的下表面上，包封體230設置於天線基底100的第一基底110的下表面110b上且覆蓋半導體晶片221及半導體晶片222以及被動組件225中的每一者的至少部分，金屬層237覆蓋包封體230的外表面。亦即，在根據另一例示性實施例的天線模組500B中，厚度較電子組件300的厚度小的半導體晶片221及半導體晶片222以及被動組件225可設置於天線基底100的第一基底110的下表面上且接著被包封，進而使得即使天線模組500B薄時亦可穩定地實施天線模組中所需的各種效能，且電磁波可被金屬層237屏蔽，進而使得由電磁干擾造成的各種問題可得到解決。同時，為便於闡釋起見，將不再對天線基底100的第一基底110的剖面的形狀予以贅述。
半導體晶片221及半導體晶片222可包括執行不同功能的第一半導體晶片221及第二半導體晶片222。在此種情形中，第一半導體晶片221可為射頻積體電路（RFIC），且第二半導體晶片222可為電源管理積體電路（power management IC，PMIC）。半導體晶片221及半導體晶片222中的每一者可為封裝積體電路，但並非僅限於此。半導體晶片221及半導體晶片222可分別使用焊料球221D及焊料球222D等表面安裝於天線基底100的第一基底110的下表面上。半導體晶片221及半導體晶片222可藉由天線基底100的第一基底110的配線層電性連接至彼此。半導體晶片221及半導體晶片222中的每一者的厚度可小於電子組件300的厚度。
被動組件225可為任何習知的被動組件，例如電容器、電感器等。作為非限制性實例，被動組件225可為電容器，更具體而言，可為多層式陶瓷電容器（MLCC）。被動組件225的數目不受特別限制，且可多於圖式所示的數目或少於圖式所示的數目。被動組件225可藉由焊料黏合劑225D等與半導體晶片221及半導體晶片222並排地表面安裝於天線基底100的第一基底110的下表面上。被動組件225中的每一者的厚度可小於電子組件300的厚度。
包封體230可被配置成保護半導體晶片221及半導體晶片222、被動組件225等，且提供絕緣區。包封體230的包封形式不受特別限制，且可為包封體230環繞半導體晶片221及半導體晶片222及被動組件225的至少部分的形式。包封體230的特定材料不受特別限制，且可為例如絕緣材料，例如味之素構成膜等。作為另外一種選擇，可使用感光成像包封體（photoimagable encapsulant，PIE）作為包封體230的材料。包封體230的厚度亦可小於電子組件300的厚度。
金屬層237可藉由濺鍍等形成於包封體230的外表面上。金屬層237可包括包含任何習知金屬（例如，銅（Cu））的薄的導體層。可藉由金屬層237來達成散熱效果及/或電磁波屏蔽效果。
其他內容與上述內容重複，且因此不再對其予以贅述。
圖18是示出根據本揭露另一例示性實施例的天線模組的示意性立體圖。
圖19是沿圖18所示天線模組的線II-II'截取的示意性剖視圖。
參照圖18及圖19，根據本揭露另一例示性實施例的天線模組500C可更包括半導體晶片221及半導體晶片222、被動組件225以及屏蔽罩238，半導體晶片221及半導體晶片222表面安裝於天線基底100的第一基底110的下表面上，被動組件225表面安裝於天線基底100的第一基底110的下表面上，屏蔽罩238設置於天線基底100的第一基底110的下表面上且環繞半導體晶片221及半導體晶片222以及被動組件225。亦即，同樣在根據另一例示性實施例的天線模組500C中，厚度較電子組件300的厚度小的半導體晶片221及半導體晶片222以及被動組件225可設置於天線基底100的第一基底110的下表面上且被屏蔽罩環繞，進而使得即使天線模組500C薄時亦可穩定地實施天線模組中所需的各種效能，且由電磁干擾造成的各種問題可得到解決。同時，為便於闡釋起見，將不再對天線基底100的第一基底110的剖面的形狀予以贅述。
可使用包含金屬的任何習知的屏蔽罩作為屏蔽罩238。除了半導體晶片221及半導體晶片222以及被動組件225之外，屏蔽罩238的內部部分可為空的。
其他內容與上述內容重複，且因此不再對其予以贅述。
圖20是示出根據本揭露另一例示性實施例的天線模組的示意性立體圖。
圖21是沿圖20所示天線模組的線III-III'截取的示意性剖視圖。
參照圖20及圖21，根據另一例示性實施例的天線模組500D可包括安裝於天線基底100的第一基底110的下表面上的半導體封裝200A。亦即，在根據另一例示性實施例的天線模組500D中，半導體晶片221及半導體晶片222以及被動組件225未表面安裝於天線基底100的第一基底110的下表面上，而是可使用連接結構240以封裝形式一起嵌置及封裝，且以封裝狀態200A設置於天線基底100的第一基底110的下表面上。因此，可使用裸晶粒而非封裝晶粒作為半導體晶片221及半導體晶片222中的每一者，且可使用嵌式組件作為被動組件225中的每一者，且半導體封裝200B的厚度可因此進一步減小。因此，天線模組500D的厚度可進一步減小。同時，為便於闡釋而在圖20中省略電性連接結構260，且在圖21中省略天線基底100的第一基底110的剖面的詳細形式。
半導體封裝200A可包括框架210、第一半導體晶片221、第二半導體晶片222、被動組件225、包封體230以及連接結構240，框架210具有穿孔210H且包括多個配線層212a及配線層212b，第一半導體晶片221設置於穿孔210H中且具有上面設置有第一連接墊221P的第一主動表面以及與第一主動表面相對的第一非主動表面，第二半導體晶片222設置於穿孔210H中且具有上面設置有第二連接墊222P的第二主動表面以及與第二主動表面相對的第二非主動表面，被動組件225設置於穿孔210H中，包封體230覆蓋框架210、第一半導體晶片221的第一非主動表面、第二半導體晶片222的第二非主動表面以及被動組件225中的每一者的至少部分並填充穿孔210H的至少部分，連接結構240設置於框架210、第一半導體晶片221的第一主動表面、第二半導體晶片222的第二主動表面以及被動組件225上且包括電性連接至第一連接墊221P、第二連接墊222P及被動組件225中的每一者的重佈線層242。
框架210可包括配線層212a及配線層212b以由此減少連接結構240的層的數目。另外，框架210可端視絕緣層211的特定材料而改善半導體封裝200B的剛性，且用於確保包封體230的厚度均勻性。可藉由框架210的配線層212a及配線層212b以及連接通孔213來在半導體封裝200A中提供垂直電性路徑。框架210可具有穿孔210H。半導體晶片221及半導體晶片222與被動組件225可並排地設置於穿孔210H中以與框架210間隔開預定距離。半導體晶片221及半導體晶片222以及被動組件225的側表面可被框架210環繞。然而，此種形式僅為實例，且可採用各種方式修改成具有其他形式，且框架210可端視此種形式而執行另一種功能。
框架210可包括絕緣層211、第一配線層212a、第二配線層212b以及連接通孔213，第一配線層212a設置於絕緣層211的上表面上，第二配線層212b設置於絕緣層211的下表面上，連接通孔213穿透過絕緣層211且將第一配線層212a與第二配線層212b電性連接至彼此。框架210的第一配線層212a及第二配線層212b的厚度可大於連接結構240的重佈線層242a及重佈線層242b的厚度。由於框架210的厚度可相似於或大於半導體晶片221及半導體晶片222等的厚度，因此亦可端視框架210的規格而藉由基底製程來將第一配線層212a及第二配線層212b形成為具有大的大小。另一方面，可藉由半導體製程來將連接結構240的重佈線層242a及重佈線層242b形成為具有小的大小以達成薄度。
絕緣層211的材料不受特別限制。舉例而言，可使用絕緣材料作為絕緣層211的材料。在此種情形中，絕緣材料可為以下材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維（或玻璃布或玻璃織物）等核心材料中的樹脂，例如預浸體等，但並非僅限於此。舉例而言，可使用具有所需材料特性的基於玻璃或陶瓷的絕緣材料作為絕緣層211的材料。
配線層212a及配線層212b可用於對半導體晶片221及半導體晶片222的連接墊221P及連接墊222P進行重佈線。另外，當半導體封裝200B電性連接至設置於半導體封裝200A上及半導體封裝200A下方的其他組件時，可使用配線層212a及配線層212b作為連接圖案。配線層212a及配線層212b中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層212a及配線層212b可端視對應層的設計而執行各種功能。舉例而言，配線層212a及配線層212b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層212a及配線層212b可包括通孔接墊等。
連接通孔213可將形成於不同層上的配線層212a及配線層212b電性連接至彼此，進而在框架210中形成電性路徑。連接通孔213中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。連接通孔213中的每一者可被導電材料完全填充，或者可沿連接通孔孔洞中的每一者的壁形成導電材料。另外，連接通孔213中的每一者可具有任何習知的形狀，例如沙漏形狀、圓柱形形狀等。連接通孔213亦可包括訊號連接通孔、接地連接通孔等。
視需要，在框架210的穿孔210H的壁上可更設置有金屬層215。金屬層215可形成於穿孔210H的整個壁之上以環繞半導體晶片221及半導體晶片222以及被動組件225。因此，可改善散熱特性，且可達成電磁波屏蔽效果。金屬層215可延伸至框架210的上表面及下表面，即，絕緣層211的上表面及下表面。金屬層215的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。金屬層215可電性連接至第一配線層212a的接地圖案及/或電源圖案及/或第二配線層212b的接地圖案及/或電源圖案以用作接地面。
半導體晶片221及半導體晶片222中的每一者可為以數百至數百萬個或更多數量的元件整合於單個晶片中的方式提供的呈裸露狀態或封裝狀態的積體電路（IC）。舉例而言，第一半導體晶片221的積體電路可為RFIC，且第二半導體晶片222的積體電路可為PMIC。半導體晶片221及半導體晶片222可分別包括上面形成有各種電路的本體，且連接墊221P及連接墊222P可分別形成於所述本體的主動表面上。本體可基於例如主動晶圓形成。在此種情形中，本體的基礎材料可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。連接墊221P及連接墊222P可分別將半導體晶片221及半導體晶片222電性連接至其他組件，且連接墊221P及連接墊222P中的每一者的材料可為導電材料（例如，鋁（Al）），但並非僅限於此。半導體晶片221及半導體晶片222的主動表面是指半導體晶片221及半導體晶片222的上面設置有連接墊221P及連接墊222P的表面，且半導體晶片221及半導體晶片222的非主動表面是指半導體晶片221及半導體晶片222的與主動表面相對的表面。在半導體晶片221及半導體晶片222的主動表面上可形成鈍化層，所述鈍化層具有暴露出連接墊221P及連接墊222P的至少部分的開口且由氧化物層、氮化物層等形成。半導體晶片221及半導體晶片222可設置成面朝上的形式以由此具有上達天線基底100的最小訊號路徑。
被動組件225可為任何習知的被動組件，例如電容器、電感器等。作為非限制性實例，被動組件225可為MLCC及功率電感器中的至少一者。被動組件225可藉由連接結構240電性連接至半導體晶片221及半導體晶片222的連接墊221P及連接墊222P。被動組件225的數目不受特別限制。在根據另一例示性實施例的半導體封裝200B中，多個被動組件225可與半導體晶片221及半導體晶片222一同設置於一個封裝內。因此，各組件之間的間隔可明顯減小，且半導體封裝200B可由此被小型化。另外，半導體晶片221及半導體晶片222與被動組件225之間的電性路徑可明顯減少以抑制雜訊。
包封體230可被配置成保護半導體晶片221及半導體晶片222、被動組件225等，且提供絕緣區。包封體230的包封形式不受特別限制，且可為包封體230環繞半導體晶片221及半導體晶片222及被動組件225的至少部分的形式。舉例而言，包封體230可覆蓋框架210的下表面，覆蓋半導體晶片221及半導體晶片222的側表面及非主動表面，且覆蓋被動組件225的側表面及下表面。另外，包封體230可填充穿孔210H的至少部分。包封體230的特定材料不受特別限制，且可為例如絕緣材料，例如味之素構成膜等。作為另外一種選擇，可使用感光成像包封體作為包封體230的材料。
可在包封體230的下表面上設置背側配線層234及背側金屬層236。背側配線層234可經由穿透過包封體230的背側連接通孔235連接至框架210的第二配線層212b。背側金屬層236可經由穿透過包封體230的背側金屬通孔237連接至框架210的金屬層215。背側配線層234、背側金屬層236、背側連接通孔235及背側金屬通孔237中的每一者可包含導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。背側配線層234可包括訊號圖案、訊號通孔接墊等。背側金屬層236可覆蓋半導體晶片221及半導體晶片222的非主動表面以及被動組件225，且可經由背側金屬通孔237連接至金屬層215以實施優異的散熱效果及優異的電磁波屏蔽效果。背側金屬層236可連接至框架210的配線層212a及配線層212b的接地圖案及/或電源圖案以用作接地（ground）。
連接結構240可對半導體晶片221及半導體晶片222的連接墊221P及連接墊222P進行重佈線。具有各種功能的半導體晶片221及半導體晶片222的數十至數百個連接墊221P及連接墊222P可藉由連接結構240來進行重佈線。另外，連接結構240可將半導體晶片221及半導體晶片222的連接墊221P及連接墊222P電性連接至被動組件225。另外，連接結構240可在半導體封裝200A與天線基底100的第一基底110之間提供電性連接路徑。連接結構240可包括絕緣層241、重佈線層242以及連接通孔243。連接結構240亦可包括數目大於圖式所示數目的絕緣層241、重佈線層242及連接通孔243。
絕緣層241的材料可為感光成像介電質。在此種情形中，可藉由光通孔引入精密的節距，且半導體晶片221及半導體晶片222的數十至數百個連接墊221P及連接墊222P可由此得到非常有效地重佈線，如在一般情形中一樣。當絕緣層241的數目是多個時，絕緣層241可包含相同的絕緣材料或不同的絕緣材料。
重佈線層242可對半導體晶片221及半導體晶片222的連接墊221P及連接墊222P及/或被動組件225的電極進行重佈線以將半導體晶片221及半導體晶片222的連接墊221P及連接墊222P以及被動組件225的電極電性連接至第一電性連接結構260。亦即，重佈線層242可用作重佈線層（redistribution layer，RDL）。重佈線層242中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層242可端視其設計而執行各種功能。舉例而言，重佈線層242可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層242可包括通孔接墊、電性連接結構接墊等。
連接通孔243可將被動組件225與重佈線層242電性連接至彼此或者將半導體晶片221及半導體晶片222的連接墊221P及連接墊222P與重佈線層242電性連接至彼此。連接通孔243中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。連接通孔243中的每一者可被導電材料完全填充，或者亦可沿通孔孔洞中的每一者的壁形成導電材料。另外，連接通孔243中的每一者可具有錐形形狀。
在連接結構240上可設置有第一鈍化層250。第一鈍化層250可保護連接結構240免受外部物理損壞或化學損壞。第一鈍化層250可具有開口，所述開口暴露出連接結構240的重佈線層242的至少部分。在第一鈍化層250中形成的開口的數目可為數十至數千。第一鈍化層250可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，第一鈍化層250可由味之素構成膜形成。然而，第一鈍化層250並非僅限於此，而是亦可由感光成像介電質、阻焊劑等形成。
在第一鈍化層250的開口251上可設置有電性連接至被暴露出的重佈線層242的多個第一電性連接結構260。第一電性連接結構260可被配置成將半導體封裝200A實體地及/或電性地連接至上述天線基底100的第一基底110。第一電性連接結構260中的每一者可由低熔點金屬（例如錫（Sn））或包含錫（Sn）的合金（更具體而言，焊料）形成。然而，此僅為實例，且第一電性連接結構260中的每一者的材料並非特別受限於此。
第一電性連接結構260中的每一者可為焊盤（land）、球、引腳等。第一電性連接結構260可形成為多層式結構或單層式結構。當第一電性連接結構260形成為多層式結構時，第一電性連接結構260可包含銅（Cu）柱及焊料。當第一電性連接結構260形成為單層式結構時，第一電性連接結構260可包含錫-銀焊料或銅（Cu）。然而，此僅為實例，且第一電性連接結構260並非僅限於此。第一電性連接結構260的數目、間隔、設置方式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分修改。第一電性連接結構260中的至少一者可設置於扇出區中。扇出區是指除設置有半導體晶片221及半導體晶片222的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於二維（two dimensional，2D）內連。另外，相較於球柵陣列（ball grid array，BGA）封裝、焊盤柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
在包封體230之下可設置有覆蓋背側配線層234及/或背側金屬層236的至少部分的第二鈍化層280。第二鈍化層280可保護背側配線層234及/或背側金屬層236免受外部物理損壞或化學損壞。第二鈍化層280亦可包含絕緣樹脂及無機填料，但可不包含玻璃纖維。舉例而言，第二鈍化層280可由味之素構成膜形成。然而，第二鈍化層280並非僅限於此，而是亦可由感光成像介電質、阻焊劑等形成。
第二鈍化層280可具有開口，所述開口暴露出背側配線層234及/或背側金屬層236的至少部分，且在開口上可設置有多個第二電性連接結構290。視需要，第二電性連接結構290可將天線模組500D實體地及/或電性地連接至主板等。第二電性連接結構290中的每一者可由低熔點金屬（例如錫（Sn））或包含錫（Sn）的合金（更具體而言，焊料）形成。然而，此僅為實例，且第二電性連接結構290中的每一者的材料並非特別受限於此。
第二電性連接結構290中的每一者可為焊盤、球、引腳等。第二電性連接結構290可形成為多層式結構或單層式結構。當第二電性連接結構290形成為多層式結構時，第二電性連接結構290可包含銅（Cu）柱及焊料。當第二電性連接結構290形成為單層式結構時，第二電性連接結構290可包括錫-銀焊料或銅（Cu）。然而，此僅為實例，且第二電性連接結構290並非僅限於此。第二電性連接結構290的數目、間隔、設置方式等不受特別限制，而是可由熟習此項技術者端視設計特定細節而進行充分修改。第二電性連接結構290中的至少一者可設置於扇出區中。扇出區是指除設置有半導體晶片221及半導體晶片222的區之外的區。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，可實施多個輸入/輸出（I/O）端子，且可有利於二維內連。另外，相較於球柵陣列（BGA）封裝、焊盤柵陣列（LGA）封裝等而言，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
其他內容與上述內容重複，且因此不再對其予以贅述。
圖22是示出在圖20所示天線模組中使用的根據另一例示性實施例的半導體封裝的示意性剖視圖。
參照圖22，在根據另一例示性實施例的半導體封裝200B中，框架210可具有第一穿孔210HA、第二穿孔210HB及第三穿孔210HC，且第一半導體晶片221及第二半導體晶片222以及被動組件225可分別設置於第一穿孔210HA、第二穿孔210HB及第三穿孔210HC中。半導體晶片221及半導體晶片222可分別包括上面形成有各種電路的本體221B及本體222B，且連接墊221P及連接墊222P可分別形成於本體221B及本體222B的主動表面上。在半導體晶片221及半導體晶片222的主動表面上可形成鈍化層221S及鈍化層222S，鈍化層221S及鈍化層222S具有暴露出連接墊221P及連接墊222P的至少部分的開口且由氧化物層、氮化物層等形成。
同時，在另一例示性實施例中，包封體231及包封體232可包括第一包封體231及第二包封體232，第一包封體231覆蓋框架210及被動組件225中的每一者的至少部分並填充第三穿孔210HC的至少部分，第二包封體232覆蓋第一包封體231、以及第一半導體晶片221及第二半導體晶片222中的每一者的至少部分並填充第一穿孔210HA及第二穿孔210HB中的每一者的至少部分。如上所述，當執行兩個或更多個包封製程而非一個包封製程時，由於在安裝被動組件225時出現的被動組件225的安裝缺陷或異物的影響而引起的半導體晶片221及半導體晶片222的良率問題可明顯減少。
同時，在另一例示性實施例中，連接結構240可包括第一絕緣層241a、第一重佈線層242a、第一連接通孔243a、第二絕緣層241b、第二重佈線層242b及第二連接通孔243b，第一絕緣層241a設置於框架210及被動組件225上，第一重佈線層242a設置於第一絕緣層241a的上表面上，第一連接通孔243a穿透過第一絕緣層241a且將被動組件225與第一重佈線層242a電性連接至彼此，第二絕緣層241b設置於第一絕緣層241a的上表面以及半導體晶片221及半導體晶片222的主動表面上且覆蓋第一重佈線層242a的至少部分，第二重佈線層242b設置於第二絕緣層241b的上表面上，第二連接通孔243b穿透過第二絕緣層241b且將第一重佈線層242a及第二重佈線層242b、半導體晶片221及半導體晶片222的連接墊221P及連接墊222P以及第二重佈線層242b電性連接至彼此。
第一絕緣層241a的材料可為絕緣材料。在此種情形中，絕緣材料可為包含無機填料（例如，二氧化矽或氧化鋁）的非感光性絕緣材料，例如，味之素構成膜。在此種情形中，由於出現裂紋而引起的波狀起伏問題及缺陷問題可得到更有效地解決。另外，由於第一包封體231的材料滲出而導致的被動組件225的電極斷開的缺陷問題亦可得到有效地解決。亦即，當使用包含無機填料的非感光性絕緣材料作為第一絕緣層241a的材料時，使用感光成像介電質作為第一絕緣層241a的材料時出現的問題可得到更有效地解決。
第二絕緣層241b的材料可為感光成像介電質。在此種情形中，可藉由光通孔引入精密的節距，且半導體晶片221及半導體晶片222的數十至數百個連接墊221P及連接墊222P可由此得到非常有效地重佈線，如在一般情形中一樣。感光成像介電質可包含少量的無機填料或者可不包含無機填料。亦即，可選擇性地控制用於對被動組件225進行重佈線的第一重佈線層242a的材料、其中形成有第一連接通孔243a的第一絕緣層241a的材料、用於對半導體晶片221及半導體晶片222的連接墊221P及連接墊222P進行重佈線的第二重佈線層242b的材料、以及其中形成有第二連接通孔243b的第二絕緣層241b的材料，進而產生更優異的協同效果（synergy effect）。視需要，可使用具有低介電損耗因數的感光成像介電質作為第二絕緣層241b的材料。
視需要，由包含無機填料的非感光性絕緣材料形成的第一絕緣層241a可為多個層，由感光成像介電質形成的第二絕緣層241b可為多個層，且第一絕緣層241a與第二絕緣層241b二者可為多個層。
第一穿孔210HA及第二穿孔210HB可穿透過由非感光性絕緣材料形成的第一絕緣層241a，且當第一絕緣層241a是所述多個層時，第一穿孔210H及第二穿孔210HB可穿透過所有所述多個層。亦即，第一穿孔210HA的深度及第二穿孔210HB的深度可較第三穿孔210HC的深度深，且第一穿孔210HA的底表面及第二穿孔210HB的底表面可設置於高於第三穿孔210HC的底表面的水平高度上。亦即，該些底表面之間可具有台階。第一穿孔210HA的底表面及第二穿孔210HB的底表面可為第二絕緣層241b的下表面，且第三穿孔210H的底表面可為第一絕緣層241a的下表面。半導體晶片221及半導體晶片222的主動表面可設置於低於被動組件225的下表面的水平高度上。舉例而言，半導體晶片221及半導體晶片222的主動表面可與第一配線層212a的上表面實質上共面。亦即，首先可形成第一絕緣層241a及第一重佈線層242a來對被動組件225進行重佈線，且接著可在另一水平高度上形成第二絕緣層241b及第二重佈線層242b來對半導體晶片221及半導體晶片222進行重佈線。在此種情形中，波狀起伏問題及出現裂紋問題可得到更有效地解決。
第一絕緣層241a的熱膨脹係數（coefficient of thermal expansion，CTE）可小於第二絕緣層241b的熱膨脹係數。此乃因第一絕緣層241a包含無機填料241af。視需要，第二絕緣層241b亦可包含少量的無機填料。然而，在此種情形中，第一絕緣層241a中所包含的無機填料的重量百分比可大於第二絕緣層241b中所包含的無機填料的重量百分比。因此，第一絕緣層241a的熱膨脹係數可小於第二絕緣層241b的熱膨脹係數。由於考慮到抑制因低熱量硬化收縮而引起的翹曲，具有相對較大量的無機填料的第一絕緣層241a具有相對小的熱膨脹係數是有利的，因此如上所述波狀起伏問題及出現裂紋問題可得到有效地解決，且被動組件225的電極斷開的缺陷問題亦可得到有效地解決。
第一重佈線層242a可對被動組件225的電極進行重佈線以將被動組件225的電極電性連接至半導體晶片221及半導體晶片222的連接墊221P及連接墊222P。亦即，第一重佈線層242a可用作重佈線層（RDL）。第一重佈線層242a的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一重佈線層242a可端視設計而執行各種功能。舉例而言，第一重佈線層242a可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，第一重佈線層242a可包括通孔接墊等。
第二重佈線層242b可對半導體晶片221及半導體晶片222的連接墊221P及連接墊222P進行重佈線以將半導體晶片221及半導體晶片222的連接墊221P及連接墊222P電性連接至第一電性連接結構260。亦即，第二重佈線層242b可用作重佈線層（RDL）。第二重佈線層242b的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第二重佈線層242b亦可端視設計而執行各種功能。舉例而言，第二重佈線層242b可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，第二重佈線層242b可包括通孔接墊、電性連接結構接墊等。
第一連接通孔243a可將被動組件225與第一重佈線層242a電性連接至彼此。第一連接通孔243a可與被動組件225中的每一者的電極實體接觸。亦即，被動組件225可為嵌式組件，而非使用焊料凸塊等的表面安裝類型組件，且可與第一連接通孔243a直接接觸。第一連接通孔243a中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第一連接通孔243a中的每一者可被導電材料完全填充，或者亦可沿通孔孔洞中的每一者的壁形成導電材料。另外，第一連接通孔243a中的每一者可具有錐形形狀。
第二連接通孔243b可將形成於不同層上的第一重佈線層242a與第二重佈線層242b電性連接至彼此，且將半導體晶片221及半導體晶片222的連接墊221P及連接墊222P與第二重佈線層242b電性連接至彼此。第二連接通孔243b可與半導體晶片221及半導體晶片222的連接墊221P及連接墊222P實體接觸。亦即，半導體晶片221及半導體晶片222可以裸晶粒形式來以其中不存在單獨的凸塊等的狀態直接連接至連接結構240的第二連接通孔243b。第二連接通孔243b中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。第二連接通孔243b亦可被導電材料完全填充，或者亦可沿通孔孔洞中的每一者的壁形成導電材料。另外，第二連接通孔243b中的每一者亦可具有錐形形狀。
其他內容與上述內容重複，且因此不再對其予以贅述。
圖23是示出在圖20所示天線模組中使用的根據另一例示性實施例的半導體封裝的示意性剖視圖。
參照圖23，在根據另一例示性實施例的半導體封裝200C中，框架210可包括第一絕緣層211a、第一配線層212a、第二配線層212b、第二絕緣層211b以及第三配線層212c，第一配線層212a嵌置於第一絕緣層211a的上部側中以使第一配線層212a的上表面被暴露出，第二配線層212b設置於第一絕緣層211a的下表面上，第二絕緣層211b設置於第一絕緣層211a的下表面上且覆蓋第二配線層212b，第三配線層212c設置於第二絕緣層211b的下表面上。由於框架210可包括大數目的配線層212a、212b及212c，因此可進一步簡化連接結構240。因此，因在形成連接結構240的製程中出現的缺陷而導致的良率下降可得到抑制。第一配線層212a與第二配線層212b以及第二配線層212b與第三配線層212c可經由分別穿透過第一絕緣層211a及第二絕緣層211b的第一連接通孔213a及第二連接通孔213b而電性連接至彼此。
在框架210、第一半導體晶片221及第二半導體晶片222以及被動組件225上可設置有包括第一重佈線層242a及第二重佈線層242b的連接結構240，第一重佈線層242a及第二重佈線層242b電性連接至第一連接墊221P、第二連接墊222P及被動組件225中的每一者。
當在第一絕緣層211a中嵌置第一配線層212a時，因第一配線層212a的厚度而產生的台階可明顯減小，且連接結構240的絕緣距離可因此成為恆定的。亦即，自連接結構240的重佈線層242至第一絕緣層211a的上表面的距離與自連接結構240的重佈線層242至半導體晶片221及半導體晶片222的連接墊221P及連接墊222P的距離之差可小於第一配線層212a的厚度。因此，可容易達成連接結構240的高密度配線設計。
連接結構240的重佈線層242與框架210的第一配線層212a之間的距離可大於連接結構240的重佈線層242與半導體晶片221及半導體晶片222的連接墊221P及連接墊222P之間的距離。此乃因第一配線層212a可凹陷至第一絕緣層211a中。如上所述，當第一配線層212a凹陷至第一絕緣層211a中，進而使得第一絕緣層211a的上表面與第一配線層212a的上表面之間具有台階時，可防止包封體230的材料滲出而污染第一配線層212a的現象。框架210的第二配線層212b可設置於半導體晶片221及半導體晶片222中的每一者的主動表面與非主動表面之間的水平高度上。
框架210的配線層212a、配線層212b及配線層212c的厚度可大於連接結構240的重佈線層242的厚度。由於框架210的厚度可等於或大於半導體晶片221及半導體晶片222的厚度，因此端視框架210的規格而定，可將配線層212a、配線層212b及配線層212c形成為具有大的大小。另一方面，連接結構240的重佈線層242可被形成為大小相對小於配線層212a、配線層212b及配線層212c的大小以達成薄度。
絕緣層211a及絕緣層211b中的每一者的材料不受特別限制。舉例而言，可使用絕緣材料作為絕緣層211a及絕緣層211b中的每一者的材料。在此種情形中，絕緣材料可為以下材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布或玻璃織物）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。作為另外一種選擇，亦可使用感光成像介電質樹脂作為絕緣材料。
配線層212a、配線層212b及配線層212c可用於對半導體晶片221及半導體晶片222的連接墊221P及連接墊222P進行重佈線。配線層212a、配線層212b及配線層212c中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層212a、配線層212b及配線層212c可端視對應層的設計而執行各種功能。舉例而言，配線層212a、配線層212b及配線層212c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層212a、配線層212b及配線層212c可包括訊號通孔接墊、接地通孔接墊等。另外，配線層212a、配線層212b及配線層212c可包括饋送圖案。
連接通孔213a及連接通孔213b可將形成於不同層上的配線層212a、配線層212b及配線層212c電性連接至彼此，進而在框架210中形成電性路徑。連接通孔213a及連接通孔213b中的每一者的材料可為導電材料。連接通孔213a及連接通孔213b中的每一者可被導電材料完全填充，或者亦可沿通孔孔洞中的每一者的壁形成導電材料。另外，連接通孔213a及連接通孔213b中的每一者可具有方向與連接結構240的重佈線通孔243中的每一者的方向相反的錐形形狀。當形成第一連接通孔213a的孔洞時，第一配線層212a的一些接墊可用作終止件（stopper），且可由此而在第一連接通孔213a中的每一者具有下表面的寬度大於上表面的寬度的錐形形狀的製程中為有利的。在此種情形中，第一連接通孔213a可與第二配線層212b的接墊圖案整合於一起。另外，當形成第二連接通孔213b的孔洞時，第二配線層212b的一些接墊可用作終止件，且可由此而在第二連接通孔213b中的每一者具有下表面的寬度大於上表面的寬度的錐形形狀的製程中為有利的。在此種情形中，第二連接通孔213b可與第三配線層212c的接墊圖案整合於一起。
其他內容與上述內容重複，且因此不再對其予以贅述。
圖24是示出在圖20所示天線模組中使用的根據另一例示性實施例的半導體封裝的示意性剖視圖。
參照圖24，在半導體封裝200D中，框架210可包括第一絕緣層211a、第一配線層212a、第二配線層212b、第二絕緣層211b、第三配線層212c、第三絕緣層211c及第四配線層212d，第一配線層212a及第二配線層212b分別設置於第一絕緣層211a的上表面及下表面上，第二絕緣層211b設置於第一絕緣層211a的上表面上且覆蓋第一配線層212a，第三配線層212c設置於第二絕緣層211b的上表面上，第三絕緣層211c設置於第一絕緣層211a的下表面上且覆蓋第二配線層212b，第四配線層212d設置於第三絕緣層211c的下表面上。由於框架210可包括大數目的配線層212a、配線層212b、配線層212c及配線層212d，因此可進一步簡化連接結構240。因此，因在形成連接結構240的製程中出現的缺陷而導致的良率下降可得到抑制。同時，第一配線層212a、第二配線層212b、第三配線層212c及第四配線層212d可經由分別穿透過第一絕緣層211a、第二絕緣層211b及第三絕緣層211c的第一連接通孔213a、第二連接通孔213b及第三連接通孔213c而電性連接至彼此。
絕緣層211a、絕緣層211b及絕緣層211c中的每一者的材料不受特別限制。舉例而言，可使用絕緣材料作為絕緣層211a、絕緣層211b及絕緣層211c中的每一者的材料。在此種情形中，絕緣材料可為以下材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維（或玻璃布或玻璃織物）等的核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、BT等。作為另外一種選擇，亦可使用感光成像介電質樹脂作為絕緣材料。
第一絕緣層211a的厚度可大於第二絕緣層211b的厚度及第三絕緣層211c的厚度。第一絕緣層211a基本上可相對厚以維持剛性，且第二絕緣層211b及第三絕緣層211c可被引入以形成較大數目的配線層212c及配線層212d。第一絕緣層211a可包含與第二絕緣層211b的絕緣材料及第三絕緣層211c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層211a可為例如包含核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層211b及第三絕緣層211c可為包含填料及絕緣樹脂的味之素構成膜或感光成像介電質膜。然而，第一絕緣層211a的材料、第二絕緣層211b的材料及第三絕緣層211c的材料並非僅限於此。
配線層212a、配線層212b、配線層212c及配線層212d可用於對半導體晶片221及半導體晶片222的連接墊221P及連接墊222P進行重佈線。配線層212a、配線層212b、配線層212c及配線層212d中的每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。配線層212a、配線層212b、配線層212c及配線層212d可端視對應層的設計而執行各種功能。舉例而言，配線層212a、配線層212b、配線層212c及配線層212d可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除了接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層212a、配線層212b、配線層212c及配線層212d可包括訊號通孔接墊、接地通孔接墊等。另外，配線層212a、配線層212b、配線層212c及配線層212d可包括饋送圖案。
第一配線層212a及第二配線層212b可設置於半導體晶片221及半導體晶片222中的每一者的主動表面與非主動表面之間的水平高度上。框架210的配線層212a、配線層212b、配線層212c及配線層212d的厚度可大於連接結構240的重佈線層242的厚度。
連接通孔213a、連接通孔213b及連接通孔213c可將形成於不同層上的配線層212a、配線層212b、配線層212c及配線層212d電性連接至彼此，進而在框架210中形成電性路徑。連接通孔213a、連接通孔213b及連接通孔213c中每一者的材料可為導電材料。連接通孔213a、連接通孔213b及連接通孔213c中的每一者可被導電材料完全填充，或者亦可沿通孔孔洞中的每一者的壁形成導電材料。第一連接通孔213a可具有沙漏形狀或圓柱體形狀，且第二連接通孔213b及第三連接通孔213c可具有方向彼此相反的錐形形狀。穿透過第一絕緣層211a的第一連接通孔213a的直徑可大於分別穿透過第二絕緣層211b及第三絕緣層211c的第二連接通孔213b的直徑及第三連接通孔213c的直徑。
其他內容與上述內容重複，且因此不再對其予以贅述。
如上所述，根據本揭露例示性實施例，可提供一種天線基底以及包括所述天線基底的天線模組，在天線模組中使用所述天線基底的情形中，當天線模組安裝於套組（set）中時，所述天線基底能夠藉由使天線模組的總厚度減小來確保自由度。
儘管以上已示出並闡述了例示性實施例，但對於熟習此項技術者而言將顯而易見，在不背離由隨附申請專利範圍界定的本發明的範圍的條件下，可作出各種潤飾及變型。
100‧‧‧天線基底 110‧‧‧第一基底 110b‧‧‧下表面 110s‧‧‧側表面 112A‧‧‧天線圖案 150‧‧‧撓性基底 180‧‧‧第二基底 180a‧‧‧第一平面表面 180b‧‧‧第二平面表面 200A‧‧‧半導體封裝/封裝狀態 200B、200C、200D‧‧‧半導體封裝 210‧‧‧框架 210H‧‧‧穿孔 210HA‧‧‧第一穿孔 210HB‧‧‧第二穿孔 210HC‧‧‧第三穿孔 211、241、2141、2241‧‧‧絕緣層 211a‧‧‧第一絕緣層/絕緣層 211b‧‧‧第二絕緣層/絕緣層 211c‧‧‧第三絕緣層/絕緣層 212a‧‧‧第一配線層/配線層 212b‧‧‧第二配線層/配線層 212c‧‧‧第三配線層/配線層 212d‧‧‧第四配線層/配線層 213‧‧‧連接通孔 213a‧‧‧第一連接通孔/連接通孔 213b‧‧‧第二連接通孔/連接通孔 213c‧‧‧第三連接通孔/連接通孔 215‧‧‧金屬層 221‧‧‧半導體晶片/第一半導體晶片 221B、222B、2121、2221‧‧‧本體 221D、222D‧‧‧焊料球 221P‧‧‧第一連接墊/連接墊 221S、222S、2150、2223、2250‧‧‧鈍化層 222‧‧‧半導體晶片/第二半導體晶片 222P‧‧‧第二連接墊/連接墊 225‧‧‧被動組件 225D‧‧‧焊料黏合劑 230、2130‧‧‧包封體 231‧‧‧包封體/第一包封體 232‧‧‧包封體/第二包封體 234‧‧‧背側配線層 235‧‧‧背側連接通孔 236‧‧‧背側金屬層 237‧‧‧金屬層/背側金屬通孔 238‧‧‧屏蔽罩 240、2140、2240‧‧‧連接結構 241a‧‧‧第一絕緣層 241b‧‧‧第二絕緣層 242‧‧‧重佈線層 242a‧‧‧重佈線層/第一重佈線層 242b‧‧‧重佈線層/第二重佈線層 243‧‧‧連接通孔/重佈線通孔 243a‧‧‧第一連接通孔 243b‧‧‧第二連接通孔 250‧‧‧第一鈍化層 260‧‧‧電性連接結構/第一電性連接結構 280‧‧‧第二鈍化層 290‧‧‧第二電性連接結構 300‧‧‧電子組件 300m‧‧‧安裝表面 350、400‧‧‧黏合劑 500A、500B、500C、500D‧‧‧天線模組 1000‧‧‧電子裝置 1010、2500‧‧‧主板 1020‧‧‧晶片相關組件 1030‧‧‧網路相關組件 1040‧‧‧其他組件 1050‧‧‧照相機 1060‧‧‧天線 1070‧‧‧顯示器 1080‧‧‧電池 1090‧‧‧訊號線 1100‧‧‧智慧型電話 2100‧‧‧扇出型半導體封裝 2120、2220‧‧‧半導體晶片 2122、2222‧‧‧連接墊 2142‧‧‧配線層 2143、2243‧‧‧通孔 2160、2260‧‧‧凸塊下金屬層 2170、2270‧‧‧焊料球 2200‧‧‧扇入型半導體封裝 2242‧‧‧配線圖案 2243h‧‧‧通孔孔洞 2251‧‧‧開口 2280‧‧‧底部填充樹脂 2290‧‧‧模製材料 2301、2302‧‧‧印刷電路板 A、B、C‧‧‧方向 I-I'、II-II'、III-III'‧‧‧線 R‧‧‧輻射
藉由結合附圖閱讀以下詳細說明，將更清楚地理解本揭露的以上及其他態樣、特徵及優點，在附圖中： 圖1是示出電子裝置系統的實例的示意性方塊圖。 圖2是示出電子裝置的實例的示意性立體圖。 圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4是示出扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5是示出扇入型半導體封裝安裝於印刷電路基底上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖6是示出扇入型半導體封裝嵌置於印刷電路板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖7是示出扇出型半導體封裝的示意性剖視圖。 圖8是示出扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。 圖9是示出根據本揭露例示性實施例的天線模組的示意性立體圖。 圖10是當在方向A上觀察時圖9所示天線模組的示意性平面圖。 圖11是當在方向B上觀察時圖9所示天線模組的示意性平面圖。 圖12是當在方向C上觀察時圖9所示天線模組的示意性平面圖。 圖13是示出在方向A上安裝圖9所示天線模組的電子組件的製程的示意圖。 圖14是示出在方向B上安裝圖9所示天線模組的電子組件的製程的示意圖。 圖15是示出在方向C上安裝圖9所示天線模組的電子組件的製程的示意圖。 圖16是示出根據本揭露另一例示性實施例的天線模組的示意性立體圖。 圖17是沿圖16所示天線模組的線I-I'截取的示意性剖視圖。 圖18是示出根據本揭露另一例示性實施例的天線模組的示意性立體圖。 圖19是沿圖18所示天線模組的線II-II'截取的示意性剖視圖。 圖20是示出根據本揭露另一例示性實施例的天線模組的示意性立體圖。 圖21是沿圖20所示天線模組的線III-III'截取的示意性剖視圖。 圖22是示出在圖20所示天線模組中使用的根據另一例示性實施例的半導體封裝的示意性剖視圖。 圖23是示出在圖20所示天線模組中使用的根據另一例示性實施例的半導體封裝的示意性剖視圖。 圖24是示出在圖20所示天線模組中使用的根據另一例示性實施例的半導體封裝的示意性剖視圖。
100‧‧‧天線基底
110‧‧‧第一基底
112A‧‧‧天線圖案
150‧‧‧撓性基底
180‧‧‧第二基底
200A‧‧‧半導體封裝/封裝狀態
300‧‧‧電子組件
350、400‧‧‧黏合劑
500D‧‧‧天線模組
III-III'‧‧‧線

Claims (14)

  1. 一種天線模組，包括：天線基底，包括：第一基底，包括天線圖案，且具有上表面、與所述上表面相對的下表面以及設置於所述上表面與所述下表面之間的側表面，第二基底，具有第一平面表面、與所述第一平面表面相對的第二平面表面以及設置於所述第一平面表面與所述第二平面表面之間的側邊緣表面，其中所述第一平面表面及所述第二平面表面中的每一者的面積小於所述第一基底的所述上表面及所述下表面中的每一者的面積，以及撓性基底，將所述第一基底的所述側表面與所述第二基底的所述側邊緣表面連接至彼此且彎曲以使所述第二基底的所述第一平面表面面對所述第一基底的所述側表面；電子組件，設置於所述第二基底的所述第二平面表面上；至少一個半導體晶片，表面安裝於所述第一基底的所述下表面上；至少一個被動組件，表面安裝於所述第一基底的所述下表面上；包封體，設置於所述第一基底的所述下表面上且覆蓋所述至少一個半導體晶片以及所述至少一個被動組件的至少一部分；以及 金屬層，覆蓋所述包封體的外表面。
  2. 一種天線模組，包括：天線基底，包括：第一基底，包括天線圖案，且具有上表面、與所述上表面相對的下表面以及設置於所述上表面與所述下表面之間的側表面，第二基底，具有第一平面表面、與所述第一平面表面相對的第二平面表面以及設置於所述第一平面表面與所述第二平面表面之間的側邊緣表面，其中所述第一平面表面及所述第二平面表面中的每一者的面積小於所述第一基底的所述上表面及所述下表面中的每一者的面積，以及撓性基底，將所述第一基底的所述側表面與所述第二基底的所述側邊緣表面連接至彼此且彎曲以使所述第二基底的所述第一平面表面面對所述第一基底的所述側表面；電子組件，設置於所述第二基底的所述第二平面表面上；至少一個半導體晶片，表面安裝於所述第一基底的所述下表面上；至少一個被動組件，表面安裝於所述第一基底的所述下表面上；以及屏蔽罩，設置於所述第一基底的所述下表面上且環繞所述至少一個半導體晶片及所述至少一個被動組件。
  3. 一種天線模組，包括： 天線基底，包括：第一基底，包括天線圖案，且具有上表面、與所述上表面相對的下表面以及設置於所述上表面與所述下表面之間的側表面，第二基底，具有第一平面表面、與所述第一平面表面相對的第二平面表面以及設置於所述第一平面表面與所述第二平面表面之間的側邊緣表面，其中所述第一平面表面及所述第二平面表面中的每一者的面積小於所述第一基底的所述上表面及所述下表面中的每一者的面積，以及撓性基底，將所述第一基底的所述側表面與所述第二基底的所述側邊緣表面連接至彼此且彎曲以使所述第二基底的所述第一平面表面面對所述第一基底的所述側表面；電子組件，設置於所述第二基底的所述第二平面表面上；以及半導體封裝，設置於所述天線基底下方且包括至少一個半導體晶片，其中所述電子組件的厚度大於所述至少一個半導體晶片的厚度。
  4. 如申請專利範圍第1-3項任一項所述的天線模組，其中所述電子組件的安裝表面面對所述第一基底的所述側表面。
  5. 如申請專利範圍第1-3項任一項所述的天線模組，其中所述第二基底的所述第一平面表面藉由黏合構件貼合至所述第一 基底的所述側表面。
  6. 如申請專利範圍第1-3項任一項所述的天線模組，其中所述電子組件表面安裝於所述第二基底的所述第二平面表面上。
  7. 如申請專利範圍第3項所述的天線模組，其中所述半導體封裝包括作為所述至少一個半導體晶片的射頻積體電路(RFIC)及電源管理積體電路(PMIC)，且所述半導體封裝更包括多層式陶瓷電容器(MLCC)，且所述電子組件是功率電感器(PI)。
  8. 如申請專利範圍第3項所述的天線模組，其中所述半導體封裝包括：框架，具有第一穿孔；第一半導體晶片，設置於所述第一穿孔中，且具有上面設置有第一連接墊的第一主動表面以及與所述第一主動表面相對的第一非主動表面；包封體，覆蓋所述框架及所述第一半導體晶片的所述第一非主動表面中的每一者的至少一部分，並填充所述第一穿孔的至少一部分；以及連接結構，設置於所述框架及所述第一半導體晶片的所述第一主動表面上，且包括電性連接至所述第一連接墊的重佈線層。
  9. 如申請專利範圍第8項所述的天線模組，其中所述框架更包括與所述第一穿孔間隔開的第二穿孔以及與所述第一穿孔及 所述第二穿孔間隔開的第三穿孔，第二半導體晶片，設置於所述第二穿孔中，所述第二半導體晶片具有上面設置有第二連接墊的第二主動表面以及與所述第二主動表面相對的第二非主動表面，以及被動組件，設置於所述第三穿孔中。
  10. 如申請專利範圍第9項所述的天線模組，其中所述框架包括金屬層，所述金屬層設置於所述第一穿孔的壁、所述第二穿孔的壁及所述第三穿孔的壁上且自所述框架的頂表面延伸至所述框架的下表面，且所述半導體封裝更包括背側金屬層及背側金屬通孔，所述背側金屬層設置於所述包封體的下表面上，所述背側金屬通孔穿透過所述包封體且將所述背側金屬層連接至所述框架的所述金屬層。
  11. 如申請專利範圍第8項所述的天線模組，其中所述框架包括絕緣層、第一配線層、第二配線層及連接通孔，所述第一配線層設置於所述絕緣層的上表面上，所述第二配線層設置於所述絕緣層的下表面上，所述連接通孔穿透過所述絕緣層且將所述第一配線層與所述第二配線層電性連接至彼此，且所述半導體封裝更包括背側配線層及背側連接通孔，所述背側配線層設置於所述包封體的下表面上，所述背側連接通孔穿透過所述包封體且將所述背側配線層連接至所述框架的所述第二配線層。
  12. 如申請專利範圍第8項所述的天線模組，其中所述框架包括第一絕緣層、第一配線層、第二配線層、第二絕緣層、第三配線層、第三絕緣層、第四配線層、第一連接通孔、第二連接通孔以及第三連接通孔，所述第一配線層設置於所述第一絕緣層的上表面上，所述第二配線層設置於所述第一絕緣層的下表面上，所述第二絕緣層設置於所述第一絕緣層的所述上表面上且覆蓋所述第一配線層，所述第三配線層設置於所述第二絕緣層的上表面上，所述第三絕緣層設置於所述第一絕緣層的所述下表面上且覆蓋所述第二配線層，所述第四配線層設置於所述第三絕緣層的下表面上，所述第一連接通孔穿透過所述第一絕緣層且將所述第一配線層與所述第二配線層電性連接至彼此，所述第二連接通孔穿透過所述第二絕緣層且將所述第一配線層與所述第三配線層電性連接至彼此，且所述第三連接通孔穿透過所述第三絕緣層且將所述第二配線層與所述第四配線層電性連接至彼此。
  13. 如申請專利範圍第8項所述的天線模組，其中所述框架包括第一絕緣層、第一配線層、第二配線層、第二絕緣層、第三配線層、第一連接通孔以及第二連接通孔，所述第一配線層嵌置於所述第一絕緣層的上部側中以使所述第一配線層的上表面被暴露出，所述第二配線層設置於所述第一絕緣層的下表面上，所述第二絕緣層設置於所述第一絕緣層的所述下表面上且覆蓋所述第二配線層，所述第三配線層設置於所述第二絕緣層的下表面上，所述第一連接通孔穿透過所述第一絕緣層且將所述第一配線 層與所述第二配線層電性連接至彼此，所述第二連接通孔穿透過所述第二絕緣層並將所述第二配線層與所述第三配線層電性連接至彼此。
  14. 如申請專利範圍第13項所述的天線模組，其中所述第一配線層設置於自所述第一絕緣層的上表面凹陷的表面上以使所述第一絕緣層的所述上表面與所述第一配線層的所述上表面之間具有台階。
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