TWI667749B - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TWI667749B
TWI667749B TW106107298A TW106107298A TWI667749B TW I667749 B TWI667749 B TW I667749B TW 106107298 A TW106107298 A TW 106107298A TW 106107298 A TW106107298 A TW 106107298A TW I667749 B TWI667749 B TW I667749B
Authority
TW
Taiwan
Prior art keywords
layer
redistribution layer
fan
semiconductor wafer
redistribution
Prior art date
Application number
TW106107298A
Other languages
English (en)
Other versions
TW201824467A (zh
Inventor
李相珍
李東勳
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201824467A publication Critical patent/TW201824467A/zh
Application granted granted Critical
Publication of TWI667749B publication Critical patent/TWI667749B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/2101—Structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01013—Aluminum [Al]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01022—Titanium [Ti]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01028—Nickel [Ni]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01029—Copper [Cu]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01047—Silver [Ag]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/0105—Tin [Sn]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01079—Gold [Au]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/01—Chemical elements
    • H01L2924/01082—Lead [Pb]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/0665—Epoxy resin
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/07—Polyamine or polyimide
    • H01L2924/07025—Polyimide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/1015—Shape
    • H01L2924/10155—Shape being other than a cuboid
    • H01L2924/10156—Shape being other than a cuboid at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10252—Germanium [Ge]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1032—III-V
    • H01L2924/10329—Gallium arsenide [GaAs]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種扇出型半導體封裝包括：一第一互連構件，具有一 貫穿孔；一半導體晶片，配置於貫穿孔中且具有彼此相對的一主動表面與一被動表面，而主動表面上配置有多個連接墊；一密封體，填充於貫穿孔的多個壁與半導體晶片的多個側表面之間的多個空間的至少某些部分；以及一第二互連構件，配置於半導體晶片的主動表面上且包括經由多個通孔而電性連接至半導體晶片的連接墊的重佈線層，其中半導體晶片的每一側表面具有一台階部。

Description

扇出型半導體封裝 [相關申請案的交叉參考]
本申請案主張於2016年9月29日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0125322號的優先權，該各韓國專利申請案的揭露內容全文併入本案供參考。
本發明是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可在其中配置有半導體晶片的區域的外側延伸的扇出型半導體封裝。
與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的大小。因此，在封裝技術的情形中，隨著對小尺寸半導體晶片的需求的快速增加下，已經需要在包括多個引腳的同時具有緊湊尺寸的半導體封裝。
為滿足上述技術要求所建議的一種封裝技術是扇出型封裝。此種扇出型封裝具有緊湊的尺寸，且藉由在其中配置有半導體晶片的區域的外部對連接端子進行重佈線來實現多個引腳。
本發明的態樣可提供一種扇出型半導體封裝，其中可以 改善半導體晶片與密封半導體晶片的密封體之間的緊密黏合。
根據本發明的態樣，可提供一種扇出型半導體封裝，在扇出型半導體封裝中，一互連構件形成有一貫穿孔，在貫穿孔中配置有一半導體晶片，半導體晶片被密封體密封，且在半導體晶片的一側表面上形成有一台階部。
根據本發明的態樣，一種扇出型半導體封裝可包括：一第一互連構件，具有一貫穿孔；一半導體晶片，配置於貫穿孔中且具有彼此相對的一主動表面與一被動表面，主動表面上配置有多個連接墊；一密封體，填充貫穿孔的多個壁與半導體晶片的多個側表面之間的多個空間的至少某些部分；以及一第二互連構件，配置於半導體晶片的主動表面上且包括經由多個通孔而電性連接至半導體晶片的連接墊的一重佈線層，其中半導體晶片的側表面具有一台階部。
100‧‧‧半導體封裝
100A、100B、100C、100D、100E、100F、100G、100H、100I、100J、2100‧‧‧扇出型半導體封裝
110‧‧‧第一互連構件
110H‧‧‧貫穿孔
111、141、2141、2241‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧重佈線層/第一重佈線層
112b‧‧‧重佈線層/第二重佈線層
112c‧‧‧第三重佈線層/重佈線層
112d‧‧‧第四重佈線層/重佈線層
113、143、2143、2243‧‧‧通孔
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧主體
122、2122、2222‧‧‧連接墊
123、150、2150、2223、2250‧‧‧保護層
130、2130‧‧‧密封體
131、136、151、2251‧‧‧開口
135‧‧‧覆蓋層
140‧‧‧第二互連構件
142、2142‧‧‧重佈線層
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧連接端子
200‧‧‧暫時膜
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110、2500‧‧‧主板
1120‧‧‧電子組件
2140、2240‧‧‧互連構件
2170、2270‧‧‧焊料球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧開孔
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
I-I'、II-II'‧‧‧線
S1、S2‧‧‧台階部
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本發明的以上及其他態樣、特徵、及優點，在附圖中：圖1是說明一電子裝置系統的一實例的方塊示意圖。
圖2是說明一電子裝置的一實例的立體示意圖。
圖3A及圖3B是說明一扇入型半導體封裝在被封裝之前及被封裝之後的狀態的剖面示意圖。
圖4是說明一扇入型半導體封裝的一封裝製程的剖面示意圖。
圖5是說明一扇入型半導體封裝配置於一中介基板上且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。
圖6是說明一扇入型半導體封裝嵌於一中介基板中且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。
圖7是說明一扇出型半導體封裝的剖面示意圖。
圖8是說明一扇出型半導體封裝配置於一電子裝置的一主板上的一情形的剖面示意圖。
圖9是說明一扇出型半導體封裝的一實例的剖面示意圖。
圖10是沿圖9所示扇出型半導體封裝的線I-I'截取的平面示意圖。
圖11是說明製造圖9所示扇出型半導體封裝的製程的一實例的示意圖。
圖12是說明圖9所示扇出型半導體封裝的一經修改實例的剖面示意圖。
圖13是說明圖9所示扇出型半導體封裝的另一經修改實例的剖面示意圖。
圖14是說明圖9所示扇出型半導體封裝的另一經修改實例的剖面示意圖。
圖15是說明圖9所示扇出型半導體封裝的另一經修改實例的剖面示意圖。
圖16是說明扇出型半導體封裝的另一實例的剖面示意圖。
圖17是沿圖16所示扇出型半導體封裝的線II-II'截取的平面 示意圖。
圖18是說明製造圖16所示扇出型半導體封裝的製程的一實例的示意圖。
圖19是說明圖16所示扇出型半導體封裝的一經修改實例的剖面示意圖。
圖20是說明圖16所示扇出型半導體封裝的另一經修改實例的剖面示意圖。
圖21是說明圖16所示扇出型半導體封裝的另一經修改實例的剖面示意圖。
圖22是說明圖16所示扇出型半導體封裝的另一經修改實例的剖面示意圖。
在下文中，將參照附圖闡述本發明中的各示例性實施例。在附圖中，為清晰起見，可誇大或省略各組件的形狀、大小等。
在說明中一組件與另一組件的「連接(connection)」的意義包括藉由黏合層的間接連接以及兩個組件之間的直接連接。另外，「電性連接(electrically connected)」意為包括實體連接及實體斷開(disconnection)的概念。應理解，當以「第一(first)」及「第二(second)」來指代元件時，該元件並非由此受到限制。使用「第一」及「第二」可能僅用於將該元件與其他元件區分開 的目的，且可不限制該元件的順序或重要性。在某些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「示例性實施例」並不指代同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在本文中提供了相反或矛盾的說明，否則該元件亦可被理解為與另一示例性實施例相關的說明。
使用本文中所使用的用語僅為了闡述示例性實施例而非限制本發明。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。
電子裝置
圖1是說明一電子裝置系統的一實例的方塊示意圖。
參照圖1，電子裝置1000中可容置有母板1010。母板1010可包括實體地連接至或電性地連接至母板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括記憶體晶片，例如揮發性記憶體(例如，動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如，唯讀記憶體(read only memory， ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位(analog-to-digital，ADC)轉換器、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可與例如以下協定相容：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取(high speed packet access+，HSPA+)、高速下行封包存取(high speed downlink packet access+，HSDPA+)、高速上行封包存取(high speed uplink packet access+，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、 分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器、鐵氧體珠粒、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動式(passive)組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型，電子裝置1000可包括可實體地連接至或電性地連接至母板1010或可不實體地連接至或不電性地連接至母板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(圖中未示出)、視訊編解碼器(圖中未示出)、功率放大器(圖中未示出)、羅盤(圖中未示出)、加速度計(圖中未 示出)、陀螺儀(圖中未示出)、揚聲器(圖中未示出)、大容量儲存單元(例如，硬碟驅動機)(圖中未示出)、光碟(compact disk，CD)驅動機(圖中未示出)、數位多功能光碟(digital versatile disk，DVD)驅動機(圖中未示出)等。然而，這些其他組件並非僅限於此，而是亦可端視電子裝置1000等的一種類型包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、膝上型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，而是可為能夠處理資料的任何其他電子裝置。
圖2是說明一電子裝置的一實例的示意性立體圖。
參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種電子組件1120可實體地連接至或電性地連接至主板1110。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件，例如照相機模組1130，可容置於主體1101中。電子組件1120中的某些電子組件可為晶片相關組件，且半導體封裝100可為例如晶片相關組件中的應用處理器，但並非僅限於此。所述 電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片本身無法用作成品的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片無法單獨使用，而是在封裝狀態下封裝且使用於電子裝置等中。
此處，由於在電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度差(a difference in circuit widths)，因此需要進行半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的各連接墊之間的各個間隔是非常精細的，但在電子裝置中使用的主板的組件配置墊的大小及主板的各組件配置墊之間的各個間隔顯著地大於半導體晶片的連接墊的大小及各連接墊之間的間隔。因此，可能難以將半導體晶片直接配置於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
端視半導體封裝的結構及目的，利用封裝技術製造的半導體封裝可被劃分成扇入型半導體封裝及扇出型半導體封裝。
在下文中將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B是說明一扇入型半導體封裝在被封裝之前及被封裝之後的狀態的剖面示意圖。
圖4是說明一扇入型半導體封裝的一封裝製程的剖面示意圖。
參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：主體2221，包含矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於主體2221的一個表面上且包含例如鋁(Al)等導電材料；以及例如氧化物膜、氮化物膜等保護層2223，形成於主體2221的一個表面上且覆蓋連接墊2222的至少某些部分。此處，由於連接墊2222非常小，因此難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板上等。
因此，可端視半導體晶片2220的大小而在半導體晶片2220上形成互連構件2240以對連接墊2222進行重佈線。可藉由以下步驟來形成互連構件2240：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接墊2222打開的開孔2243h；且接著形成配線圖案2242及通孔2243。接著，可形成保護互連構件2240的保護層2250、可形成開口2251、及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、互連構件2240、保護層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可以具有封裝形式，其中 半導體晶片的所有連接墊，例如輸入/輸出(input/output，I/O)端子等，均配置於半導體晶片的內部，可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出配置於智慧型電話中的諸多元件。詳言之，已開發出配置於智慧型電話中的諸多元件以使得能夠在具有緊湊尺寸的同時實現快速的訊號傳送。
然而，由於所有的輸入/輸出端子均需要配置於扇入型半導體封裝中的半導體晶片的內部，所以扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法直接配置於電子裝置的主板上。此處，即使在藉由重佈線製程增大了半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接配置於電子裝置的主板上。
圖5是說明一扇入型半導體封裝配置於一中介基板上且最終安裝於一電子裝置的一主板上的一情形的剖面示意圖。
圖6是說明一扇入型半導體封裝嵌於一中介基板中且最終配置於一電子裝置的一主板上的一情形的剖面示意圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可經由中介基板2301 進行重佈線，且扇入型半導體封裝2200可在被配置於中介基板2301上的狀態下最終配置於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外表面可被覆蓋以模製材料2290等。作為另外一種選擇，扇入型半導體封裝2200可內埋於單獨的中介基板2302中，半導體晶片2220的連接墊2222(即，輸入/輸出端子)可在其中扇入型半導體封裝2200內埋於中介基板2302中的狀態下藉由中介基板2302進行重佈線，且扇入型半導體封裝2200可最終配置於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接配置並使用扇入型半導體封裝。因此，扇入型半導體封裝可配置於單獨的中介基板上且接著藉由封裝製程配置於電子裝置的主板上，或者可在其中扇入型半導體封裝內埋於中介基板中的狀態下在電子裝置的主板上配置及使用。
扇出型半導體封裝
圖7是說明一扇出型半導體封裝的剖面示意圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可被密封體2130保護，且半導體晶片2120的連接墊2122可藉由互連構件2140而在半導體晶片2120之外進行重佈線。在此種情形中，在互連構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊料球2170。 半導體晶片2120可為包括主體2121、連接墊2122、保護層(圖中未示出)等的積體電路(IC)。互連構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142、及將連接墊2122與重佈線層2142電性連接至彼此的通孔2143。
如上所述，扇出型半導體封裝可具有半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的互連構件而在半導體晶片之外進行重佈線並配置於半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片的內部。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及間距，以使得可能無法在扇入型半導體封裝中使用標準化球佈局。另一方面，扇出型半導體封裝具有半導體晶片的輸入/輸出端子如上所述藉由形成於半導體晶片上的互連構件而在半導體晶片之外進行重佈線並配置於半導體晶片之外的形式。因此，即使在其中半導體晶片的尺寸減小的情形中，實際上仍可在扇出型半導體封裝中使用標準化球佈局，以使得扇出型半導體封裝可在不使用單獨的中介基板的條件下配置於電子裝置的主板上，如以下所闡述。
圖8是說明一扇出型半導體封裝配置於一電子裝置的一主板上的一情形的剖面示意圖。
參照所述圖式，扇出型半導體封裝2100可藉由焊料球2170等配置於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括互連構件2140，互連構件2140形成於半導 體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的區域外部的扇出區，以使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下配置於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可在不使用單獨的中介基板的條件下配置於電子裝置的主板上，因此扇出型半導體封裝可被實現為具有比使用中介基板的扇入型半導體封裝的厚度較小的厚度。因此，扇出型半導體封裝可被微型化及薄化。另外，扇出型半導體封裝具有極佳的熱特性及電性特性，以使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實現為較使用印刷電路板(PCB)的通用堆疊封裝(package-on-package，POP)型半導體封裝的形式更為緊湊的形式，且可解決因出現翹曲現象而出現的問題。
同時，扇出型半導體封裝指如上述所述將半導體晶片配置於電子裝置等的主板上且保護半導體晶片不受外部衝擊的封裝技術，且扇出型半導體封裝在概念上不同於具有與扇出型半導體封裝的規模、目的等不同的規模、目的等的印刷電路板(PCB)，例如中介基板等，且印刷電路板中內埋有扇入型半導體封裝。
在下文中將參照圖式闡述其中半導體晶片與用於密封半導體晶片的密封體之間的緊密黏合可得以提高的扇出型半導體封裝。
圖9是說明一扇出型半導體封裝的一實例的剖面示意圖。
圖10是沿圖9所示扇出型半導體封裝的線I-I'截取的平面示意圖。
參照所述圖式，根據本發明中的示例性實施例的扇出型半導體封裝100A可包括：第一互連構件110，具有貫穿孔110H；半導體晶片120，配置於貫穿孔110H中且具有彼此相對的主動表面與被動表面，在主動表面上配置有連接墊122；密封體130，填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間的至少某些部分；以及第二互連構件140，配置於半導體晶片120的主動表面上且包括經由通孔143而電性連接至半導體晶片120的連接墊122的重佈線層142。半導體晶片120的側表面可具有台階部S1。
近來，扇出型半導體封裝已被開發成適用於行動應用處理器、電子裝置的控制系統等。由於這些產品的晶片本身相對昂貴，因此為了防止材料之間的分層，就可靠性而言，材料之間的結合力或緊密黏合至關重要。然而，一般而言，扇出型半導體封裝是藉由以下方法製造而成：藉由刀片等對在晶圓上形成的半導體晶片進行簡單地劃切；利用密封體對半導體晶片進行密封；且接著在相應的半導體晶片上形成重佈線層。然而，在此種情形中，是藉由密封體對具有豎直的側表面的半導體晶片進行簡單地密封，且因此難以充分地固定半導體晶片。因此，在例如熱循環、掉落等惡劣環境中可出現例如半導體晶片與密封體之間的分層等可靠性問題。
另一方面，在根據示例性實施例的扇出型半導體封裝100A中，引入了具有貫穿孔110H的第一互連構件110，半導體晶片120配置於貫穿孔110H中，且半導體晶片120被密封體130密封。在此種情形中，密封體130可填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間的至少某些部分以將半導體晶片120固定至貫穿孔110H的壁並藉由應力減輕效果而減小半導體晶片120的彎曲。具體而言，半導體晶片120的側表面可具有台階部S1。亦即，半導體晶片120的固定至貫穿孔110H的壁的側表面可具有階梯狀截面而非簡單的豎直的橫截面。在此種情形中，可增大密封體130與半導體晶片120之間的結合面積以提高密封體130與半導體晶片120之間的緊密黏合。因此，如上所述半導體晶片120固定至壁的效果可得以顯著提高。
同時，半導體晶片120的台階部S1可被形成為使得主動表面的寬度小於被動表面的寬度。亦即，台階部S1可自主動表面朝被動表面以台階方式形成。在此種情形中，可藉由密封體130填充半導體晶片120與第二互連構件140之間的空間而達成錨固效果。因此，可進一步提高扇出型半導體封裝100A的結構穩定性，且可顯著地提高扇出型半導體封裝100A的可靠性。
同時，密封體130亦可密封第一互連構件110的至少某些部分及半導體晶片120的被動表面的至少某些部分。在此種情形中，密封體130可更佳地固定半導體晶片120，並在向上的方向上分散半導體晶片120的應力。因此，亦可減輕扇出型半導體封 裝100A的翹曲。
在下文中將更詳細地闡述包含於根據示例性實施例的扇出型半導體封裝100A中的相應組件。
第一互連構件110可端視第一互連構件110的材料而維持扇出型半導體封裝100A的剛性，並用於確保密封體130的厚度的均勻性。貫穿孔110H中可配置有半導體晶片120，以與第一互連構件110間隔開預定距離。半導體晶片120的側表面可被第一互連構件110環繞。因此，半導體晶片120可藉由密封體130而被固定至貫穿孔110H的壁。然而，此種形式僅為實例且可作出各種修改以具有其他形式，且扇出型半導體封裝100A可端視該種形式而具有另一功能。
第一互連構件110可由絕緣層111形成。絕緣層111的材料並無特別限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此種情形中，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布或玻璃織物)等核心材料中的樹脂，例如預浸體(prepreg)；未被包覆的覆銅疊層板(copper clad laminate，CCL)等。然而，絕緣材料並非僅限於此。
半導體晶片120可為被設置成將數量為數百個至數百萬個的元件或更多元件整合於單個晶片中的積體電路(IC)。積體電路可為例如應用處理器晶片，例如，中央處理器(例如，中央處 理單元)、圖形處理器(例如，圖形處理單元)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。半導體晶片120可包括主體121、形成於主體121上的連接墊122、形成於主體上且暴露出連接墊122的至少某些部分的保護層123等。
半導體晶片120可基於主動晶圓而形成。在此種情形中，主體121的基材(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在主體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122的材料可為例如鋁(Al)等導電材料。保護層123可為氧化物膜、氮化物膜等、或者氧化物層與氮化物層形成的雙層。藉由保護層123，連接墊122的下表面可具有相對於密封體130的下表面的台階部。結果，在某些程度上可防止其中密封體130滲透入連接墊122的下表面中的現象。亦可在需要的位置中進一步配置絕緣層等。
半導體晶片120的側表面可具有台階部S1。亦即，固定至貫穿孔110H的壁的半導體晶片120的側表面可具有階梯狀截面而非簡單的豎直的橫截面。因此，可增大密封體130與半導體晶片120之間的結合面積以提高密封體130與半導體晶片120之間的緊密黏合。因此，如上所述半導體晶片120固定至壁的效果可得以顯著提高。半導體晶片120的台階部S1的形成為使得主動表面的寬度小於被動表面的寬度。亦即，台階部S1可自主動表面朝被動表面以台階方式形成。在此種情形中，可藉由密封體130填充半導體晶片120與第二互連構件140之間的空間而達成錨固效 果。因此，可進一步提高扇出型半導體封裝100A的結構穩定性，且可顯著地提高扇出型半導體封裝100A的可靠性。
密封體130可保護半導體晶片120。密封體130的密封形式並無特別限制。舉例而言，密封體130可覆蓋第一互連構件110及半導體晶片120的被動表面，且可填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間的至少某些部分。另外，密封體130亦可填充半導體晶片120的保護層123與第二互連構件140之間的空間的至少一部分。同時，密封體130可填充貫穿孔110H以將半導體晶片120固定至貫穿孔110H的壁並減少半導體晶片120的彎曲。
密封體130的材料並無特別限制。舉例而言，可使用絕緣材料作為密封體130的材料。在此種情形中，絕緣材料可為包含無機填料及例如以下絕緣樹脂的材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或具有例如浸入於熱固性樹脂及熱塑性樹脂中的無機填料等加強材料的樹脂，更具體而言，味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)、感光成像介電(PID)樹脂等。另外，亦可使用例如環氧模製化合物(epoxy molding compound，EMC)等習知模製材料。作為另外一種選擇，亦可使用其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布或玻璃織物)等核心材料中的材料(例如，預浸體等)作為絕緣材料。
第二互連構件140可被配置成對半導體晶片120的連接墊122進行重佈線。具有各種功能的數十至數百個連接墊122可藉由第二互連構件140而進行重佈線，且可經由以下將端視該功能所闡述的連接端子170而實體地連接至或電性地連接至外部源。第二互連構件140可包括絕緣層141；重佈線層142，配置於絕緣層141上；以及通孔143，穿透過絕緣層141並將重佈線層142電性連接至連接墊122。若需要，則第二互連構件140亦可由多個層形成。
可使用絕緣材料作為絕緣層141的材料。在此種情形中，絕緣材料可為例如感光成像介電(PID)樹脂等感光性絕緣材料，但並非僅限於此。亦即，若需要，則絕緣層141可為感光性絕緣層。在其中絕緣層141具有感光性性質的情形中，絕緣層141可被形成為具有較小的厚度，且可更容易地達成通孔143的精細節距。絕緣層141可為包含絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141為多個層時，視需要，則絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多個層時，絕緣層141可端視製程而彼此整合，進而使得各絕緣層141之間的邊界亦可為不明顯的。
重佈線層142可實質上用於對連接墊122進行重佈線。重佈線層142中的每一者的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。重佈線層142可端視與其對應的層的設計而具 有各種功能。舉例而言，重佈線層142可包括接地(ground，GND)圖案、電源(power，PWR)圖案、訊號(signal，S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔墊等。若需要，則在經由在保護層150中形成的開口151而自第二互連構件140的重佈線層142暴露出的墊圖案中的某些墊圖案的表面等上可形成表面處理層(圖中未示出)。表面處理層可藉由例如電解鍍金、無電鍍金、有機可焊性保護(organic solderability preservative，OSP)或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金(direct immersion gold，DIG)鍍覆、熱空氣焊料均塗(hot air solder leveling，HASL)等形成，但並非僅限於此。
通孔143可將在不同層上形成的連接墊122、重佈線層142等電性連接至彼此，從而在扇出型半導體封裝100A中形成電性路徑。通孔143中的每一者的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。通孔143可被導電材料完全填充，或者該導電材料亦可沿通孔的壁形成。另外，通孔143可具有在相關技術中習知的所有形狀，例如錐形形狀、柱形形狀等。
保護層150可被另外地配置成保護第二互連構件140的重佈線層142不受外部物理損壞或化學損壞。保護層150可具有暴露出第二互連構件140的重佈線層142的至少某些部分的開口 151。在保護層150中形成的開口的數目可為數十個至數千個。保護層150的材料並無特別限制，而是可為例如不包含玻璃纖維(或玻璃布或玻璃織物)、而是包含無機填料及絕緣樹脂等的味之素構成膜。當使用味之素構成膜等作為保護層150的材料時，保護層150中所包含的無機填料的重量百分比可大於第二互連構件140的絕緣層141中所包含的無機填料的重量百分比。在此種條件下，可靠性可得以提高。然而，保護層150的材料並非僅限於此，而是亦可為習知感光成像介電質或阻焊劑。
凸塊下金屬層160可另外地被配置以提高連接端子170的連接可靠性並提高扇出型半導體封裝100A的板級可靠性(board level reliability)。凸塊下金屬層160可電性連接至經由保護層150的開口151暴露出的第二互連構件140的重佈線層142。凸塊下金屬層160可藉由使用習知導電材料(例如，金屬)的習知金屬化方法而形成於保護層150的開口151中，但並非僅限於此。
連接端子170可另外地被配置成在外部實體地或電性地對扇出型半導體封裝100A進行連接。舉例而言，扇出型半導體封裝100A可經由連接端子170而安裝於電子裝置的主板上。連接端子170中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且連接端子170中的每一者的材料並非僅限於此。連接端子170中的每一者可為焊盤(land)、球、引腳等。連接端子170可被形成為多層式結構或單層式結構。當連接端子170被形成為多層式結構時，連接端子170可包含銅(Cu)柱及焊料。當連接 端子170被形成為單層式結構時，連接端子170可包含錫-銀焊料或銅(Cu)。然而，此僅為實例，且連接端子170並非僅限於此。
連接端子170的數目、間隔、佈置等並無特別限制，而是可由熟習此項技術者端視設計詳情而進行充分地修改。舉例而言，根據半導體晶片120的連接墊122的數目，連接端子170可被設置成數十至數千的數量，但並非僅限於此，且亦可被設置成數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子170是焊料球時，連接端子170可覆蓋凸塊下金屬層160的延伸至保護層150的一個表面上的側表面，且連接可靠性可為更優異的。
連接端子170中的至少一者可配置於扇出區中。扇出區為除其中配置有半導體晶片120的區域之外的區域。亦即，根據示例性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，扇出型封裝可具有極佳的可靠性，扇出型封裝可實作多個輸入/輸出(I/O)端子，且可有利於3D互連。另外，相較於球柵陣列(ball grid array，BGA)封裝、焊盤柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可在無需單獨的板的條件下配置於電子裝置上。因此，扇出型封裝可被製造成具有減小的厚度，且可具有價格競爭力。
儘管圖式中未示出，然而若需要，則在第一互連構件110的貫穿孔110H的內壁上可進一步配置有金屬層。亦即，半導體晶片120的側表面亦可被金屬層環繞。自半導體晶片120產生的熱 量可經由金屬層而在扇出型半導體封裝100A的向上的方向或向下的方向上有效地散失，且金屬層可有效地阻擋電磁波。另外，若需要，則可在第一互連構件110的貫穿孔110H中配置多個半導體晶片，且第一互連構件110的貫穿孔110H的數目可為多個，且半導體晶片可分別配置於貫穿孔中。另外，例如電容器(condenser)、電感器等單獨的被動組件可與半導體晶片一起被密封於貫穿孔110H中。另外，表面配置組件亦可配置於保護層150上以配置於與連接端子170的水平高度實質上相同的水平高度上。
圖11是說明製造圖9所示扇出型半導體封裝的製程的一實例的示意圖。
參照所述圖式，可首先製備出第一互連構件110。接著，可將第一互連構件110附接到例如黏合膜等暫時膜200。接著，可以面朝下的形式將半導體晶片120附接至經由貫穿孔110H暴露出的暫時膜200以使半導體晶片120配置於貫穿孔110H中。同時，在配置半導體晶片120之前，可在半導體晶片120的側表面上形成台階部S1。可藉由使用雙刀(dual blade)(其切割片(cutting tips)配置在不同的高度上)來劃切半導體晶片120而任意地形成台階部S1。在此種情形中，可對其上配置有連接墊122的半導體晶片120的主動表面執行劃切。因此，台階部S1可被形成使得主動表面的寬度小於被動表面的寬度。
接著，可利用密封體130來密封半導體晶片120的至少某些部分。可藉由習知方法形成密封體130。舉例而言，可藉由在 暫時膜200上層疊密封體130的前驅物且接著將該前驅物硬化的方法形成密封體130。作為另外一種選擇，可藉由向暫時膜200施加預密封體以密封半導體晶片120且接著將該預密封體硬化的方法形成密封體130。舉例而言，密封體130可密封第一互連構件110的至少某些部分及半導體晶片120的被動表面的至少某些部分，並填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間的至少某些部分。
接著，可移除暫時膜200。接著，可在其中移除暫時膜200的區中形成第二互連構件140。接著，若需要，則可在第二互連構件140上依序地形成保護層150、凸塊下金屬層160及連接端子170。可藉由以下方法形成第二互連構件140：在暫時膜200已被移除的區中形成絕緣層141；形成通孔143的開孔；且接著藉由習知鍍敷方法形成重佈線層142及通孔143。可藉由習知層疊及硬化方法、習知施加及硬化方法等形成保護層150。可藉由習知金屬化方法形成凸塊下金屬層160。亦可端視連接端子170的種類及材料而藉由習知方法形成連接端子170。
圖12是說明圖9所示扇出型半導體封裝的一經修改實例的剖面示意圖。
參照所述圖式，在根據經修改實例的扇出型半導體封裝100B中，在半導體晶片120的主動表面與被動表面之間可形成多個台階部S1及S2。亦即，台階部S1及S2的數目未必僅限於一個，而是亦可為多個。在其中形成多個台階部S1及S2的情形中， 密封體130與半導體晶片120之間的連接面積可進一步增大，進而使得可靠性提高效果可更為優異。
對除上述配置之外的配置及製造扇出型半導體封裝100B的方法的說明等可與以上提供的說明重複，且因此不再對其予以贅述。
圖13是說明圖9所示扇出型半導體封裝的另一經修改實例的剖面示意圖。
參照所述圖式，在根據另一經修改實例的扇出型半導體封裝100C中，第一互連構件110可包括絕緣層111、第一重佈線層112a、以及第二重佈線層112b，第一重佈線層112a與第二互連構件140接觸並內埋於絕緣層111中，第二重佈線層112b配置於絕緣層111的另一表面上，此另一表面是相對於絕緣層111內埋有第一重佈線層112a的一表面。第一互連構件110可包括穿透過絕緣層111並將第一重佈線層112a與第二重佈線層112b電性連接至彼此的通孔113。第一重佈線層112a及第二重佈線層112b可電性連接至連接墊122。由於第一互連構件110，因此可使用扇出型半導體封裝100C作為堆疊封裝的一部分。當第一重佈線層112a內埋於絕緣層111中時，可顯著減小因第一重佈線層112a的厚度產生的台階部，且第二互連構件140的絕緣距離可因此成為恆定的。亦即，自第二互連構件140的重佈線層142至絕緣層111的下表面的距離與自第二互連構件140的重佈線層142至連接墊122的距離之間的差可小於第一重佈線層112a的厚度。因此，可便於 達成第二互連構件140的高密度配線設計。
絕緣層111的材料並無特別限制。舉例而言，如上所述，可使用絕緣材料作為絕緣層111的材料。在此種情形中，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃纖維(或玻璃布或玻璃織物)等核心材料中的樹脂，例如預浸體、未被覆蓋的覆銅疊層板(CCL)等。然而，絕緣材料並非僅限於此。
第一重佈線層112a及第二重佈線層112b可用於對半導體晶片120的連接墊122進行重佈線，且第一重佈線層112a及第二重佈線層112b中的每一者的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。第一重佈線層112a及第二重佈線層112b可端視與其對應的層的設計而具有各種功能。舉例而言，第一重佈線層112a及第二重佈線層112b可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，第一重佈線層112a及第二重佈線層112b可包括通孔墊、連接端子墊等。若需要，則在經由開口131而自第二重佈線層112b暴露出的墊圖案的表面等上可形成表面處理層(圖中未示出)。該表面處理層(圖中未示出)可藉由例如電解鍍金、無電鍍金、有機可焊性保護或無電鍍錫、無電鍍銀、無電鍍 鎳/置換鍍金、直接浸金鍍覆、熱空氣焊料均塗等形成。
通孔113可將在不同層上形成的第一重佈線層112a及第二重佈線層112b電性連接至彼此，從而在第一互連構件110中形成電性路徑。通孔113中的每一者的材料可為導電材料。通孔113可被導電材料完全填充，或者該導電材料可沿通孔的壁形成。另外，通孔113中的每一者可具有在相關技術中習知的所有形狀，例如錐形形狀、柱形形狀等。同時，當形成通孔113的孔時，第一重佈線層112a的墊中的某些墊可充當塞子，且因此在通孔113中的每一者具有上表面的寬度較下表面的寬度大的錐形形狀的製程中可為有利的。在此種情形中，通孔113可與第二重佈線層112b的某些部分整合。
第一互連構件110的第一重佈線層112a及第二重佈線層112b的厚度可較第二互連構件140的重佈線層142的厚度大。由於第一互連構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此端視第一互連構件110的規模而定，第一重佈線層112a及第二重佈線層112b可被形成為大的。另一方面，第二互連構件140的重佈線層142可被形成為相對小的以達成薄化。
對除上述配置之外的配置及製造扇出型半導體封裝100C的說明等可與以上提供的說明重複，且因此不再對其予以贅述。同時，上述扇出型半導體封裝100B的說明亦可應用於扇出型半導體封裝100C。
圖14是說明圖9所示扇出型半導體封裝的另一經修改實例的剖面示意圖。
參照所述圖式，在根據另一經修改實例的扇出型半導體封裝100D中，第一互連構件110可包括：第一絕緣層111a；第一重佈線層112a，與第二互連構件140接觸且內埋於第一絕緣層111a中；第二重佈線層112b，配置於第一絕緣層111a的與第一絕緣層111a的其中內埋有第一重佈線層112a的一個表面相對的另一表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第三重佈線層112c，配置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b、以及第三重佈線層112c可電性連接至連接墊122。第一重佈線層112a與第二重佈線層112b以及第二重佈線層112b與第三重佈線層112c可藉由分別穿透過第一絕緣層111a及第二絕緣層111b的第一通孔113a及第二通孔113b而電性連接至彼此。由於第一重佈線層112a內埋於第一絕緣層111a中，因此第二互連構件140的絕緣層141的絕緣距離可實質上為恆定的。由於第一互連構件110可包括大量的第一重佈線層112a、第二重佈線層112b、及第三重佈線層112c，因此可進一步簡化第二互連構件140。因此，因在形成第二互連構件140的製程中出現的缺陷而造成的良率下降可得以改善。第一重佈線層112a可凹陷於第一絕緣層111a中，進而使得第一絕緣層111a的下表面可具有相對於第一重佈線層112a的下表面的台階部。結果，在形成密封體130時，可防止其中密封體130的材料滲出從 而污染第一重佈線層112a的現象。
第一重佈線層112a、第二重佈線層112b及第三重佈線層112c可用於對半導體晶片120的連接墊122進行重佈線，且第一重佈線層112a、第二重佈線層112b及第三重佈線層112c中的每一者的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。第一重佈線層112a、第二重佈線層112b及第三重佈線層112c可端視與其對應的層的設計而具有各種功能。舉例而言，第一重佈線層112a、第二重佈線層112b及第三重佈線層112c可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，第一重佈線層112a、第二重佈線層112b及第三重佈線層112c可包括通孔墊、連接端子墊等。若需要，則在經由開口131而自第三重佈線層112c暴露出的墊圖案的表面等上可形成表面處理層(圖中未示出)。該表面處理層(圖中未示出)可藉由例如電解鍍金、無電鍍金、有機可焊性保護或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金鍍覆、熱空氣焊料均塗等形成。
第一通孔113a及第二通孔113b可將在不同層上形成的第一重佈線層112a、第二重佈線層112b及第三重佈線層112c電性連接至彼此，從而在第一互連構件110中形成電性路徑。第一通孔113a及第二通孔113b中的每一者的材料可為導電材料。第 一通孔113a及第二通孔113b中的每一者可被導電材料完全填充，或者導電材料亦可沿相應的開孔的壁形成。另外，第一通孔113a及第二通孔113b中的每一者可具有在相關技術中習知的所有形狀，例如錐形形狀、柱形形狀等。同時，當形成第一通孔113a及第二通孔113b的開孔時，第一重佈線層112a及第二重佈線層112b的墊中的某些墊可充當塞子，且因此在第一通孔113a及第二通孔113b中的每一者具有上表面的寬度較下表面的寬度大的錐形形狀的製程中可為有利的。在此種情形中，第一通孔113a及第二通孔113b可分別與第二重佈線層112b的某些部分及第三重佈線層112c的某些部分整合。
第一互連構件110的第一重佈線層112a的下表面可配置於高於半導體晶片120的連接墊122的下表面的水平高度上。另外，第二互連構件140的重佈線層142與第一互連構件110的第一重佈線層112a之間的距離可大於第二互連構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可凹陷於第一絕緣層111a中。第一互連構件110的第二重佈線層112b可配置於半導體晶片120的主動表面與被動表面之間的水平高度上。第一互連構件110可被形成為與半導體晶片120的厚度對應的厚度。因此，在第一互連構件110中形成的第二重佈線層112b可配置於半導體晶片120的主動表面與被動表面之間的水平高度上。
第一互連構件110的第一重佈線層112a、第二重佈線層 112b、及第三重佈線層112c的厚度可較第二互連構件140的重佈線層142的厚度大。由於第一互連構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此第一重佈線層112a、第二重佈線層112b、及第三重佈線層112c可端視第一互連構件110的規模而被形成為大的。另一方面，第二互連構件140的重佈線層142可被形成為相對小的以達成薄化。
對除上述配置之外的配置及製造扇出型半導體封裝100D的方法的說明等可與以上提供的說明重複，且因此不再對其予以贅述。同時，上述扇出型半導體封裝100B的說明亦可應用於扇出型半導體封裝100D。
圖15是說明圖9所示扇出型半導體封裝的另一經修改實例的剖面示意圖。
參照所述圖式，在根據另一經修改實例的扇出型半導體封裝100E中，第一互連構件110可包括：第一絕緣層111a；第一重佈線層112a及第二重佈線層112b，分別配置於第一絕緣層111a的相對的兩個表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第一重佈線層112a；第三重佈線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第四重佈線層112d，配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、及第四重佈線層112d可電性連接至連接墊122。由於第一互連構件110可包括較大數目的第一重佈線層112a、第二重佈 線層112b、第三重佈線層112c、及第四重佈線層112d，因此可進一步簡化第二互連構件140。因此，可改善因在形成第二互連構件140的製程中出現的缺陷而導致的良率的下降。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、及第四重佈線層112d可藉由分別穿透過第一絕緣層111a、第二絕緣層111b、及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而電性連接至彼此。
第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可用於對半導體晶片120的連接墊122進行重佈線。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d中的每一者的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)、或其合金等導電材料。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可端視與其對應的層的設計而具有各種功能。舉例而言，第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可包括通孔墊、連接端子墊等。若需要，則在經由開口131而自第四重佈線層112d暴露出的墊圖案的表面等上可形成表面處理層 (圖中未示出)。表面處理層(圖中未示出)可藉由例如電解鍍金、無電鍍金、有機可焊性保護或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金鍍覆、熱空氣焊料均塗等形成。
第一通孔113a、第二通孔113b及第三通孔113c可將在不同層上形成的第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d電性連接至彼此，從而在第一互連構件110中形成電性路徑。第一通孔113a、第二通孔113b及第三通孔113c中的每一者的材料可為導電材料。第一通孔113a、第二通孔113b及第三通孔113c中的每一者可被導電材料完全填充，或者該導電材料亦可沿相應的通孔的壁形成。第一通孔113a可為具有沙漏形狀、柱形形狀等的穿孔(through-via)，且第二通孔113b及第三通孔113c可為具有錐形形狀等的盲孔(blind via)。
第一絕緣層111a可具有較第二絕緣層111b及第三絕緣層111c的厚度大的厚度。第一絕緣層111a可為相對厚的以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數目的第一重佈線層112c及第二重佈線層112d。第一絕緣層111a可包括與第二絕緣層111b及第三絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可為例如包含核心材料、無機填料、及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。同時，第一絕緣層111a可具有較 第二絕緣層111b的厚度及第三絕緣層111c的厚度大的厚度，且第一通孔113a可具有較第二通孔113b的尺寸及第三通孔113c的尺寸大的尺寸。
第一互連構件110的第三重佈線層112c的下表面可配置於低於半導體晶片120的連接墊122的下表面的水平高度上。另外，第二互連構件140的重佈線層142與第一互連構件110的第三重佈線層112c之間的距離可小於第二互連構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。此處，第三重佈線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸第二互連構件140。可在半導體晶片120的主動表面與被動表面之間的水平高度上配置第一互連構件110的第一重佈線層112a及第二重佈線層112b。第一互連構件110可被形成為與半導體晶片120的厚度對應的厚度。因此，可在半導體晶片120的主動表面與被動表面之間的水平高度上配置形成於第一互連構件110中的第一重佈線層112a及第二重佈線層112b。
第一互連構件110的第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、及第四重佈線層112d的厚度可較第二互連構件140的重佈線層142的厚度大。由於第一互連構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、及第四重佈線層112d亦可被形成為具有大的大小。另一方面，第二互連構件140的重佈線層142可被形成為相對小 的以達成薄化。
對除上述配置之外的配置及製造扇出型半導體封裝100E的方法的說明等可與以上提供的說明重複，且因此不再對其予以贅述。同時，上述扇出型半導體封裝100B的說明亦可應用於扇出型半導體封裝100E。
圖16是說明扇出型半導體封裝的另一實例的剖面示意圖。
圖17是沿圖16所示扇出型半導體封裝的線II-II'截取的平面示意圖。
參照所述圖式，根據本發明中的另一示例性實施例的扇出型半導體封裝100F可包括：第一互連構件110，具有貫穿孔110H；半導體晶片120，配置於貫穿孔110H中且具有彼此相對的主動表面與被動表面，在主動表面上配置有連接墊122；密封體130，填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間的至少某些部分；以及第二互連構件140，配置於半導體晶片120的主動表面上且包括經由通孔143而電性連接至半導體晶片120的連接墊122的重佈線層142。半導體晶片120的側表面可具有台階部S1。
密封體130的上表面可配置於與第一互連構件110的上表面及/或半導體晶片120的被動表面的上表面的水平高度對應的水平高度上。此處，「與...對應的水平高度」的含義包括其中各水平高度因製程中的誤差而彼此近似重合的情形以及其中各水平高 度彼此完全重合的情形。密封體130亦可在半導體晶片120的主動表面的整個區之上填充保護層123與第二互連構件140之間的空間的至少一部分。
對除上述配置之外的配置的說明等可與以上在扇出型半導體封裝100A中提供的說明重複，且因此不再對其予以贅述。
圖18是說明製造圖16所示扇出型半導體封裝的製程的一實例的示意圖。
參照所述圖式，可首先製備出第一互連構件110。接著，可將第一互連構件110附接至例如黏合膜等暫時膜200。接著，可以面朝上的形式將半導體晶片120附接至經由貫穿孔110H而暴露出的暫時膜200，以因此使半導體晶片120配置於貫穿孔110H中。接著，可利用密封體130來密封半導體晶片120的至少某些部分。密封體130可填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間的至少某些部分，且可在半導體晶片120的主動表面的整個區域之上覆蓋保護層123的至少某些部分。接著，可移除暫時膜200。接著，可在與其中移除暫時膜200的區域相對的區域中形成第二互連構件140。接著，若需要，則可在第二互連構件140上依序地形成保護層150、凸塊下金屬層160及連接端子170。
對除上述配置之外的配置的說明等可與以上在製造扇出型半導體封裝100A的製程的實例中提供的說明重複，且因此不再對其予以贅述。
圖19是說明圖16所示扇出型半導體封裝的一經修改實 例的剖面示意圖。
參照所述圖式，在根據經修改實例的扇出型半導體封裝100G中，在半導體晶片120的主動表面與被動表面之間可形成多個台階部S1及S2。亦即，台階部S1及S2的數目未必僅限於一個，而是亦可為多個。在其中形成多個台階部S1及S2的情形中，密封體130與半導體晶片120之間的連接面積可進一步增大，進而使得可靠性提高效果可更為優異。
對除上述配置之外的配置及製造扇出型半導體封裝100G的方法的說明等可與以上在扇出型半導體封裝100A及扇出型半導體封裝100F中提供的說明重複，且因此不再對其予以贅述。
圖20是說明圖16所示扇出型半導體封裝的另一經修改實例的剖面示意圖。
參照所述圖式，在根據另一經修改實例的扇出型半導體封裝100H中，第一互連構件110可包括絕緣層111、第一重佈線層112a、以及第二重佈線層112b，第一重佈線層112a與第二互連構件140接觸並內埋於絕緣層111中，第二重佈線層112b配置於絕緣層111的另一表面上，且此另一表面相對於絕緣層111內埋有第一重佈線層112a的一表面。第一重佈線層112a及第二重佈線層112b可電性連接至連接墊122。第一互連構件110可包括穿透過絕緣層111並將第一重佈線層112a與第二重佈線層112b電性連接至彼此的通孔113。可在密封體130上配置具有暴露出第二重佈線層112b的至少某些部分的開口136的覆蓋層135。覆蓋層135 可由與密封體130及/或保護層150的材料相同或相似的材料形成。
對除上述配置之外的配置及製造扇出型半導體封裝100H的方法的說明等可與以上在扇出型半導體封裝100A、扇出型半導體封裝100C及扇出型半導體封裝100F中提供的說明重複，且因此不再對其予以贅述。同時，上述扇出型半導體封裝100G的說明亦可應用於扇出型半導體封裝100H。
圖21是說明圖16所示扇出型半導體封裝的另一經修改實例的剖面示意圖。
參照所述圖式，在根據另一經修改實例的扇出型半導體封裝100I中，第一互連構件110可包括：第一絕緣層111a；第一重佈線層112a，與第二互連構件140接觸且內埋於第一絕緣層111a中；第二重佈線層112b，配置於第一絕緣層111a的另一表面上，且此另一表面相對於第一絕緣層111a內埋有第一重佈線層112a的一表面；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第三重佈線層112c，配置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b、以及第三重佈線層112c可電性連接至連接墊122。第一重佈線層112a與第二重佈線層112b以及第二重佈線層112b與第三重佈線層112c可藉由分別穿透過第一絕緣層111a及第二絕緣層111b的第一通孔113a及第二通孔113b而電性連接至彼此。可在密封體130上配置具有暴露出第三重佈線層112c的至少某些部分的開口136的覆蓋層135。覆蓋層135可由與密封體130及/或保護層150的材料相同或相似 的材料形成。
對除上述配置之外的配置及製造扇出型半導體封裝100I的方法的說明等可與以上在扇出型半導體封裝100A、扇出型半導體封裝100D及扇出型半導體封裝100F中提供的說明重複，且因此不再對其予以贅述。同時，上述扇出型半導體封裝100G的說明亦可應用於扇出型半導體封裝100I。
圖22是說明圖16所示扇出型半導體封裝的另一經修改實例的剖面示意圖。
參照所述圖式，在根據另一經修改實例的扇出型半導體封裝100J中，第一互連構件110可包括：第一絕緣層111a；第一重佈線層112a及第二重佈線層112b，分別配置於第一絕緣層111a的相對的兩個表面上；第二絕緣層111b，配置於第一絕緣層111a上且覆蓋第一重佈線層112a；第三重佈線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第四重佈線層112d，配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、及第四重佈線層112d可電性連接至連接墊122。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、及第四重佈線層112d可藉由分別穿透過第一絕緣層111a、第二絕緣層111b、及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而電性連接至彼此。可在密封體130上配置具有暴露出第四重佈線層112d的至少某些部分的開口136的覆蓋層135。 覆蓋層135可由與密封體130及/或保護層150的材料相同或相似的材料形成。
對除上述配置之外的配置及製造扇出型半導體封裝100J的方法的說明等可與以上在扇出型半導體封裝100A、扇出型半導體封裝100E及扇出型半導體封裝100F中提供的說明重複，且因此不再對其予以贅述。同時，上述扇出型半導體封裝100G的說明亦可應用於扇出型半導體封裝100J。
如上所述，根據本發明中的示例性實施例，可提供其中半導體晶片與用於密封半導體晶片的密封體之間的緊密黏合可得以提高的扇出型半導體封裝。
儘管以上已示出並闡述了各示例性實施例，然而對於熟習此項技術者而言將顯而易見，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。

Claims (15)

  1. 一種扇出型半導體封裝，包括：一第一互連構件，具有一貫穿孔；一半導體晶片，配置於該貫穿孔中且具有彼此相對的一主動表面與一被動表面，該主動表面上配置有多個連接墊；一密封體，填充於該貫穿孔的多個壁與該半導體晶片的多個側表面之間的多個空間的至少部分；以及一第二互連構件，配置於該半導體晶片的該主動表面上且包括經由多個通孔而電性連接至該半導體晶片的該些連接墊的一重佈線層，其中，該半導體晶片的每一該些側表面具有一台階部，以及該第一互連構件包括一第一絕緣層、一第一重佈線層、一第二重佈線層以及一第一通孔，該第一重佈線層與該第二互連構件接觸並內埋於該第一絕緣層中，該第二重佈線層配置於該第一絕緣層的另一表面上，而該另一表面與該第一絕緣層內埋有該第一重佈線層的一表面相對，且該第二重佈線層與該第一絕緣層的該另一表面接觸並與該第一重佈線層間隔開，該第一通孔穿過該第一絕緣層並將該第一重佈線層與該第二重佈線層電性連接至彼此，且該第一通孔具有從該第二重佈線層朝向該第一重佈線層減小的尺寸，該第一重佈線層及該第二重佈線層電性連接至該些連接墊。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該半導體晶片的每一該些側表面藉由該台階部而具有一階梯狀截面。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該台階部的形成使得該主動表面的寬度小於該被動表面的寬度。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括在該主動表面與該被動表面之間形成的另一台階部或多個另外台階部。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該密封體密封該第一互連構件與該半導體晶片的該被動表面的至少部分。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該第一互連構件更包括配置於該第一絕緣層的該另一表面上並與該第一絕緣層的該另一表面接觸且內埋有該第二重佈線層的一第二絕緣層、配置於該第二絕緣層的另一表面上的一第三重佈線層以及一第二通孔，該第二絕緣層的該另一表面與該第二絕緣層內埋有該第二重佈線層的一表面相對，且該第三重佈線層與該第二絕緣層的該另一表面接觸並與該第二重佈線層間隔開，該第二通孔穿過該第二絕緣層並將該第二重佈線層與該第三重佈線層電性連接至彼此，且該第二通孔具有從該第三重佈線層朝向該第二重佈線層減小的尺寸，且該第三重佈線層電性連接至該些連接墊。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該第二互連構件的該重佈線層與該第一重佈線層之間的距離大於該第二互連構件的該重佈線層與每一該些連接墊之間的距離。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中該第一重佈線層的厚度大於該第二互連構件的該重佈線層的厚度。
  9. 如申請專利範圍第6項所述的扇出型半導體封裝，其中該第二重佈線層配置於該半導體晶片的該主動表面與該被動表面之間的一水平高度上。
  10. 一種扇出型半導體封裝，包括：一第一互連構件，具有一貫穿孔；一半導體晶片，配置於該貫穿孔中且具有一主動表面、與該主動表面相對的一被動表面以及連接該主動表面與該被動表面的一側表面，該主動表面上配置有多個連接墊；一密封體，填充於該貫穿孔的多個壁與該半導體晶片的該側表面之間的多個空間的至少部分；以及一第二互連構件，配置於該半導體晶片的該主動表面上且包括經由多個通孔而電性連接至該半導體晶片的該些連接墊的一重佈線層，其中該半導體晶片的至少一部分在與該主動表面平行的方向上的寬度不同於該半導體晶片的另一部分在與該主動表面平行的該方向上的寬度，其中該第一互連構件包括一第一絕緣層、一第一重佈線層、一第二重佈線層、一第一通孔、一第二絕緣層、一第三重佈線層以及一第二通孔，該第一絕緣層具有彼此相對的一第一表面與一第二表面，該第一重佈線層與該第二重佈線層分別配置於該第一絕緣層的該第一表面與該第二表面上，該第一通孔穿過該第一絕緣層並將該第一重佈線層與該第二重佈線層電性連接至彼此，且該第一通孔具有從該第一絕緣層的該第一表面與該第二表面朝向該第一通孔的內部減小的尺寸，該第二絕緣層配置於該第一絕緣層的該第一表面上且內埋有該第一重佈線層，該第三重佈線層配置於與該第二絕緣層的內埋有該第一重佈線層的一表面相對的該第二絕緣層的另一表面上，且該第三重佈線層與該第二絕緣層的該另一表面接觸並與該第一重佈線層間隔開，該第二通孔穿過該第二絕緣層並將該第一重佈線層與該第三重佈線層電性連接至彼此，且該第二通孔具有從該第三重佈線層朝向該第一重佈線層減小的尺寸，以及該第一重佈線層、該第二重佈線層以及該第三重佈線層電性連接至該些連接墊。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中該半導體晶片的該主動表面的寬度小於該半導體晶片的該被動表面的寬度。
  12. 如申請專利範圍第10項所述的扇出型半導體封裝，其中該第一互連構件更包括一第三絕緣層、一第四重佈線層以及一第三通孔，該第三絕緣層配置於該第一絕緣層的該第二表面上且內埋有該第二重佈線層，該第四重佈線層配置於與該第三絕緣層的內埋有該第二重佈線層的一表面相對的該第三絕緣層的另一表面上，且該第四重佈線層與該第三絕緣層的該另一表面接觸並與該第二重佈線層間隔開，該第三通孔穿過該第三絕緣層並將該第二重佈線層與該第四重佈線層電性連接到彼此，該第三通孔具有從該第四重佈線層朝向該第二重佈線層減小的尺寸，以及該第四重佈線層電性連接至該些連接墊。
  13. 如申請專利範圍第10項所述的扇出型半導體封裝，其中該第一絕緣層的厚度大於該第二絕緣層的厚度。
  14. 如申請專利範圍第10項所述的扇出型半導體封裝，其中該第三重佈線層的厚度大於該第二互連構件的該重佈線層的厚度。
  15. 如申請專利範圍第10項所述的扇出型半導體封裝，其中該第一重佈線層配置於該半導體晶片的該主動表面與該被動表面之間的一水平高度上。
TW106107298A 2016-09-29 2017-03-07 扇出型半導體封裝 TWI667749B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
??10-2016-0125322 2016-09-29
KR1020160125322A KR101982047B1 (ko) 2016-09-29 2016-09-29 팬-아웃 반도체 패키지

Publications (2)

Publication Number Publication Date
TW201824467A TW201824467A (zh) 2018-07-01
TWI667749B true TWI667749B (zh) 2019-08-01

Family

ID=61629745

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106107298A TWI667749B (zh) 2016-09-29 2017-03-07 扇出型半導體封裝

Country Status (3)

Country Link
US (2) US9929102B1 (zh)
KR (1) KR101982047B1 (zh)
TW (1) TWI667749B (zh)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102542617B1 (ko) 2018-06-08 2023-06-14 삼성전자주식회사 반도체 패키지, 패키지 온 패키지 장치 및 이의 제조 방법
KR102085238B1 (ko) * 2018-06-22 2020-04-23 (주)파트론 전자소자 모듈
US10741498B2 (en) 2018-07-12 2020-08-11 Samsung Electronics Co., Ltd. Semiconductor package
KR102518803B1 (ko) * 2018-10-24 2023-04-07 삼성전자주식회사 반도체 패키지
KR102617086B1 (ko) * 2018-11-15 2023-12-26 삼성전자주식회사 Ubm을 포함하는 웨이퍼-레벨 반도체 패키지
US11257747B2 (en) * 2019-04-12 2022-02-22 Powertech Technology Inc. Semiconductor package with conductive via in encapsulation connecting to conductive element
US11239171B2 (en) * 2019-11-07 2022-02-01 Samsung Electronics Co., Ltd. Semiconductor device and semiconductor package including the same
US11824031B2 (en) * 2020-06-10 2023-11-21 Advanced Semiconductor Engineering, Inc. Semiconductor package structure with dielectric structure covering upper surface of chip
US11728312B2 (en) * 2021-01-22 2023-08-15 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor packaging and methods of forming same

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070111399A1 (en) * 2005-11-14 2007-05-17 Goida Thomas M Method of fabricating an exposed die package
US20140103527A1 (en) * 2012-03-23 2014-04-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a POP Device with Embedded Vertical Interconnect Units

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100800135B1 (ko) 2002-06-10 2008-02-01 주식회사 하이닉스반도체 칩 사이즈 패키지 제조방법
US7838424B2 (en) * 2007-07-03 2010-11-23 Taiwan Semiconductor Manufacturing Company, Ltd. Enhanced reliability of wafer-level chip-scale packaging (WLCSP) die separation using dry etching
US8354304B2 (en) * 2008-12-05 2013-01-15 Stats Chippac, Ltd. Semiconductor device and method of forming conductive posts embedded in photosensitive encapsulant
JP5826532B2 (ja) 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
US10049964B2 (en) * 2012-03-23 2018-08-14 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming a fan-out PoP device with PWB vertical interconnect units
WO2013176426A1 (ko) * 2012-05-25 2013-11-28 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
KR101362714B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
KR101474135B1 (ko) 2013-05-31 2014-12-17 에스티에스반도체통신 주식회사 적층형 반도체 패키지 및 반도체다이
KR101863462B1 (ko) * 2013-08-21 2018-05-31 인텔 코포레이션 범프리스 빌드업 층을 위한 범프리스 다이 패키지 인터페이스

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20070111399A1 (en) * 2005-11-14 2007-05-17 Goida Thomas M Method of fabricating an exposed die package
US20140103527A1 (en) * 2012-03-23 2014-04-17 Stats Chippac, Ltd. Semiconductor Device and Method of Forming a POP Device with Embedded Vertical Interconnect Units

Also Published As

Publication number Publication date
US20180090443A1 (en) 2018-03-29
KR20180035365A (ko) 2018-04-06
US9929102B1 (en) 2018-03-27
US20180090444A1 (en) 2018-03-29
TW201824467A (zh) 2018-07-01
KR101982047B1 (ko) 2019-05-24
US10269721B2 (en) 2019-04-23

Similar Documents

Publication Publication Date Title
TWI667749B (zh) 扇出型半導體封裝
TWI758571B (zh) 扇出型半導體封裝
TW201919176A (zh) 扇出型半導體封裝
TWI669803B (zh) 扇出型半導體封裝
TWI673833B (zh) 扇出型半導體封裝
TWI772617B (zh) 扇出型半導體封裝
TWI689073B (zh) 扇出型半導體封裝
TWI651823B (zh) 扇出型半導體封裝
TW201917839A (zh) 扇出型半導體封裝
TW201826458A (zh) 扇出型半導體封裝
TW201917831A (zh) 扇出型半導體封裝
TW202044501A (zh) 半導體封裝以及包括其的天線模組
US10741461B2 (en) Fan-out semiconductor package
TWI702704B (zh) 扇出型半導體封裝
TW201911505A (zh) 扇出型半導體封裝
TW201939691A (zh) 扇出型組件封裝
TWI737662B (zh) 扇出型半導體封裝
TW202017122A (zh) 扇出型半導體封裝
TW202015190A (zh) 開放墊結構以及包括其的半導體封裝
TW201944560A (zh) 扇出型半導體封裝
TW201909371A (zh) 扇出型半導體封裝
TW201929183A (zh) 扇出型半導體封裝
TW201929155A (zh) 扇出型半導體封裝
TWI685934B (zh) 扇出型半導體封裝
TW201818517A (zh) 扇出型半導體封裝