KR100800135B1 - 칩 사이즈 패키지 제조방법 - Google Patents

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Abstract

본 발명은 패키지의 높이 및 신호 전달 경로를 줄일 수 있는 칩 사이즈 패키지 제조방법을 개시하며, 개시된 본 발명의 방법은, 가장자리 패드형 반도체 칩들로 이루어진 웨이퍼를 마련하는 단계; 상기 웨이퍼를 그의 스크라이브 라인을 따라 하프 식각(half etch)하되, 상기 스크라이브 라인 보다 넓은 폭으로 식각하여 상기 칩의 본딩패드 측면을 노출시키는 트렌치를 형성하는 단계; 상기 칩의 본딩패드 및 트렌치 표면 상에 금속패턴을 형성하는 단계; 상기 웨이퍼를 그의 스크라이브 라인을 따라 상기 스크라이브 라인의 폭으로 식각하여, 가장자리에 각 본딩패드와 개별 연결된 계단 형상의 금속패턴들을 구비한 수 개의 칩들로 분리시키는 단계; 상기 웨이퍼로부터 분리된 칩에 대응하는 크기를 가지면서 상기 칩의 본딩패드와 연결된 금속패턴에 대응하는 계단을 가진 홈을 구비하고, 일측 전극단들이 상기 금속패턴과 대응하는 계단 부분들 상에 배치되고 타측 전극단들인 볼 랜드가 하부면에 배치되는 회로패턴을 구비한 기판을 마련하는 단계; 상기 홈 계단 상의 회로패턴 상에 솔더를 도포하는 단계; 상기 홈 내에 상기 칩을 접착제를 이용하여 부착시킴과 동시에 상기 솔더에 의해 상기 기판의 회로패턴과 칩의 본딩패드를 전기적으로 연결시키는 단계; 상기 칩을 포함한 기판의 상부면을 봉지제로 밀봉하는 단계; 및 상기 기판 하부면의 볼 랜드 상에 솔더 볼을 부착하는 단계를 포함한다.

Description

칩 사이즈 패키지 제조방법{METHOD FOR FABRICATING CHIP SIZE PACKAGE}
도 1은 종래 기술에 따른 칩 사이즈 패키지를 도시한 단면도.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 칩 사이즈 패키지 제조방법을 설명하기 위한 공정별 단면도.
도 3a 및 도 3b는 본 발명의 실시예에 따른 칩 사이즈 패키지 제조방법에서의 웨이퍼의 하프 식각을 설명하기 위한 평면도.
* 도면의 주요부분에 대한 부호의 설명 *
20 : 웨이퍼 21 : 반도체 칩
22 : 본딩패드 23 : 금속패턴
24 : 기판 25 : 솔더
26 : 접착제 27 : 봉지제
28 : 솔더 볼 T : 트렌치
H : 홈
본 발명은 반도체 패키지의 제조방법에 관한 것으로, 보다 상세하게는, 패키 지의 높이 및 신호 전달 경로를 줄일 수 있는 칩 사이즈 패키지 제조방법에 관한 것이다.
패키지의 전체 크기에 대해 반도체 칩의 크기가 80% 이상이 되는 칩 사이즈 패키지(Chip Scale Package)는 경박단소의 잇점 때문에 여러가지 형태로 개발되어 왔다. 이러한 칩 스케일 패키지는 전형적인 반도체 패키지와 비교해서 한정된 크기의 기판에 보다 많은 수를 실장할 수 있으며, 그래서, 소형이면서도 고용량을 갖는 전기/전자 제품을 구현할 수 있다.
도 1은 종래 기술에 따라 제조된 칩 사이즈 패키지를 도시한 단면도로서, 도시된 바와 같이, 반도체 칩(1)은 회로패턴(도시안됨)을 구비한 기판(2) 상에 부착되어 있고, 상기 반도체 칩(1)의 본딩패드(1a)와 기판(2)의 회로패턴은 금속와이어(3)에 의해 전기적으로 연결되어 있으며, 상기 반도체 칩(1) 및 금속와이어(2)를 포함한 기판(3)의 상부면이 봉지제(4)로 밀봉되어 있고, 기판(2)의 하부면에는 실장 수단으로서 솔더 볼(5)이 부착되어져 있다.
이와 같은 구조의 칩 사이즈 패키지는 전형적인 반도체 패키지, 즉, 반도체 칩이 봉지제로 완전히 밀봉되어 있는 구조를 가진 패키지에 비해 그 두께 및 크기를 감소시킬 수 있는 바, 패키지의 경/박/단/소를 달성할 수 있으며, 그래서, 전기/전자 제품이 소형화되고 있는 최근의 추세에 유리하게 대응시킬 수 있다.
그러나, 전술한 바와 같은 종래의 칩 사이즈 패키지는 전형적인 반도체 패키지에 비해서는 경/박/단/소를 얻을 수 있으나, 금속와이어에 의해 전기적 연결이 이루어지는 것과 관련해서 패키지 높이, 즉, 두께를 감소시키는데 한계가 있고, 특히, 신호 전달 경로가 길어서 전기적 특성 확보에 어려움이 있다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 패키지 높이 및 신호 전달 경로를 줄일 수 있는 칩 사이즈 패키지 제조방법을 제공함에 그 목적이 있다.
상기와 같은 목적을 달성하기 위하여, 본 발명은, 가장자리 패드형 반도체 칩들로 이루어진 웨이퍼를 마련하는 단계; 상기 웨이퍼를 그의 스크라이브 라인을 따라 하프 식각(half etch)하되, 상기 스크라이브 라인 보다 넓은 폭으로 식각하여 상기 칩의 본딩패드 측면을 노출시키는 트렌치를 형성하는 단계; 상기 칩의 본딩패드 및 트렌치 표면 상에 금속패턴을 형성하는 단계; 상기 웨이퍼를 그의 스크라이브 라인을 따라 상기 스크라이브 라인의 폭으로 식각하여, 가장자리에 각 본딩패드와 개별 연결된 계단 형상의 금속패턴들을 구비한 수 개의 칩들로 분리시키는 단계; 상기 웨이퍼로부터 분리된 칩에 대응하는 크기를 가지면서 상기 칩의 본딩패드와 연결된 금속패턴에 대응하는 계단을 가진 홈을 구비하고, 일측 전극단들이 상기 금속패턴과 대응하는 계단 부분들 상에 배치되고 타측 전극단들인 볼 랜드가 하부면에 배치되는 회로패턴을 구비한 기판을 마련하는 단계; 상기 홈 계단 상의 회로패턴 상에 솔더를 도포하는 단계; 상기 홈 내에 상기 칩을 접착제를 이용하여 부착시킴과 동시에 상기 솔더에 의해 상기 기판의 회로패턴과 칩의 본딩패드를 전기적으로 연결시키는 단계; 상기 칩을 포함한 기판의 상부면을 봉지제로 밀봉하는 단 계; 및 상기 기판 하부면의 볼 랜드 상에 솔더 볼을 부착하는 단계를 포함하는 칩 사이즈 패키지 제조방법을 제공한다.
여기서, 상기 금속패턴은 금(Au) 또는 납(Pb)을 기본으로 하고 아연(Zn) 또는 구리(Cu)를 선택적으로 추가하여 형성하며, 5∼50㎛의 두께로 형성한다.
본 발명에 따르면, 반도체 칩과 기판간의 연결이 플립 칩 본딩(Flip chip bonding) 방식으로 이루어지므로, 패키지의 높이를 줄일 수 있으며, 아울러, 신호 전달 경로도 짧게 할 수 있다.
(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세하게 설명하도록 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 칩 사이즈 패키지 제조방법을 설명하기 위한 공정별 단면도로서, 이를 설명하면 다음과 같다.
도 2a를 참조하면, 상부면 양측 가장자리에 본딩패드들이 배열된 수 개의 가장자리 패드형 반도체 칩들(21)로 이루어진 웨이퍼(20)를 마련한 상태에서, 상기 웨이퍼(20)의 스크라이브 라인(SL)을 따라 하프 식각(half etch)을 행하여 소정 폭 및 깊이의 트렌치(T)을 형성한다. 이때, 상기 웨이퍼(20)의 하프 식각시에는 스크라이브 라인(SL)의 폭 보다 넓은 폭을 식각하며, 이를 통해, 각 반도체 칩(21)의 본딩패드들(22)의 측면이 노출되도록 한다.
도 3a 및 도 3b는 상기 웨이퍼의 하프 식각을 보다 자세하게 설명하기 위한 평면도로서, 여기서, 도 3a는 하프 식각 이전의 웨이퍼를, 그리고, 도 3b는 하프 식각에 의해 트렌치가 형성된 웨이퍼를 도시한 평면도이다.
도시된 바와 같이, 웨이퍼(20)의 하프 식각에 의해 형성되는 트렌치(T)는 실제 스크라이브 라인(SL)의 폭 보다 넓은 폭으로 형성하며, 이에 따라, 각 반도체 칩(21)의 본딩패드들(22)의 측면은 상기 트렌치(T)에 의해 노출된다.
계속해서, 스퍼터링(sputtering) 또는 플레이팅(plating)을 이용하여 노출된 본딩패드(22) 및 홈(T) 표면 상에 금속층을 형성하고, 스크라이브 라인(SL)의 양측에 배치된 본딩패드들(22)만을 연결하는 금속패턴(23)이 얻어지도록 상기 금속층을 패터닝한다. 여기서, 상기 금속패턴(23)은 5∼50㎛의 두께로 형성하며, 아울러, 금(Au) 또는 납(Pb)을 기본으로 하고 아연(Zn) 또는 구리(Cu)를 선택적으로 추가하여 형성한다.
도 2b를 참조하면, 상기 단계까지의 웨이퍼를 그의 스크라이브 라인(SL)을 따라 재차 식각하여 개개의 반도체 칩들(21)로 분리시킨다. 이때, 상기 웨이퍼의 식각은 실제 스크라이브 라인(SL)의 폭에 해당하는 폭으로 행하며, 이를 통해, 반도체 칩(21)의 각 본딩패드(22)와 개별적으로 연결된 계단 형태의 금속패턴(23)을 얻는다.
도 2c를 참조하면, 웨이퍼로부터 분리된 반도체 칩(21)이 안치될 수 있는 크기의 홈(H)을 구비한 기판(24)을 마련한다. 이때, 상기 기판(24)의 홈(H)은 반도체 칩(21)의 본딩패드(22)와 연결된 금속패턴(23)이 계단 형태를 갖는 것과 관련해서 그 가장자리에 상기 금속패턴(23)과 대응하는 계단을 구비하도록 형성된다. 또한, 상기 기판(24)은 내부에 회로패턴(도시안됨)을 구비하며, 이때, 반도체 칩(21)의 각 본딩패드(22)와 전기적으로 연결될 회로패턴의 일측 전극단들(도시안됨)은 홈(H) 내의 반도체 칩(21)의 부착시 각 본딩패드(22)와 연결된 금속패턴(23)과 대응하는 계단 부분 상에 배치되고, 회로패턴의 타측 전극단들에 해당하면서 후속에서 솔더 볼이 부착될 볼 랜드(도시안됨)는 기판(24)의 하부면에 배치된다. 상기 볼 랜드는 대략 150∼700㎛의 직경을 갖도록 형성함이 바람직하다. 다음으로, 상기 홈(H)의 계단 상에, 즉, 계단 상에 배치된 회로패턴의 각 전극단 상에 솔더(solder : 25)를 도포한다.
도 2d를 참조하면, 기판(24)의 홈(H) 저면에 비전도성의 접착제(26)를 도포한 후, 상기 홈(H) 내에 웨이퍼로부터 분리된 반도체 칩(21)을 상기 접착제(26)를 이용해서 부착시키고, 이와 동시에, 솔더(25)를 이용해서 기판(24)의 회로패턴과 반도체 칩(21)의 본딩패드(22)간을 전기적으로 연결시킨다.
도 2e를 참조하면, 외부 영향으로부터 반도체 칩(21)이 보호되도록 인캡슐레이션(Encapsulation) 또는 트랜스퍼 몰딩(Transfer molding) 공정을 통해 상기 반도체 칩(21)을 포함한 기판(24)의 상부면을 봉지제(27)로 밀봉한다. 그런다음, 상기 기판(24)의 하부면에 배치된 각 볼 랜드 상에 실장 수단인 솔더 볼(28)을 부착하여 본 발명에 따른 칩 사이즈 패키지를 완성한다. 여기서, 상기 솔더 볼(28)은 주석(Sn)을 기본으로 하여 납(Pb), 은(Ag), 금(Au), 아연(Zn), 구리(Cu), 및 안티몬(Sb) 등을 추가하여 형성하며, 바람직하게 100∼1,000㎛의 직경을 갖도록 한다.
전술한 바와 같은 공정을 통해서 제조된 본 발명의 칩 사이즈 패키지는 반도체 칩과 기판의 연결이 플립 칩(Flip chip) 방식, 즉, 금속와이어가 아닌 솔더에 의해 이루어진 구조를 가진다. 이에 따라, 본 발명의 칩 사이즈 패키지는 금속와이어의 루프(loope)에 기인하는 패키지 높이의 축소 한계를 극복할 수 있으며, 또한, 전기적 신호 전달 경로도 금속와이어를 경유하는 종래의 그것 보다 짧게 할 수 있다.
이상에서와 같이, 본 발명은 플립 칩 방식으로 반도체 칩과 기판간의 물리적 및 전기적 연결이 이루어지도록 하는 바, 패키지의 높이를 획기적으로 낮출 수 있으며, 또한, 와이어 본딩 또는 리드 본딩 보다 전기적 신호 전달 경로를 짧게 함으로써 전기적 특성도 향상시킬 수 있다.
기타, 본 발명은 그 요지가 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 가장자리 패드형 반도체 칩들로 이루어진 웨이퍼를 마련하는 단계;
    상기 웨이퍼를 그의 스크라이브 라인을 따라 하프 식각(half etch)하되, 상기 스크라이브 라인 보다 넓은 폭으로 식각하여 상기 칩의 본딩패드 측면을 노출시키는 트렌치를 형성하는 단계;
    상기 칩의 본딩패드 및 트렌치 표면 상에 금속패턴을 형성하는 단계;
    상기 웨이퍼를 그의 스크라이브 라인을 따라 상기 스크라이브 라인의 폭으로 식각하여, 가장자리에 각 본딩패드와 개별 연결된 계단 형상의 금속패턴들을 구비한 수 개의 칩들로 분리시키는 단계;
    상기 웨이퍼로부터 분리된 칩에 대응하는 크기를 가지면서 상기 칩의 본딩패드와 연결된 금속패턴에 대응하는 계단을 가진 홈을 구비하고, 일측 전극단들이 상기 금속패턴과 대응하는 계단 부분들 상에 배치되고 타측 전극단들인 볼 랜드가 하부면에 배치되는 회로패턴을 구비한 기판을 마련하는 단계;
    상기 홈 계단 상의 회로패턴 상에 솔더를 도포하는 단계;
    상기 홈 내에 상기 칩을 접착제를 이용하여 부착시킴과 동시에 상기 솔더에 의해 상기 기판의 회로패턴과 칩의 본딩패드를 전기적으로 연결시키는 단계;
    상기 칩을 포함한 기판의 상부면을 봉지제로 밀봉하는 단계; 및
    상기 기판 하부면의 볼 랜드 상에 솔더 볼을 부착하는 단계를 포함하는 것을 특징으로 하는 칩 사이즈 패키지 제조방법.
  2. 제 1 항에 있어서, 상기 금속패턴은 금(Au) 또는 납(Pb)을 기본으로 하고 아연(Zn) 또는 구리(Cu)를 선택적으로 추가하여 형성한 것을 특징으로 하는 칩 사이즈 패키지 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서, 상기 금속패턴은 5∼50㎛의 두께로 형성하는 것을 특징으로 하는 칩 사이즈 패키지 제조방법.
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