KR20160020566A - 제1 및 제2 구성요소들의 조립 후에 금속 커넥터를 도금함으로써 마이크로전자 조립체를 형성하는 방법 및 대응하는 장치 - Google Patents

제1 및 제2 구성요소들의 조립 후에 금속 커넥터를 도금함으로써 마이크로전자 조립체를 형성하는 방법 및 대응하는 장치 Download PDF

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forming
major surface
plating
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벨가셈 하바
찰스 쥐. 요이칙
사이프리안 에메카 우조
마이클 뉴맨
테렌스 케스키
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인벤사스 코포레이션
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05609—Indium [In] as principal constituent
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    • H01L2224/05601—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/05611—Tin [Sn] as principal constituent
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05639—Silver [Ag] as principal constituent
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    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05644—Gold [Au] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05647—Copper [Cu] as principal constituent
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    • H01L2224/05638—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
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    • H01L2224/11—Manufacturing methods
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    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13109—Indium [In] as principal constituent
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    • H01L2224/16057—Shape in side view
    • H01L2224/16058—Shape in side view being non uniform along the bump connector
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    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
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    • H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
    • H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
    • H01L2224/16146—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked the bump connector connecting to a via connection in the semiconductor or solid-state body
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    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
    • H01L2224/175—Material
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Abstract

마이크로전자 조립체들 및 이의 제조 방법들이 본 명세서에 개시된다. 일 실시예에서, 마이크로전자 조립체의 형성 방법은 제1 및 제2 구성요소(102, 128)들의 제1 주 표면(104, 130)들이 서로 대면하고 사전결정된 간격만큼 서로 이격되도록 제1 및 제2 구성요소(102, 128)들을 조립하는 단계로서, 제1 구성요소(102)는 반대편을 향하는 제1 및 제2 주 표면(104, 106)들, 제1 주 표면(104)과 제2 주 표면(106) 사이에서 제1 방향으로 연장되는 제1 두께, 및 제1 주 표면(104)에 있는 복수의 제1 금속 접속 요소(112)들을 구비하고, 제2 구성요소(128)는 제2 구성요소(128)의 제1 주 표면(130)에 있는 복수의 제2 금속 접속 요소(132)들을 구비하는, 상기 제1 및 제2 구성요소들을 조립하는 단계; 및 이어서 각자의 제1 접속 요소(112)와 각자의 제1 접속 요소(112)의 반대편의 대응하는 제2 접속 요소(132) 사이에서 각각 제1 방향으로 연속적으로 연장되어 접속하는 복수의 금속 커넥터 영역(146)들을 도금(전기 도금 또 무전해 도금)하는 단계를 포함한다. 제1 및 제2 금속 접속 요소(112, 132)들은 구성요소(102, 128)들 내의 금속 비아(116, 134)들 또는 구성요소(102, 128)들의 표면에 있는 금속 패드(118)들을 포함할 수 있는데, 금속 비아(116, 134)들 또는 금속 패드(118)들은 도금 금속 영역(114)들에 의해 덮인다. 제1 시드 층(126)이 도금 공정 전에 제1 구성요소(102)의 주 표면 위에 놓이게 형성될 수 있는데, 여기서 금속 커넥터 영역(146)들을 도금한 후에 제1 시드 층(126)의 덮이지 않은 부분들이 제거된다. 유사하게, 제2 시드 층(144)이 제2 구성요소(128)의 주 표면 위에 놓이게 형성될 수 있다. 복수의 장벽 영역(152)들이 금속 커넥터 영역(146)들, 제1 도금 금속 영역(114)들 또는 제2 도금 금속 영역들 중 적어도 하나의 측벽들 위에 놓일 수 있다. 제1 금속 접속 요소(112)들 및 이에 접속되는 각자의 제2 금속 접속 요소(132)들의 적어도 일부의 제1 및 제2 표면(113, 131)들이 선택적으로 공통 평면에 평행하지 않을 수 있다.

Description

제1 및 제2 구성요소들의 조립 후에 금속 커넥터를 도금함으로써 마이크로전자 조립체를 형성하는 방법 및 대응하는 장치{METHOD OF FORMING A MICROELECTRONIC ASSEMBLY BY PLATING METAL CONNECTORS AFTER ASSEMBLYING FIRST AND SECOND COMPONENTS AND CORRESPONDING DEVICE}
본 출원은 패키징되지 않은 반도체 다이(die) 또는 패키징된 반도체 다이를 포함할 수 있는 마이크로전자 조립체(microelectronic assembly) 내에 통합될 수 있는 것들과 같은 구조체들뿐만 아니라 그러한 구조체들의 제조 방법을 기술한다.
반도체 칩들과 같은 마이크로전자 장치들은 전형적으로 다른 전자 구성요소들에 대한 많은 입력 및 출력 접속부들을 필요로 한다. 반도체 칩 또는 다른 유사한 장치의 입력 및 출력 접점들은 일반적으로, 장치의 표면을 실질적으로 덮는 그리드-유사 패턴(grid-like pattern)(흔히 "에어리어 어레이(area array)"로 지칭됨)으로 또는 장치의 전방 표면의 각각의 에지(edge)에 인접하여 평행하게 연장될 수 있는 기다란 행(row)들로, 또는 전방 표면의 중심에 배치된다. 전형적으로, 칩들과 같은 장치들은 인쇄 회로 기판과 같은 기판 상에 물리적으로 실장되어야 하고, 장치의 접점들은 회로 기판의 전기 전도성 특징부들에 전기 접속되어야 한다.
반도체 칩들은 흔히 제조 동안에 그리고 칩을 회로 기판 또는 다른 회로 패널과 같은 외부 기판 상에 실장하는 동안에 칩의 취급을 용이하게 하는 패키지들로 제공된다. 예를 들어, 많은 반도체 칩들은 표면 실장에 적합한 패키지들로 제공된다. 이러한 일반적인 유형의 많은 패키지들이 다양한 응용들을 위해 제안되었다. 가장 흔하게는, 그러한 패키지들은 흔히 "칩 캐리어(chip carrier)"로 지칭되는 유전체 요소를 포함하는데, 이때 단자들이 유전체 상에 도금된 또는 에칭된 금속성 구조체들로서 형성된다. 이들 단자는 전형적으로 칩 캐리어 자체를 따라 연장되는 폭좁은 트레이스들과 같은 특징부들에 의해 그리고 칩의 접점들과 단자들 또는 트레이스들 사이에서 연장되는 미세한 리드 또는 와이어에 의해 칩 자체의 접점들에 접속된다. 표면 실장 작업에서, 패키지는 패키지 상의 각각의 단자가 회로 기판 상의 대응하는 접촉 패드와 정렬되도록 회로 기판 상에 배치된다. 땜납 또는 다른 접합 재료가 단자들과 접촉 패드들 사이에 제공된다. 패키지는 조립체를 가열하여 땜납을 용융 또는 "리플로우(reflow)"시키거나 달리 접합 재료를 활성화시킴으로써 영구적으로 제위치에 접합될 수 있다.
많은 패키지들은 패키지의 단자들에 부착되는, 전형적으로 직경이 약 0.005 mm 내지 약 0.8 mm인, 땜납 볼(ball)들 형태의 땜납 괴상체(solder mass)들을 포함한다. 땜납 볼들의 어레이가 저부 표면으로부터 돌출되는 패키지는 흔히 볼 그리드 어레이(ball grid array) 또는 "BGA" 패키지로 지칭된다. 랜드 그리드 어레이(land grid array) 또는 "LGA" 패키지로 지칭되는 다른 패키지들은 땜납으로부터 형성되는 얇은 층들 또는 랜드들에 의해 기판에 고정된다. 이러한 유형의 패키지들은 상당히 소형일 수 있다. 흔히 "칩 스케일 패키지(chip scale package)"로 지칭되는 소정 패키지들은 패키지 내에 통합된 장치의 면적과 동일하거나 이보다 단지 약간 큰 회로 기판의 면적을 차지한다. 이는 조립체의 전체 크기를 감소시키고 기판 상의 다양한 장치들 사이의 짧은 상호접속부들의 사용을 허용한다는 점에서 유리하며, 이는 이어서 장치들 사이의 신호 전파 시간을 제한하여서 고속으로의 조립체의 동작을 용이하게 한다.
접점들과 상부 및 저부 표면들이 상부 또는 하부 표면 중 하나에서 하나 이상의 패키징된 또는 패키징되지 않은 반도체 다이와 전기 접속되고 상부 또는 하부 표면들 중 다른 하나에서 다른 구성요소와 전기 접속되는 상호접속 요소로서 인터포저(interposer)가 제공될 수 있다. 상기 다른 구성요소는 일부 경우들에서 패키지 기판일 수 있는데, 패키지 기판은 이어서 회로 패널일 수 있거나 이를 포함할 수 있는 다른 구성요소와 전기 접속될 수 있다.
당업계에서의 모든 전술된 발전에도 불구하고, 여전히 마이크로전자 조립체들; 마이크로전자 조립체들의 개별 구성요소들, 예를 들어 인터포저들 및 마이크로전자 요소들; 및 이의 제조 방법들의 추가의 개선이 바람직할 것이다.
마이크로전자 조립체들 및 이의 제조 방법들이 본 명세서에 개시된다. 일 실시예에서, 마이크로전자 조립체의 형성 방법은 제1 주 표면(major surface)들이 서로 대면하고 사전결정된 간격만큼 서로 이격되도록 제1 및 제2 구성요소들을 조립하는 단계를 포함한다. 제1 구성요소는 반대편을 향하는 제1 및 제2 주 표면들을 구비하고, 제1 주 표면과 제2 주 표면 사이에서 제1 방향으로 연장되는 제1 두께를 구비한다. 제1 구성요소는 제1 주 표면에 있는 복수의 제1 금속 접속 요소들을 포함하고, 제2 구성요소는 제2 구성요소의 제1 주 표면에 있는 복수의 제2 금속 접속 요소들을 구비한다. 이 방법은 각자의 제1 접속 요소와 각자의 제1 접속 요소의 반대편에 있는 대응하는 제2 접속 요소 사이에서 각각 제1 방향으로 연속적으로 연장되어 접속하는 복수의 금속 커넥터 영역들을 도금하는 단계를 포함한다.
일 실시예에서, 제1 및 제2 구성요소들을 조립하는 단계 전에, 이 방법은 제1 금속 접속 요소들을 형성하는 단계를 추가로 포함한다. 제1 금속 접속 요소들을 형성하는 단계는 제1 구성요소의 제1 주 표면과 제2 주 표면 사이의 제1 두께의 제1 방향으로 연장되는 제1 금속 비아(via)들, 또는 제1 구성요소의 제1 주 표면에 있는 제1 금속 패드들 중 적어도 하나를 형성하는 단계; 및 제1 금속 비아들 또는 제1 금속 패드들 중 적어도 하나 위에 제1 도금 금속 영역(plated metal region)들을 도금하는 단계를 포함할 수 있고, 제1 도금 금속 영역은 적어도 제1 구성요소의 제1 주 표면 위에서 제1 방향으로 연장되며, 각각의 도금 금속 커넥터 영역이 제1 도금 금속 영역의 각자의 제1 표면과 각자의 제1 도금 금속 영역의 반대편의 제2 금속 접속 요소의 대응하는 제2 표면 사이에서 제1 방향으로 연속적으로 연장되어 접속한다.
일 실시예에서, 제1 및 제2 구성요소들을 조립하는 단계 전에, 이 방법은 제2 금속 접속 요소들을 별도로 형성하는 단계를 추가로 포함한다. 제2 금속 접속 요소들을 형성하는 단계는 제2 구성요소의 제1 주 표면과 제2 주 표면 사이의 제2 구성요소의 두께의 방향으로 연장되는 제2 금속 비아들, 또는 제2 구성요소의 제1 주 표면에 있는 제2 금속 패드들 중 적어도 하나를 형성하는 단계; 및 제2 금속 비아들 또는 제2 금속 패드들 중 적어도 하나 위에 제2 도금 금속 영역들을 도금하는 단계를 포함할 수 있고, 제2 도금 금속 영역은 적어도 제2 구성요소의 제1 주 표면 위에서 연장되며, 각각의 도금 금속 커넥터 영역이 제1 도금 금속 영역의 각자의 제1 표면과 각자의 제1 도금 금속 영역의 반대편의 제2 도금 금속 영역의 대응하는 제2 표면 사이에서 제1 방향으로 연속적으로 연장되어 접속한다.
일 실시예에서, 제1 및 제2 금속 접속 요소들을 형성하는 단계는 제1 구성요소의 제1 주 표면 위에 놓이고 제1 금속 비아들 또는 제1 금속 패드들 중 적어도 하나에 전기 접속되는 제1 시드 층을 형성하는 단계로서, 제1 시드 층은 각각의 제1 도금 금속 영역을 대응하는 제1 금속 비아 또는 제1 금속 패드에 전기 접속하는, 상기 제1 시드 층을 형성하는 단계; 및 제2 구성요소의 제1 주 표면 위에 놓이고 제2 금속 비아들 또는 제2 금속 패드들 중 적어도 하나에 전기 접속되는 제2 시드 층을 형성하는 단계로서, 제2 시드 층은 각각의 제2 도금 금속 영역을 대응하는 제2 금속 비아 또는 제2 금속 패드에 전기 접속하는, 상기 제2 시드 층을 형성하는 단계를 추가로 포함한다.
일 실시예에서, 제1 및 제2 도금 금속 영역들을 도금하는 단계는 각각의 제1 금속 비아 또는 제1 금속 패드 및 각각의 제2 금속 비아 또는 제2 금속 패드 위에 각각 놓이는 제1 및 제2 시드 층들의 부분들을 노출시키는 개구들을 구비하고, 제1 및 제2 층들 각각 위에 놓이는 패턴화된 유전체 층들을 별도로 형성하는 단계; 및 개구들 내에 제1 및 제2 도금 금속 영역들을 형성하는 단계를 추가로 포함한다.
일 실시예에서, 제1 및 제2 구성요소들을 조립하는 단계 전에, 이 방법은 제1 및 제2 도금 금속 영역들의 형성 후에 패턴화된 유전체 층들을 제거하는 단계; 및 제1 및 제2 시드 층들과 제1 및 제2 도금 금속 영역들의 측벽 표면들 위에 놓이는 제2 유전체 층들을 별도로 형성하는 단계로서, 각각의 제1 및 제2 도금 금속 영역의 제1 및 제2 표면들은 노출되는, 상기 제2 유전체 층들을 별도로 형성하는 단계를 추가로 포함한다.
일 실시예에서, 제1 및 제2 구성요소들을 조립하는 단계 및 금속 커넥터 영역들의 도금하는 단계 후에, 이 방법은 제2 유전체 층들을 제거하는 단계; 및 인접하는 제1 및 제2 전도성 접속 요소들을 전기적으로 분리시키기 위해 제1 및 제2 시드 층들의 일부분들을 제거하는 단계를 추가로 포함한다.
일 실시예에서, 제2 유전체 층들을 제거하는 단계 전 또는 후에, 이 방법은 금속 커넥터 영역들, 제1 도금 금속 영역들, 또는 제2 도금 금속 영역들 중 적어도 하나의 측벽들 위에 놓이는 복수의 장벽 영역들을 형성하는 단계를 추가로 포함한다.
일 실시예에서, 제1 및 제2 구성요소들을 조립하는 단계 전에, 제1 및 제2 금속 접속 요소들을 별도로 형성한다. 제1 금속 접속 요소들은 제1 구성요소의 제1 주 표면과 제2 주 표면 사이의 제1 두께의 제1 방향으로 연장되는 제1 금속 비아들, 또는 제1 구성요소의 제1 주 표면에 있는 제1 금속 패드들 중 적어도 하나를 형성함으로써 형성될 수 있다. 제2 금속 접속 요소들은 제1 주 표면과 제2 주 표면 사이에서 제2 구성요소의 두께의 방향으로 연장되는 제2 금속 비아들, 또는 제2 구성요소의 제1 주 표면에 있는 제2 금속 패드들 중 적어도 하나를 형성함으로써 형성될 수 있다.
일 실시예에서, 제1 및 제2 구성요소들을 조립하는 단계 전에, 이 방법은 제1 구성요소의 제1 주 표면 위에 놓이고 제1 금속 비아들 또는 제1 금속 패드들 중 적어도 하나에 전기 접속되는 제1 시드 층을 형성하는 단계로서, 제1 시드 층은 각각의 제1 도금 금속 영역을 대응하는 제1 금속 비아 또는 제1 금속 패드에 전기 접속하는, 상기 제1 시드 층을 형성하는 단계; 및 제2 구성요소의 제1 주 표면 위에 놓이고 제2 금속 비아들 또는 제2 금속 패드들 중 적어도 하나에 전기 접속되는 제2 시드 층을 형성하는 단계로서, 제2 시드 층은 각각의 제2 도금 금속 영역을 대응하는 제2 금속 비아 또는 제2 금속 패드에 전기 접속하는, 상기 제2 시드 층을 형성하는 단계를 추가로 포함한다.
일 실시예에서, 제1 및 제2 구성요소들을 조립하는 단계 전에, 이 방법은 각각의 제1 금속 비아 또는 제1 금속 패드 및 각각의 제2 금속 비아 또는 제2 금속 패드 위에 각각 놓이는 제1 및 제2 시드 층들의 부분들을 노출시키고 제1 및 제2 층들 각각 위에 놓이는 패턴화된 유전체 층들을 별도로 형성하는 단계를 추가로 포함한다.
일 실시예에서, 금속 커넥터 영역들을 도금하는 단계는 제1 및 제2 시드 층들의 대응하는 노출된 부분들 사이의 금속 커넥터 영역을 도금하는 단계를 추가로 포함한다.
일 실시예에서, 이 방법은 인접하는 제1 및 제2 금속 접속 요소들을 전기적으로 분리시키기 위해 제1 및 제2 시드 층들의 일부분들을 제거하는 단계를 추가로 포함한다.
일 실시예에서, 제1 및 제2 시드 층들의 일부분들을 제거하는 단계 전 또는 후에, 이 방법은 금속 커넥터 영역들의 측벽들 위에 놓이는 복수의 장벽 영역들을 형성하는 단계를 추가로 포함한다.
일 실시예에서, 제1 및 제2 구성요소들을 조립하는 단계는 제1 및 제2 마이크로전자 요소들의 제1 주 표면들 사이에 배치되고 제1 및 제2 구성요소들을 서로 접합하는 요소를 형성하는 단계를 추가로 포함하고, 사전결정된 간격은 요소의 두께를 포함한다.
일 실시예에서, 제1 및 제2 구성요소들은 마이크로전자 요소들이다.
일 실시예에서, 제1 구성요소는 하나 이상의 마이크로전자 요소들이고, 제2 구성요소는 인쇄 회로 기판(PCB)이다.
일 실시예에서, 적어도 일부의 대응하는 제1 및 제2 금속 접속 요소들은 공통 축을 공유하지 않는다.
일 실시예에서, 제1 금속 접속 요소들의 적어도 일부의 제1 및 제2 표면들 및 이에 접속되는 각자의 제2 금속 접속 요소들은 공통 평면에 평행하지 않다.
일 실시예에서, 마이크로전자 조립체는 반대편을 향하는 제1 및 제2 주 표면들을 구비하고, 제1 주 표면과 제2 주 표면 사이에서 제1 방향으로 연장되는 제1 두께를 구비하는 제1 구성요소를 포함한다. 제1 구성요소는 제1 주 표면 위에서 제1 방향으로 돌출되는 복수의 제1 금속 접속 요소들을 포함하며, 각각의 제1 금속 접속 요소는 제1 주 표면 위에서 제1 방향으로 연장되는 제1 도금 금속 영역을 구비한다. 마이크로전자 조립체는 제1 주 표면 및 제1 주 표면에 있는 복수의 제2 금속 접속 요소들을 구비하는 제2 구성요소를 포함하고, 제1 및 제2 구성요소들의 제1 주 표면들은 서로 대면한다. 마이크로전자 조립체는 제1 금속 접속 요소의 도금 금속 영역의 각자의 제1 표면과 각자의 제1 금속 접속 요소의 반대편의 제2 금속 접속 요소의 대응하는 제2 표면 사이에서 제1 방향으로 각각 연속적으로 연장되어 접속하는 복수의 도금 금속 커넥터 영역들을 포함한다.
일 실시예에서, 제2 금속 접속 요소들 중 적어도 일부는 제2 구성요소의 제1 주 표면 위에서 연장되고 제2 금속 접속 요소의 제2 표면을 포함하는 제2 도금 금속 영역을 추가로 포함하고, 도금 금속 커넥터 영역은 제1 도금 금속 영역의 각자의 제1 표면과 제2 도금 금속 영역의 제2 표면 사이에서 제1 방향으로 연속적으로 연장된다.
일 실시예에서, 마이크로전자 조립체는 반대편을 향하는 제1 및 제2 주 표면들을 구비하고, 제1 주 표면과 제2 주 표면 사이에서 제1 방향으로 연장되는 제1 두께를 구비하는 제1 구성요소를 포함한다. 제1 구성요소는 제1 주 표면에 있는 복수의 제1 금속 접속 요소들을 포함한다. 마이크로전자 조립체는 제1 주 표면 및 제1 주 표면에 있는 복수의 제2 금속 접속 요소들을 구비하는 제2 구성요소를 포함하고, 제1 및 제2 구성요소들의 제1 주 표면들은 서로 대면한다. 마이크로전자 조립체는 각자의 제1 금속 접속 요소와 각자의 제1 금속 접속 요소의 반대편의 대응하는 제2 금속 접속 요소 사이에서 제1 방향으로 각각 연속적으로 연장되어 접속하는 복수의 도금 금속 커넥터 영역들을 포함한다. 마이크로전자 조립체는 도금 금속 커넥터 영역들 중 적어도 일부 위에 놓이고 각각이 도금 금속 커넥터 영역을 화학적으로 격리시키는 복수의 장벽 영역들을 포함한다.
일 실시예에서, 제1 구성요소와 도금 금속 커넥터 영역들은 기계적 지지를 위한 비-전기적 구성요소이다.
일 실시예에서, 마이크로전자 조립체는 반대편을 향하는 제1 및 제2 주 표면들을 구비하고, 제1 주 표면과 제2 주 표면 사이에서 제1 방향으로 연장되는 제1 두께를 구비하는 제1 구성요소를 포함한다. 제1 구성요소는 제1 주 표면 위에서 제1 방향으로 돌출되는 복수의 제1 금속 접속 요소들을 포함한다. 각각의 제1 금속 접속 요소는 제1 주 표면 위에서 제1 방향으로 연장되는 제1 도금 금속 영역을 구비한다. 마이크로전자 조립체는 제1 주 표면 및 제1 주 표면에 있는 복수의 제2 금속 접속 요소들을 구비하는 제2 구성요소를 포함하는데, 여기서 제1 및 제2 구성요소들의 제1 주 표면들은 서로 대면한다. 마이크로전자 조립체는 제1 금속 접속 요소의 도금 금속 영역의 각자의 제1 표면과 각자의 제1 금속 접속 요소의 반대편의 제2 금속 접속 요소의 대응하는 제2 표면 사이에서 제1 방향으로 각각 연속적으로 연장되어 접속하는 복수의 도금 금속 커넥터 영역들을 포함한다.
일 실시예에서, 제1 및 제2 구성요소들의 제1 주 표면들은 사전결정된 간격만큼 서로 이격된다.
일 실시예에서, 각각의 금속 커넥터 영역은 제1 도금 금속 영역의 측벽을 완전히 덮지 않는다.
일 실시예에서, 도금 금속 커넥터 영역은 제1 도금 금속 영역보다 낮은 불순물 레벨을 갖는다.
일 실시예에서, 마이크로전자 조립체는 제1 도금 금속 영역과 도금 금속 커넥터 영역 사이의 경계에 형성되는 제1 금속간(intermetallic) 영역을 추가로 포함하는데, 제1 금속간 영역은 제1 방향으로의 두께가 약 200 나노미터 미만이다.
일 실시예에서, 각각의 금속 커넥터 영역은 제1 및 제2 금속 접속 요소들의 제1 및 제2 표면들의 에지들을 지나 외향으로 측방향으로 연장되는 부분을 포함한다.
일 실시예에서, 적어도 일부의 대응하는 제1 및 제2 금속 접속 요소들은 공통 축을 공유하지 않는다.
일 실시예에서, 제1 도금 금속 영역들의 적어도 일부의 제1 및 제2 표면들 및 이에 접속되는 각자의 제2 금속 접속 요소들은 공통 평면에 평행하지 않다.
일 실시예에서, 제1 도금 금속 영역들 중 적어도 일부는 제1 구성요소의 제1 주 표면 아래에서 연장된다.
일 실시예에서, 제1 도금 금속 영역은 제2 표면을 향하는 방향으로 연장되는 비아의 제1 표면 위에 놓인다.
일 실시예에서, 제1 금속 접속 요소들 중 적어도 일부는 제1 구성요소의 제1 주 표면에 있는 접점을 추가로 포함하는데, 제1 도금 금속 영역이 접점의 표면 위에서 제1 방향으로 연장된다.
일 실시예에서, 제1 금속 접속 요소 중 적어도 일부는 접점의 표면 위에 놓이는 제1 시드 층을 추가로 포함하고, 제1 도금 금속 영역은 제1 시드 층 위에 놓인다.
일 실시예에서, 제1 도금 금속 영역은 접점의 제1 표면 위에 놓인다.
일 실시예에서, 제1 금속 접속 요소들 중 적어도 일부는 제1 구성요소의 제1 주 표면과 제2 주 표면 사이의 제1 두께의 제1 방향으로 연장되는 비아를 추가로 포함하고, 상기 복수의 제1 금속 영역들의 제1 도금 금속 영역이 비아의 표면 위에서 제1 방향으로 연장된다.
일 실시예에서, 제1 금속 접속 요소들 중 적어도 일부는 비아의 표면 위에 놓이는 제1 시드 층을 추가로 포함하고, 제1 도금 금속 영역은 제1 시드 층 위에 놓인다.
일 실시예에서, 제2 금속 접속 요소들 중 적어도 일부는 제2 구성요소의 제1 주 표면 위에서 연장되고 제2 금속 접속 요소의 제2 표면을 포함하는 제2 도금 금속 영역을 추가로 포함하고, 도금 금속 커넥터 영역은 제1 도금 금속 영역의 각자의 제1 표면과 제2 도금 금속 영역의 제2 표면 사이에서 제1 방향으로 연속적으로 연장된다.
일 실시예에서, 제2 금속 접속 요소들 중 적어도 일부는 제2 구성요소의 제1 주 표면에 있는 접점을 추가로 포함한다.
일 실시예에서, 제2 금속 접속 요소들 중 적어도 일부는 제2 구성요소의 제2 두께의 제1 방향으로 연장되는 비아를 추가로 포함한다.
일 실시예에서, 제1 및 제2 금속 접속 요소들, 제1 도금 금속 영역들, 및 도금 금속 커넥터 영역들은 독립적으로 구리(Cu), 니켈(Ni), 코발트(Co), 니켈 인(NiP), 코발트 인(CoP), 코발트 텅스텐(CoW), 코발트 텅스텐 인(CoWP), 또는 이들의 합금들 중 하나 이상을 포함할 수 있다.
일 실시예에서, 마이크로전자 조립체는 제1 및 제2 구성요소들의 제1 주 표면들 사이에 배치되는 유전체 접착 요소를 추가로 포함하는데, 유전체 접착 요소는 제1 및 제2 구성요소들을 서로 접합한다.
일 실시예에서, 마이크로전자 조립체는 제1 및 제2 구성요소들의 제1 주 표면들 사이에 배치되는 중합체 요소를 추가로 포함하고, 사전결정된 간격은 중합체 요소의 두께를 포함한다.
일 실시예에서, 제1 구성요소는 마이크로전자 요소이다.
일 실시예에서, 제2 구성요소는 마이크로전자 요소이다.
일 실시예에서, 제2 구성요소는 인터포저(interposer)이다.
일 실시예에서, 마이크로전자 조립체는 제1 구성요소의 제2 주 표면 위에 놓이고 복수의 제1 접속 요소들 중 적어도 일부에 전기 접속되는 제1 재배선(redistribution) 구조체; 및 제2 구성요소의 제1 주 표면의 반대편에 있는 제2 구성요소의 제2 주 표면 위에 놓이고 복수의 제2 접속 요소들 중 적어도 일부에 전기 접속되는 제2 재배선 구조체를 포함한다.
일 실시예에서, 마이크로전자 조립체는 반대편을 향하는 제1 및 제2 주 표면들을 구비하고, 제1 주 표면과 제2 주 표면 사이에서 제1 방향으로 연장되는 제1 두께를 구비하는 제1 구성요소를 포함한다. 제1 구성요소는 제1 주 표면에 있는 복수의 제1 금속 접속 요소들을 포함한다. 마이크로전자 조립체는 제1 주 표면 및 제1 주 표면에 있는 복수의 제2 금속 접속 요소들을 구비하는 제2 구성요소를 포함하고, 제1 및 제2 구성요소들의 제1 주 표면들은 서로 대면한다. 마이크로전자 조립체는 각자의 제1 금속 접속 요소와 각자의 제1 금속 접속 요소의 반대편의 대응하는 제2 금속 접속 요소 사이에서 제1 방향으로 각각 연속적으로 연장되어 접속하는 복수의 도금 금속 커넥터 영역들을 포함한다. 마이크로전자 조립체는 도금 금속 커넥터 영역들 중 적어도 일부 위에 놓이고 각각이 도금 금속 커넥터 영역을 화학적으로 격리시키는 복수의 장벽 영역들을 포함한다.
일 실시예에서, 제1 및 제2 구성요소들의 제1 주 표면들은 사전결정된 간격만큼 서로 이격된다.
일 실시예에서, 각각의 도금 금속 커넥터 영역은 제1 및 제2 금속 접속 요소들의 에지 표면들을 지나 외향으로 측방향으로 연장되는 부분을 포함한다.
일 실시예에서, 마이크로전자 조립체는 제1 및 제2 구성요소들의 제1 주 표면들 사이에 배치되고 복수의 장벽 영역들 위에 놓이는 유전체 접착 요소를 추가로 포함하는데, 유전체 접착 요소는 제1 및 제2 마이크로전자 요소들을 서로 접합한다.
일 실시예에서, 마이크로전자 조립체는 제1 및 제2 구성요소들의 제1 주 표면들 사이에 배치되고 복수의 장벽 영역들 위에 놓이는 중합체 요소를 추가로 포함하고, 사전결정된 간격은 중합체 요소의 두께를 포함한다.
도 1-1은 본 발명의 일부 실시예들에 따른 마이크로전자 조립체의 개략 측면도.
도 1-2는 본 발명의 일부 실시예들에 따른 대응하는 제1 및 제2 금속 접속 요소들의 개략 측면도.
도 1-3은 본 발명의 일부 실시예들에 따른 대응하는 제1 및 제2 금속 접속 요소들의 개략 측면도.
도 1-4는 본 발명의 일부 실시예들에 따른 마이크로전자 조립체의 개략 측면도.
도 1-5는 본 발명의 일부 실시예들에 따른 마이크로전자 조립체의 개략 측면도.
도 1-6은 본 발명의 일부 실시예들에 따른 마이크로전자 조립체의 개략 측면도.
도 2는 본 발명의 일부 실시예들에 따른 마이크로전자 조립체의 형성 방법에 대한 플로우차트.
도 3-1 내지 도 3-6은 본 발명의 일부 실시예들에 따른 마이크로전자 조립체에 대한 제조 단계들을 도시하는 도면.
도 4-1 내지 도 4-4는 본 발명의 일부 실시예들에 따른 마이크로전자 조립체에 대한 제조 단계들을 도시하는 도면.
본 발명은 아래에서 더 상세히 설명될 것이다.
본 명세서에서 기술되는 모든 범위들은 2개의 값들 "사이의" 범위를 기술하는 것들을 포함한 종점(endpoint)들을 포함한다. "약", "일반적으로", "실질적으로" 등과 같은 용어들은, 절대적인 것이 아니고 종래 기술에서 알려진 것이 아니도록 용어 또는 값을 수식하는 것으로서 해석될 것이다. 그러한 용어들은, 이들이 수식하는 용어들이 당업자에 의해 이해되므로, 그들 용어 및 상황에 의해 한정될 것이다. 이는 적어도, 값을 측정하기 위해 사용되는 주어진 기술에 대한 예상되는 실험 오차도, 기술 오차도 및 기기 오차도를 포함한다.
범위 형식의 설명이 단지 편의 및 간결성을 위한 것이고 본 발명의 범주에 대한 완고한 제한으로서 해석되지 않아야 함을 추가로 이해하여야 한다. 따라서, 범위의 설명은 모든 가능한 하위 범위들뿐만 아니라 그 범위 내의 개별 수치 값들을 구체적으로 개시한 것으로 여겨져야 한다. 예를 들어, 1 내지 6과 같은 범위의 설명은 1 내지 3, 1 내지 4, 1 내지 5, 2 내지 4, 2 내지 6, 3 내지 6 등과 같은 하위 범위들뿐만 아니라, 그 범위 내이 개별 숫자들, 예를 들어 1, 2, 2.3, 3, 4, 5, 5.7 및 6을 구체적으로 개시한 것으로 여겨져야 한다. 이는 범위의 폭과 무관하게 적용된다.
기판과 관련하여 본 개시 내용에 사용되는 바와 같이, 전기 전도성 요소가 기판의 표면"에" 있다는 표현은, 기판이 임의의 다른 요소와 조립되지 않을 때, 전기 전도성 요소가 기판 외부로부터 기판의 표면을 향해 기판의 표면에 수직인 방향으로 이동하는 크로싱 교점(theoretical point)과의 접촉에 이용가능하다는 것을 가리킨다. 따라서, 기판의 표면에 있는 단자 또는 다른 전도성 요소가 그러한 표면으로부터 돌출될 수 있거나, 그러한 표면과 동일 높이일 수 있거나, 기판 내의 구멍 또는 함몰부에서 그러한 표면에 대해 들어가 있을 수 있다.
도 1-1 내지 도 1-4는 본 발명의 일부 실시예들에 따른 마이크로전자 조립체들을 도시한다. 본 명세서에 개시된 마이크로전자 조립체들의 다양한 실시예들은 단독으로 또는 조합으로 이용될 수 있다.
도 1-1은 본 발명의 일부 실시예들에 따른 마이크로전자 조립체(100)의 개략 측면도를 도시한다. 마이크로전자 조립체(100)는 제1 구성요소(102)를 포함한다. 제1 구성요소는 제1 주 표면(104) 및 반대편을 향하는 제2 주 표면(106)을 구비할 수 있다. 제1 두께(108)가 제1 주 표면(104)과 제2 주 표면(106) 사이에서 제1 방향(110)으로 연장될 수 있다. 제1 구성요소(102)는 하나 이상의 구성요소, 예를 들어 임의의 하나 이상의 전기 및/또는 비-전기 구성요소일 수 있다. 비-전기 구성요소들은, 예를 들어 기계적 지지 및/또는 열 관리를 위해 사용되는 구성요소들을 포함할 수 있다. 예시적인 제1 구성요소(102)들은 마이크로전자 요소, 예를 들어 반도체 다이, 패키징된 반도체 칩 등, 인터포저, 기판, 예를 들어 인쇄 회로 기판(PCB) 등 중 임의의 하나 이상을 포함할 수 있다.
제1 구성요소(102)는 제1 주 표면(104) 위에서 제1 방향(110)으로 돌출되는 복수의 제1 금속 접속 요소(112)들을 포함할 수 있다. 각각의 제1 금속 접속 요소(112)는 제1 주 표면(104) 위에서 제1 방향(110)으로 연장되는 제1 도금 금속 영역(114)을 포함할 수 있다. 일 실시예에서, 제1 금속 접속 요소(112)들 중 적어도 일부는 제1 주 표면(104) 위에서 연장되는 제1 도금 금속 영역(114)들을 포함한다. 일 실시예에서, 제1 금속 접속 요소(112)들 중 적어도 일부는 제1 주 표면(104) 위와 아래에서 연장되는 제1 도금 금속 영역(114)들을 포함한다. 제1 도금 금속 영역(114)은 구리(Cu), 니켈(Ni), 금(Au), 팔라듐(Pd), 인듐(In), 주석(Sn), 은(Ag), 또는 이들의 합금들로부터 선택되는 하나 이상의 금속을 포함할 수 있다.
각각의 제1 금속 접속 요소(112)는 제1 구성요소의 하나의 요소를 다른 요소와, 또는 마이크로전자 조립체(100) 내의 인접 구성요소들의 요소들과 전기 접속하기 위해 사용되는 전도성 요소를 포함할 수 있다. 대안적으로, 또는 조합하여, 각각의 제1 금속 접속 요소(112)는 기계적 지지 및/또는 열 관리를 제공할 수 있다. 예시적인 전도성 요소들은 비아, 트레이스, 패드, 표면, 만입된 표면, 필라(pillar), 핀(fin), 또는 전기 접속을 이루고/이루거나 기계적 지지 및/또는 열 관리를 제공하기에 적합한 다른 요소들을 포함할 수 있다. 도 1-1에 도시된 바와 같이, 제1 금속 접속 요소(112)들은 비아(116)들 또는 접점(118)들을 포함한다.
비아(116)들은 제1 주 표면(104)과 제2 주 표면(106) 사이에서 제1 방향(108)으로 연장될 수 있다. 일 실시예에서, 적어도 일부의 제1 금속 접속 요소(112)들은 제2 주 표면(106)으로부터 제1 주 표면(104)까지 제1 방향(108)으로 연장되는 비아(116)들을 포함한다. 일 실시예에서, 적어도 일부의 제1 금속 접속 요소들은 제1 주 표면(104)과 제2 주 표면(106) 사이에서 연장되는 비아(116)들을 포함한다. 예를 들어, 비아(116)들은 제2 주 표면(106)으로부터 제1 주 표면(104) 아래의 레벨까지 연장될 수 있다. 비아(116)들 또는 접점(118)들과 같은, 제1 금속 접속 요소(112)들의 전도성 요소들은 구리(Cu), 니켈(Ni), 코발트(Co), 텅스텐(W), 니켈 인(NiP), 코발트 텅스텐(CoW), 금(Au), 팔라듐(Pd), 인듐(In), 주석(Sn), 은(Ag), 또는 이들의 합금들로부터 선택되는 하나 이상의 금속을 포함할 수 있다.
선택적으로, 비아(116)들을 제1 구성요소(102)의 영역(120)으로부터 전기적으로 그리고/또는 화학적으로 격리시키기 위해 장벽 층(122)이 이용될 수 있다. 본 명세서에 사용되는 바와 같이, 장벽 영역은, 후속 제조 공정 동안에 그리고 구성요소가 작동할 것으로 예상되거나 작동하지 않을 때 견딜 것으로 예상되는 주위 환경에 대한 구성요소의 노출 또는 작동 동안에 구조체가 직면할 온도에서 장벽 영역을 가로지른 구리(Cu)와 같은 이온들의 단기 및/또는 장기적인 유해한 확산을 방지하는 경우, "화학적 격리"를 제공한다. 영역(120)은 유전체, 전도체, 또는 반도체 재료들 중 하나 이상을 포함할 수 있다. 영역(120)은 제1 주 표면(104)과 제2 주 표면(106) 사이에서 제1 방향(110)으로 연장될 수 있다. 장벽 층(122)은 단일 층 또는 다수의 층들일 수 있다. 예를 들어, 장벽 층(122)은 비아(116)들을 영역(120)으로부터 전기 절연시키기 위한 유전체 층과, 비아(116)들을 영역(120)으로부터 화학 격리시키기 위한 다른 층을 포함할 수 있다. 예시적인 장벽 층 재료들은 이산화규소(SiO2), 탄화 규소(SiC), 산질화규소(SiON), 중합체 재료 등으로부터 선택되는 하나 이상의 재료를 포함할 수 있다. 일 실시예에서, 장벽 층(122)은 제1 주 표면(104) 위에 놓일 수 있다. 예를 들어, 장벽 층(122)은 제1 주 표면(104) 위에 놓일 수 있는, 재배선 구조(redistribution structure, RDL), 백 엔드 오브 라인(back end of line, BEOL) 구조 등의 유전체 층일 수 있다.
접점(118)들은 제1 주 표면(104)에 배치될 수 있다. 일 실시예에서, 접점(118)들은 장벽 층(122)에 의해 영역(120)으로부터 전기적 및/또는 화학적으로 격리될 수 있다. 예를 들어, 접점(118)은 장벽 층(122)의 제1 표면(124)에 배치될 수 있다. 예시적인 접점(118)들은 패드들, 트레이스들 등 중 하나 이상을 포함한다. 접점(118)들은 제2 주 표면(106)에 있는 하나 이상의 전도성 요소에 그리고/또는 마이크로전자 요소들, 예를 들어 제1 구성요소(102)에 포함되는 능동 또는 수동 소자들에 전기 접속될 수 있다.
제1 금속 접속 요소(112)들은 비아(116)들 및/또는 접점(118)들을 제1 도금 금속 영역(114)들과 전기 접속시킬 수 있는 선택적 제1 시드 층(126)을 포함할 수 있다. 제1 시드 층(126)은 전형적으로 물리적 침착 및/또는 증착에 의해 또는 무전해 수성 침착에 의해 또는 둘 이상의 그러한 방법들의 조합에 의해 침착될 수 있는 금속의 비교적 얇은 층 및/또는 금속의 전도성 화합물을 전형적으로 포함한다. 하나의 예시적인 실시예에서, 제1 시드 층(126)은 구리(Cu) 또는 니켈(Ni)을 포함할 수 있다. 제1 시드 층(126)은 비아(116)들 또는 접점(118)들의 표면 위에 놓일 수 있다. 제1 도금 금속 영역(114)들은 제1 시드 층(126) 위에 놓일 수 있다. 일 실시예에서, 제1 도금 금속 영역(114)이 Cu를 포함할 때, 제1 금속 접속 요소(112)들 중 적어도 일부가 제1 시드 층(126)을 포함할 수 있다. 다른 실시예에서, 제1 도금 금속 영역(114)이 Ni, NiP, CoW, 또는 주석 합금 중 하나 이상을 포함할 때, 제1 금속 접속 요소(112)들 중 적어도 일부가 제1 시드 층(126)을 배제할 수 있다.
제1 구성요소(102)는 제1 구성요소(102)의 제2 주 표면(106) 위에 놓이는 제1 재배선 구조체(103)를 포함할 수 있다. 제1 재배선 구조체(103)는 하나 이상의 RDL 및/또는 BEOL 구조체일 수 있다. 제1 재배선 구조체(103)는 복수의 제1 접속 요소(112)들 중 적어도 일부에 전기 접속될 수 있다.
마이크로전자 조립체(100)는 제2 구성요소(128)를 포함한다. 제2 구성요소(128)는 제1 주 표면(130)을 구비한다. 제1 및 제2 구성요소(102, 128)들의 제1 주 표면(104, 130)들은 서로 대면하고, 사전결정된 간격만큼 서로로부터 이격된다. 이 사전결정된 간격은 약 5 마이크로미터 내지 약 500 마이크로미터의 범위일 수 있다. 일부 실시예들에서, 사전결정된 간격은 약 200 마이크로미터 미만일 수 있다. 제2 구성요소(128)는 제1 구성요소(102)에 대해 기술된 바와 같은 임의의 실시예들 및/또는 그의 치환들을 포함할 수 있다. 제1 및 제2 구성요소(102, 128)들의 예시적인 조합들은 패키지 온 패키지(package on package, PoP) 등을 포함할 수 있다. 예를 들어, 일 실시예에서, 제1 구성요소(102)는 하나 이상의 마이크로전자 요소일 수 있고, 제2 구성요소(128)는 인쇄 회로 기판(PCB)일 수 있다. 예를 들어, 일 실시예에서, 제1 및 제2 구성요소(102, 128)들은 마이크로전자 요소들일 수 있다.
제2 구성요소(128)는 복수의 제2 금속 접속 요소(132)들을 포함한다. 일부 실시예들에서, 아래에서 도 1-4 내지 도 1-6에 관하여 추가로 논의되는 바와 같이, 제2 금속 접속 요소(132)들 중 적어도 일부가 위에서 논의된 제1 금속 접속 요소(112)들과 유사한 방식으로 구성될 수 있다. 그러나, 도 1-1의 실시예들에서 도시된 바와 같이, 제2 금속 접속 요소(132)들은 적어도 제2 금속 접속 요소(132)들이 제1 도금 금속 영역(114)과 같은 도금 금속 영역을 포함하지 않는다는 점에서 제1 금속 접속 요소(112)들과 상이하다.
제2 금속 접속 요소(132)들은 제1 표면(130)에 배치될 수 있다. 각각의 제2 금속 접속 요소(132)들은 제2 구성요소의 하나의 요소를 다른 요소와, 또는 마이크로전자 조립체(100) 내의 인접 구성요소들의 요소들과 전기 접속하기 위해 사용되는 전도성 요소를 포함할 수 있다. 제2 금속 접속 요소(132)들의 전도성 요소들은 제1 금속 접속 요소(112)들의 전도성 요소들에 대해 기술된 바와 같은 임의의 실시예들 및/또는 치환들을 포함할 수 있다. 도 1-1에 도시된 바와 같이, 제2 금속 접속 요소(132)들은 비아(134)들 또는 접점(136)들을 포함한다. 비아(134)들 및 접점(136)들은 위에서 논의된 비아(116)들 및 접점(118)들과 실질적으로 유사한 실시예들을 가질 수 있다.
선택적으로, 장벽 층(138)이 비아(134)들을 제2 구성요소(140)의 영역(140)으로부터 전기적으로 그리고/또는 화학적으로 격리시키기 위해 이용될 수 있다. 영역(140)은 유전체, 전도체, 또는 반도체 재료들 중 하나 이상을 포함할 수 있다. 영역(140)은 제1 주 표면(130)과 제2 주 표면(142) 사이에서 제1 방향(110)으로 연장될 수 있다. 장벽 층(138)은 위에서 논의된 장벽 층(122)과 유사한 방식으로 구성될 수 있다. 일 실시예에서, 장벽 층(138)은 제1 주 표면(130) 위에 놓일 수 있다. 예를 들어, 장벽 층(138)은 제1 주 표면(140) 위에 놓일 수 있는, 재배선 구조(RDL), 백 엔드 오브 라인(BEOL) 구조 등의 유전체 층일 수 있다.
제2 금속 접속 요소(132)들은 비아(134)들 및/또는 접점(136)들을 도금 금속 커넥터 영역(146)들과 전기 접속시킬 수 있는 선택적 제2 시드 층(144)을 포함할 수 있다. 각각의 도금 금속 커넥터 영역(146)들은 제1 금속 접속 요소(112)의 제1 도금 금속 영역(114)의 각자의 제1 표면(113)과 각자의 제1 금속 접속 요소(112)의 반대편의 제2 금속 접속 요소(132)의 대응하는 제2 표면(131) 사이에서 제1 방향(110)으로 연속적으로 연장되어 접속한다. 도금 금속 커넥터 영역(146)들은 아래에서 추가로 논의된다. 제2 시드 층(144)은 비아(134)들 또는 접점(136)들의 표면 위에 놓일 수 있다. 도금 금속 커넥터 영역(146)은 제2 시드 층(144) 위에 놓일 수 있다. 일 실시예에서, 도금 금속 커넥터 영역(146)들이 Cu를 포함할 때, 제2 금속 접속 요소(132)들 중 적어도 일부가 제2 시드 층(144)을 포함할 수 있다. 다른 실시예에서, 도금 금속 커넥터 영역(146)이 Ni, NiP, CoW, 또는 주석 합금 중 하나 이상을 포함할 때, 제2 금속 접속 요소(132)들 중 적어도 일부가 제2 시드 층(144)을 배제할 수 있다.
제2 구성요소(128)는 제2 구성요소(128)의 제2 주 표면(142) 위에 놓이는 제2 재배선 구조체(129)를 포함할 수 있다. 제2 재배선 구조체(129)는 하나 이상의 RDL 및/또는 BEOL 구조체일 수 있다. 제2 재배선 구조체(129)는 복수의 제2 접속 요소(128)들 중 적어도 일부에 전기 접속될 수 있다.
마이크로전자 조립체(100)는 복수의 도금 금속 커넥터 영역(146)들을 포함한다. 각각의 도금 금속 커넥터 영역(146)은 대응하는 제1 금속 접속 요소(112)와 제2 금속 접속 요소(132) 사이에서 연장될 수 있다. 도금 금속 커넥터 영역(146)들은 제1 및 제2 금속 접속 요소(112, 132)들의 제1 및 제2 표면(113, 131)들의 에지들을 지나 외향으로 측방향으로 연장되는 부분을 포함할 수 있다. 도금 금속 커넥터 영역(146)들은 대응하는 제1 도금 금속 영역(114)들의 측벽들을 완전히 덮지 않을 수 있다. 예를 들어, 도금 금속 커넥터 영역(146)들은 도금된 상태에서 충분한 품질을 가져, 도금 금속 커넥터 영역(146)들의 품질을 개선하기 위해 어떠한 것도 필요치 않거나 낮은 리플로우 온도가 필요하여서, 제1 도금 금속 영역(114)의 측벽들 상으로의 도금 금속 커넥터 영역(146)들의 유동을 제한할 수 있다. 일 실시예에서, 도금 금속 커넥터 영역(146)들 중 적어도 일부가 제1 도금 금속 영역(114)의 불순물 레벨보다 낮은 불순물 레벨을 갖는다. 도금 금속 커넥터 영역(146)들 중 적어도 일부가 보다 낮은 불순물 레벨을 갖는 이유가 아래에서 마이크로전자 조립체의 제조 방법에 관하여 논의된다.
제1 금속간 영역(148)들이 각자의 제1 도금 금속 영역(114)들과 도금 금속 커넥터 영역(146)들 사이에 형성될 수 있다. 예를 들어, 각각의 제1 금속간 영역(148)은 각자의 제1 도금 금속 영역(114)의 적어도 하나의 금속과 도금 금속 커넥터 영역(146)들의 다른 금속의, 이들의 계면에서의 상호확산에 의해 형성될 수 있다. 제1 금속간 영역(148)들은 취성 구조를 가질 수 있다. 따라서, 제1 금속간 영역(148)들의 형성을 제한하는 것이 바람직할 수 있다. 제1 금속간 영역(148)들은 제1 방향(110)으로 약 200 나노미터(nm) 미만의 두께를 가질 수 있다. 일부 실시예들에서, 금속간 영역(148)이 형성되지 않을 수 있다. 예를 들어, 니켈(Ni)을 구리(Cu) 상에 또는 그 반대로 도금할 때 금속간 영역(148)들이 형성되지 않을 수 있다.
마이크로전자 조립체(100)는 제1 및 제2 구성요소(102, 128)들의 제1 주 표면(104, 130)들 사이에서 연장되는 영역(150)을 포함한다. 이 영역(150)은 제1 금속 접속 요소(112)들 및 도금 금속 커넥터 영역(146)들 중 적어도 일부를 둘러쌀 수 있다. 일 실시예에서, 제1 금속 접속 요소(112)들 및/또는 도금 금속 커넥터 영역(146)들 중 적어도 일부가 장벽 영역(152)에 의해 영역(150)으로부터 분리될 수 있다. 장벽 영역(152)은 제1 금속 접속 요소(112)들 및/또는 도금 금속 커넥터 영역(146)들을 영역(150)으로부터 전기적으로 그리고 화학적으로 격리시킬 수 있다. 영역(150)은 공기, 진공, 또는 하나 이상의 재료, 예를 들어 유전체 재료 또는 언더필(underfill)에 적합한 재료를 포함할 수 있다. 장벽 영역(152)은 하나 이상의 재료, 예를 들어 SiO2, SiC, SiON, 또는 중합체 재료를 포함할 수 있고, 전형적으로 하나 이상의 금속 또는 금속들의 전기 전도성 화합물들로 형성될 수 있다. 일 실시예에서, 장벽 영역(152)은 커넥터 영역(146)들 및/또는 제1 및 제2 접속 요소(112, 132)들에 부식 방식을 제공할 수 있다. 일부 실시예들에서, 복수의 요소(154)들이 제1 주 표면(104, 130)들 사이의 영역을 통해 연장될 수 있다. 요소(154)들은 유전체 접착제 또는 중합체 재료를 포함할 수 있다. 제1 주 표면(104, 130)들 사이의 사전결정된 간격은 요소(154)들의 두께를 포함할 수 있다. 요소(154)들은 본 명세서의 방법들에서 논의되는 바와 같이 제1 및 제2 구성요소(102, 128)들을 서로 접합할 수 있다.
도 1-2 및 도 1-3은 본 발명의 일부 실시예들에 따른 대응하는 제1 및 제2 금속 접속 요소(112, 132)들을 도시한다. 도 1-2에 도시된 하나의 예시적인 실시예에서, 대응하는 제1 및 제2 금속 접속 요소(112, 132)들의 적어도 일부 대응하는 제1 및 제2 표면(113, 131)들이 공통 평면에 평행하지 않다. 도 1-3에 도시된 하나의 예시적인 실시예에서, 적어도 일부 대응하는 제1 및 제2 금속 접속 요소(112, 132)들이 공통 축을 공유하지 않는다. 예를 들어 도금 금속 영역(114)들 및/또는 금속 접속 요소(112)들과 같은 전도성 요소에 관하여 본 명세서에 사용되는 바와 같이, 그의 "축"은 제1 구성요소의 제1 주 표면에 평행하고 서로 직교하는 제1 및 제2 방향으로의 그러한 요소의 중선(median)을 의미한다. 일례에서, 제1 및 제2 접속 요소(112, 132)들의 인접 표면(113, 131)들이 평행 표면들 이외의 것이어서, 표면(113)의 일부 부분이 그러한 표면(113)의 다른 부분보다 도금 금속 커넥터 영역(146)을 통해 접속되는 대응하는 표면(131)에 더 가깝거나 그로부터 더 멀리 떨어질 수 있게 한다. 비-평행 표면들(도 1-2) 및/또는 오프셋 축들(도 1-3)에도 불구하고, 도금 금속 커넥터 영역(146)이 대응하는 제1 및 제2 금속 접속 요소(112, 132)들의 제1 표면(113)과 제2 표면(131) 사이에 형성될 수 있다. 도 1-2 및 도 1-3에 도시된 예시적인 실시예들은 본 명세서에 개시된 마이크로전자 조립체의 임의의 실시예들에 적용될 수 있다.
도 1-4는 전술된 실시예(도 1-1 내지 도 1-3)의 변형에 따른 마이크로전자 조립체(160)를 도시하는데, 여기서 동일한 도면 부호들을 갖는 요소들은 동일한 구조체들을 나타낸다. 이 변형에서, 마이크로전자 조립체(160)는 제2 금속 접속 요소(132)들의 조성이 마이크로전자 조립체(100)와 다를 수 있다. 도 1-4에 도시된 바와 같이, 제2 금속 접속 요소(132)들은 제2 구성요소(128)의 제1 주 표면(130) 위에서 연장되는 제2 도금 금속 영역(162)들을 추가로 포함한다. 제2 도금 금속 영역(162)들은 위에서 논의된 제1 도금 금속 영역(114)들과 유사한 방식으로 구성될 수 있다. 일 실시예에서, 제2 도금 금속 영역(162)들 중 적어도 일부가 비아(134)들 또는 접점(136)들 위에 놓일 수 있다. 일 실시예에서, 제2 도금 금속 영역(162)들 중 적어도 일부가 제2 시드 층(144) 위에 놓일 수 있다.
도금 금속 커넥터 영역(146)들은 제1 도금 금속 영역들의 각자의 제1 표면(113)과 제2 도금 금속 영역(162)들의 대응하는 제2 표면들 사이에서 연속적으로 연장될 수 있다. 도금 금속 커넥터 영역(146)은 표면(130) 및 선택적인 장벽 층(138) 위에서 연장되는, 제2 도금 금속 영역(162)들의 측벽들의 부분들을 완전히 덮지 않는다. 일부 실시예들에서, 제2 금속간 영역(164)이 제2 도금 금속 영역(162)들과 도금 금속 커넥터 영역(146)들의 계면에 형성될 수 있다. 제2 금속간 층(164)은 위에서 논의된 제1 금속간 영역(148)과 유사한 방식으로 구성될 수 있다. 도 1-4에 도시된 바와 같이, 장벽 영역(152)들은 제2 도금 금속 영역(162)들을 영역(150)으로부터 추가로 분리시킬 수 있는데, 장벽 영역(152)들은 제2 도금 금속 영역(162)을 영역(150)으로부터 전기적 및/또는 화학적으로 격리시킨다.
도 1-5는 전술된 실시예(도 1-1 내지 도 1-4)의 변형에 따른 마이크로전자 조립체(170)를 도시하는데, 여기서 동일한 도면 부호들을 갖는 요소들은 동일한 구조체들을 나타낸다. 도 1-5에 도시된 바와 같이, 제1 및 제2 금속 접속 요소(112, 132)들은 비아들 또는 접점들 및 선택적으로 시드 층(126, 144)들을 포함한다. 그러나, 이 변형에서, 제1 및 제2 금속 접속 요소(112, 132)들은 마이크로전자 조립체(170)의 실시예들에 대해 도 1-5에 도시된 바와 같이 제1 및 제2 도금 금속 영역(114, 162)을 포함하지 않을 수 있다. 오히려, 도금 금속 접속 영역(146)들은 도 1-5에 도시된 바와 같이 제1 금속 접속 요소(112)들의 각자의 제1 표면들과 제2 금속 접속 요소(132)들의 대응하는 제2 표면들 사이에서 연속적으로 연장될 수 있다.
도 1-6은 전술된 실시예(도 1-1 내지 도 1-5)의 변형에 따른 마이크로전자 조립체(180)를 도시하는데, 여기서 동일한 도면 부호들을 갖는 요소들은 동일한 구조체들을 나타낸다. 이 변형에서, 하나 초과의 제2 구성요소(128)가 제1 구성요소(102)에 부착될 수 있다. 요소(154)들은 예를 들어 제1 및 제2 구성요소(104, 128)들의 제1 주 표면(104, 130)들 사이의 사전결정된 간격을 설정하고/설정하거나 영역(150)의 형성 전에 제1 및 제2 구성요소(104, 128)들을 부착하도록 각각의 제2 구성요소(128)를 위해 포함될 수 있다. 영역(150)은 도 1-6에 도시된 바와 같이 다수의 제2 구성요소(128)들의, 반대편을 향하는 단부들 사이에서 측방향으로 추가로 연장될 수 있다. 일부 실시예들에서, 제1 주 표면(104, 130)들 사이의 사전결정된 간격은 제2 구성요소(128)들 간에 상이할 수 있다. 예를 들어, 제1 사전결정된 간격이 제2 구성요소(128)들 중 하나에 대해 제1 주 표면(104, 130)들을 분리시킬 수 있고, 제2 사전결정된 간격이 제2 구성요소(128)들 중 다른 것에 대해 제1 주 표면(104, 130)들을 분리시킬 수 있다.
도 2는 본 발명의 일부 실시예들에 따른 마이크로전자 조립체의 제조 방법(200)의 플로우차트를 도시한다. 이 방법(200)은 도 3-1 내지 도 3-6과 도 4-1 내지 도 4-4에 각각 도시된, 마이크로전자 조립체(160, 170)들의 제조 단계들에 따라 후술된다. 그러나, 이 방법(200)은 본 발명의 다른 실시예들, 예를 들어 마이크로전자 조립체(100, 180)들, 또는 본 발명의 범주 내의 다른 마이크로전자 조립체들에 적용될 수 있다.
도 3-1은 본 발명의 일부 실시예들에 따른 제1 또는 제2 구성요소(102, 128)를 도시한다. 설명을 위해, 제1 구성요소(102)의 제조 방법이 도 3-1 내지 도 3-4에 따라 후술될 것이지만, 이 방법은 제2 구성요소(128)에도 또한 적용될 수 있다. 도 3-1 내지 도 3-4에서 제1 도금 금속 영역(114)들의 형성 전에 형성되는 것으로 도시되지만, RDL 구조체(103)는 제1 도금 금속 영역(114)이 형성된 후에 형성될 수 있다.
도 3-1에 도시된 바와 같이, 제1 구성요소(102)의 제1 및 제2 주 표면(104, 106)들 사이에서 두께(108)의 제1 방향(110)으로 연장되는 비아(116)들이 영역(120) 내에 형성될 수 있다. 다른 실시예들에서, 접점(118)들이 비아(116)들 대신에 형성될 수 있거나, 비아(116)들과 접점(118)들의 조합이 형성될 수 있다. 비아(116)들과 접점(118)들이 당업계에 알려진 임의의 적합한 방법들에 의해 형성될 수 있음이 이해될 것이다. 비아(116)들 및/또는 접점(118)들의 형성 전에, 장벽 층(122)이 제1 구성요소(102)의 영역(120)으로부터의 비아(116)들 및/또는 접점(118)들의 전기적 및/또는 화학적 격리를 제공하기 위해 형성될 수 있다.
제1 시드 층(126)이 장벽 층(122) 위에 놓이게 형성될 수 있다. 제1 시드 층(126)은 예를 들어 도 3-1에 도시된 비아(116)들의 고르지 않은 표면들과 같은 비아(116)들의 표면들에 정합하여 그 위에 놓일 수 있다. 비아(116)들이 제2 주 표면(106)과 제1 주 표면(104) 아래의 레벨 사이에서 연장될 때와 같은 일부 실시예들에서, 제1 시드 층(126)은 제1 방향(110)으로 배향된 장벽 층(122)의 부분들 위에 놓이고 비아(116)들이 형성되는 영역(120) 내의 개구들의 벽들 위에 놓일 수 있다. 본 명세서에서 논의되는 바와 같이, 제1 시드 층(126)은 전해 도금을 포함할 수 있는 하나 이상의 침착을 위한 전기 공통화 층(electrical commoning layer)으로서 사용될 수 있는 선택적인 층일 수 있다.
도 3-1에 도시된 바와 같이 제1 시드 층(126) 위에 놓이게, 또는 시드 층이 사용되지 않는다면 장벽 층(122) 위에 놓이게, 패턴화된 층(300)이 형성될 수 있다. 패턴화된 층(300)은 패턴화된 유전체 층 또는 패턴화된 레지스트 층일 수 있다. 패턴화된 층(300)은 비아(116)들의 적어도 일부분들 위에 놓이는 제1 시드 층(126)의 부분들을 노출시키는 개구(302)들을 포함한다.
도 3-2는 패턴화된 층(300)의 개구(302)들 내에 도금될 수 있는 제1 도금 금속 영역(114)을 도시한다. 제1 도금 금속 영역(114)들은 층(300)의 두께를 따라 제1 방향(110)으로, 또는 시드 층이 존재할 때 개구(302)들 내에서 노출되는 선택적인 시드 층(126)의 부분들 상으로 연장될 수 있다. 도 3-2에서 대응하는 비아(116)들과 동일한 측방향 두께를 갖는 것으로 도시되지만, 제1 도금 금속 영역(114)들은 비아(116)들과는 상이한 측방향 두께를 가질 수 있다. 예를 들어, 제1 도금 금속 영역(114)들의 측방향 두께는 패턴화된 층(300) 내의 개구(302)들의 크기에 의해 제어될 수 있다. 도 3-2에서 공통 축을 갖는 것으로 도시되지만, 제1 도금 금속 영역(114)들 및 대응하는 비아(116)들은 오프셋될 수 있다. 예를 들어, 패턴화된 층(300) 내의 개구(302)들은 오프셋된 제1 도금 금속 영역(114)들의 형성을 제어하기 위해 비아(116)들에 대해 오프셋될 수 있다.
제1 도금 금속 영역(114)들은 전해 또는 무전해 도금에 의해 형성될 수 있다. 위에 언급된 바와 같이, 존재하는 경우 제1 시드 층(126)은, 도금 금속 영역들이 전해 도금을 포함하는 처리에 의해 형성되면 전기적 공통화를 제공할 수 있다. 일부 실시예들에서, 억제제, 가속제, 레벨러(leveler) 등 중 하나 이상과 같은 도금 첨가제가 도금 공정들에 이용될 수 있다. 예시적인 첨가제들은 미국 코네티컷주 웨스트 헤이븐 소재의 엔손, 인크.(Enthone, Inc.)에 의해, 또는 미국 사우스 캐롤라이나주 록 힐 소재의 아토텍, 인크.(Atotech, Inc.)에 의해 제조되는 첨가제들을 포함할 수 있다. 본 발명의 일부 실시예들에 이용될 수 있는, 아토텍, 인크.에 의해 제조되는 하나의 예시적인 첨가제는 용액 1 리터당 약 1 내지 약 10 밀리리터(mL/L)의 스페로라이트(spherolyte) 가속제 10, 약 1 내지 약 10 mL/L의 스페로라이트 담체 11, 약 2 내지 약 40 ml/L의 스페로라이트 레벨러 10 등을 포함할 수 있는 큐프라베이스(CUPRABASE)(등록상표)이다. 일부 실시예들에서, 도금 첨가제들은 비아, 구멍, 간극, 다마신(damascene) 구조체 등과 같은 고 종횡비 특징부들에서의 도금과 조합되어 사용될 수 있다. 일부 실시예들에서, 적어도 일부 도금 첨가제들이 배제될 수 있다. 예를 들어, 일 실시예에서, 어떠한 도금 첨가제도 없이 담체가 사용될 수 있다. 일 실시예에서, 레벨러가 생략될 수 있다. 일 실시예에서, 약 5 내지 약 60 밀리암페어/㎠의 도금 전류 밀도가 사용될 수 있다.
도 3-3은 패턴화된 층(300)이 제거된 후의 제1 구성요소(102)를 도시한다. 층(300)은 당업계에 알려진 임의의 적합한 방법들에 의해, 예를 들어 레지스트 제거제 등을 사용함으로써 제거될 수 있다. 도 3-3에 도시된 바와 같이, 비아(116)들을 포함하는 제1 금속 접속 요소(112)들, 제1 시드 층(126), 및 제1 도금 금속 영역(114)들이 장벽 층(122) 위에 놓이는 제1 시드 층(126)을 통해 전기 접속될 수 있다.
도 3-4는 제2 층(304)이 제1 시드 층(126) 및 제1 도금 금속 영역(114)들의 측벽 표면들 위에 놓이게 형성되는 제1 구성요소(102)를 도시한다. 제2 층(304)은 유전체 층 또는 레지스트일 수 있다. 제1 도금 금속 영역(114)들의 제1 표면(113)들의 적어도 일부분이 도 3-4에 도시된 바와 같이 제2 층(304)에 의해 덮이지 않는다.
202에서, 위에서 논의된 바와 같은 제2 층(304)을 갖는 제1 및 제2 구성요소(102, 128)들이 사전결정된 간격만큼 이격되는 제1 주 표면(104, 130)들을 구비하도록 조립될 수 있다. 도 3-5에 도시된 바와 같이, 사전결정된 간격은 제1 방향(110)으로의 요소(154)들의 두께에 의해 결정될 수 있다. 위에서 논의된 바와 같이, 요소(154)들은 제1 및 제2 구성요소(104, 128)들을 서로에 대해 고정시키는 유전체 접착제 및/또는 중합체 재료일 수 있다. 일단 사전결정된 간격으로 고정되면, 제1 및 제2 도금 금속 영역(114, 162)들의 제1 및 제2 표면들이 이격될 수 있다. 도 3-5에서 공통 축을 따라 정렬되는 것으로 도시되지만, 제1 및 제2 구성요소들은 대응하는 제1 및 제2 금속 접속 요소(112, 132)들이 제1 방향(110)으로 공통 축을 공유하지 않도록 오프셋될 수 있다.
204에서, 복수의 도금 금속 커넥터 영역(146)들이 도금되고 대응하는 제1 및 제2 도금 금속 영역(114, 162)들의 제1 표면과 제2 표면 사이에서 연속적으로 연장될 수 있다. 도금 금속 커넥터 영역(146)들은 전해 또는 무전해 도금 공정에 의해 형성될 수 있다. 다시, 도금 금속 영역(114, 162)들의 경우에서처럼, 각각 제1 및 제2 구성요소들 상의 선택적인 시드 층(126, 144)들이 도금 금속 커넥터 영역(146)들을 형성하기 위해 전해 도금을 포함하는 침착 동안에 전기적 공통화를 제공할 수 있다. 도금 공정의 일부 실시예들에서, 온도는 보다 높은 침착률을 달성하기 위해 섭씨 약 40도 내지 약 70도의 범위일 수 있다. 일부 실시예들에서, 전해질의 금속 함량은 약 1 몰보다 많을 수 있다. 일부 실시예들에서, 전해질의 금속 함량은 약 0.2 몰 내지 약 1 몰의 범위일 수 있다. 일부 실시예들에서, 도금 금속 커넥터(146)들은 도금 첨가제들 없이 도금될 수 있다. 예를 들어, 구리 또는 니켈을 도금할 때, 첨가제들이 배제될 수 있는데, 그 이유는 균일도, 평활도 등과 같은 문제가 중요한 문제가 아닐 수 있기 때문이다. 그 결과, 공정의 비용이 감소될 수 있고, 최종 구조체 내에서의 첨가제 소비 또는 혼입이 피해질 수 있다. 도금 첨가제들을 배제함으로써, 도금 금속 커넥터 영역(146)들이 제1 및 제2 도금 금속 영역(114, 162)들보다 적은 불순물들을 가질 수 있다.
도금 금속 커넥터 영역(146)들이 형성된 후에, 제2 유전체 층(302)들이 제거될 수 있고, 만약 있다면, 이에 의해 노출되는 선택적인 제1 및 제2 시드 층(126, 144)들의 부분들이 도 3-6에 도시된 바와 같이 제거될 수 있다. 선택적으로, 제2 유전체 층(302)들과 제1 및 제2 시드 층(126, 144)들의 일부분들의 제거 전이나 후에, 적어도 도금 금속 커넥터 영역(146), 또는 제1 및 제2 도금 영역(114, 162)들의 일부분들을 둘러싸는 장벽 영역(152)들이 형성될 수 있다. 장벽 영역(152)은 전해 또는 무전해 도금 공정에 의해 형성될 수 있다. 예를 들어, 일 실시예에서, 제1 및 제2 시드 층(126, 144)들이 도금 금속 커넥터 영역(146)들과 유사한 재료를 포함하는 경우에, 장벽 영역(152)은 무전해 또는 전해 도금에 의해 형성될 수 있는데, 여기서 시드 층(126, 144)들은 전해 도금을 포함한 침착을 위한 전기 공통화를 제공할 수 있다. 이러한 방식으로, 장벽 영역은, 예를 들어 선택적 화학 에칭 공정에 의해 제1 및 제2 시드 층(126, 144)들의 일부분들이 후속적으로 제거될 때, 도금 금속 커넥터 영역(146)들을 위한 보호로서 도금 금속 커넥터 영역(146)을 둘러싸게 형성될 수 있다. 다른 실시예에서, 제1 및 제2 시드 층(126, 144)들이 도금 금속 커넥터 영역(146)들과 상이한 재료인 경우에, 장벽 영역(152)은 제2 유전체 층(302)과 선택적인 제1 및 제2 시드 층(126, 144)들의 일부분들의 제거 전에 필요하지 않을 수 있다. 그러나, 장벽 영역(152)은 선택적으로, 영역(150)(도 3-6에 도시되지 않음)으로부터 제1 및 제2 접속 요소(112, 132)들과 도금 금속 영역(114, 162)들의 전기적 및/또는 화학적 격리를 제공하기 위해, 제2 유전체 층(302)과 제1 및 제2 시드 층(126, 144)들의 일부분들의 제거 후에, 예를 들어 무전해 도금에 의해 형성될 수 있다. 일부 실시예들에서, 장벽 영역(152)은 부식 억제제로서 제공될 수 있다. 예를 들어, 부식 억제제가 이용될 수 있는 일 실시예는 영역(150)이 공기 또는 진공일 때이다. 이용될 수 있는 예시적인 부식 억제제는 벤조트라이아졸 금속 착물을 포함한다.
영역(150)은 장벽 영역(152)이 침착되거나 제거된 후에 그리고/또는 제2 층(304)과 제1 및 제2 시드 층(126, 144)들의 일부분들이 제거된 후에 형성될 수 있다. 위에서 논의된 바와 같이, 일부 실시예들에서, 영역(150)은 공기 또는 진공일 수 있다. 대안적으로, 일부 실시예들에서, 재료가 영역(150)을 형성하도록 침착되는 경우에, 이 재료는 진공 및/또는 가압 유동(pressure-assisted flow)에 의해 제1 주 표면(104, 130)들 사이에 침착될 수 있다. 예를 들어, 유동되어 영역(150)을 형성할 수 있는 재료들은 유전체 재료들, 언더필을 위한 재료들 등 중 하나 이상을 포함할 수 있다. 영역(150)을 형성하는 공정은 도금 금속 커넥터 영역(146)들의 용융 온도를 초과하지 않을 수 있다. 예를 들어, 공정의 온도는 최대 약 200℃일 수 있다. 일 실시예에서, 온도는 약 150℃ 내지 약 200℃의 범위일 수 있다.
대안적으로, 이 방법(200)은 제1 또는 제2 도금 금속 영역(114, 162)이 형성되는 경우에, 또는 제1 및 제2 도금 금속 영역(114, 162)들 어느 것도 형성되지 않는 경우에, 제1 및 제2 구성요소(102, 128)들에 적용될 수 있다. 예를 들어, 이 방법(200)은 도 3-1에 도시된 바와 같은 구성요소 및 도 3-4에 도시된 바와 같은 다른 구성요소로부터 형성되는 마이크로전자 조립체에 적용될 수 있다. 일부 실시예들에서, 이 방법(200)은 도 4-1 내지 도 4-4에 따라 후술되는 바와 같이 도 3-1에 도시된 바와 같은 2개의 구성요소들에 적용될 수 있다.
도 4-1 내지 도 4-4는 본 발명의 일부 실시예들에 따른 마이크로전자 조립체를 제조하는 단계들을 도시한다. 도 4-1에 도시된 바와 같이, 이 방법(200)은 제1 및 제2 구성요소(102, 128)들을 조립하는 단계를 포함할 수 있는데, 여기서 제1 및 제2 구성요소(102, 128)들은 각각 제1 및 제2 시드 층(126, 144)들, 및 각각의 시드 층(126, 144) 위에 놓이는 패턴화된 층(300)을 포함할 수 있다. 요소(154)들은 도 4-1에 도시된 바와 같이 제1 주 표면(104, 130)들 사이에서 제1 방향(110)으로 연장되는 두께를 가질 수 있다. 대안적으로, 요소(154)들은 각각의 패턴화된 층(300)의 반대편 표면들 사이에서 제1 방향(110)으로 연장되는 두께를 가질 수 있다.
복수의 도금 금속 커넥터 영역(146)들은 패턴화된 층(300) 내의 개구들을 통해 노출되는 제1 및 제2 시드 층(126, 144)들의 부분들 사이에서 연속적으로 연장되게 형성될 수 있다. 장벽 층(152)은 패턴화된 층(300)들 사이에서 노출되는 도금 금속 커넥터 영역(146)들의 영역에 적용될 수 있다. 예를 들어, 장벽 층(152)은 도금 금속 커넥터 영역(146)들을 패턴화된 층(300)들의 제거 동안의 침습, 부식 또는 노출로부터 보호할 수 있다. 대안적으로, 패턴화된 층(300)의 제거에 관하여 강건한 재료를 도금 금속 커넥터 영역(146)들에 사용할 때, 장벽 층(152)은 층(300)들의 제거 후에 형성될 수 있다. 또 다른 대안적인 실시예에서, 장벽 층(152)은 전혀 형성되지 않을 수 있다. 예를 들어, 도금 금속 커넥터 영역(146)들은 패턴화된 유전체 층(300)의 제거뿐만 아니라 제1 및 제2 시드 층(126, 144)들의 제거를 견디기 위해 불활성이고/이거나 충분한 측방향 두께를 가질 수 있다. 그러나, 일부 실시예들에서, 장벽 층(152)들은 도금 금속 커넥터 영역(146)들을 영역(150)으로부터 전기적 및/또는 화학적으로 격리시키기 위해 유전체 층(300)과 시드 층(126, 144)들의 제거 후에 적용될 수 있다.
도 4-4는 유전체 층(300) 및 인접한 도금 금속 커넥터 영역(146)들 사이의 시드 층(126, 144)들의 부분들이 제거된 후의 마이크로전자 조립체를 도시한다. 일부 실시예들에서, 장벽 층(152)들은 영역(150)을 형성하기 전에 도금 금속 커넥터 영역(146)들 위에 놓이게 형성될 수 있다. 일부 실시예들에서, 요소(154)들은 영역(150)을 형성하기 전에 제거될 수 있다.
도 3-1 내지 도 3-6 및 도 4-1 내지 도 4-4에서 제1 및 제2 시드 층(126, 144)들을 구비하는 것으로 도시되지만, 일부 실시예들에서, 하나의 시드 층(126, 144)만이 대응하는 제1 및 제2 접속 요소(116, 132)들을 접속하는 데 요구될 수 있다. 일부 실시예들에서, 하나의 시드 층(126, 144)만이 대응하는 제1 및 제2 금속 접속 요소(112, 132)들을 접속하는 데 요구될 수 있다. 예를 들어, 일부 실시예들에서, 둘 모두의 시드 층(126, 144)들이 처리 시간을 단축하기 위해 사용될 수 있다.
본 명세서의 발명이 특정 실시예들을 참고로 하여 설명되었지만, 이들 실시예들은 본 발명의 원리 및 응용에 대한 예시에 불과하다는 것을 이해해야 한다. 따라서, 예시적 실시예들에 대해 다수의 변형이 이루어질 수 있고, 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 사상 및 범주로부터 벗어남이 없이 다른 배열도 고려될 수 있음을 이해해야 한다.

Claims (21)

  1. 마이크로전자 조립체(microelectronic assembly)를 형성하는 방법에 있어서,
    상기 마이크로전자 조립체의 형성 방법은,
    제1 구성요소 및 제2 구성요소를, 상기 제1 및 제2 구성요소들의 제1 주 표면(major surface)들이 서로 마주보게 하고 소정 간격만큼 서로 이격되어 있게 하도록 조립하는 단계로서,
    상기 제1 구성요소는 서로 등지고 마주보는 제1 및 제2 주 표면들, 상기 제1 주 표면과 상기 제2 주 표면 사이에서 제1 방향으로 연장되는 제1 두께, 및 상기 제1 주 표면에 있는 복수 개의 제1 금속 접속 요소들을 구비하고 있으며,
    상기 제2 구성요소는 상기 제2 구성요소의 상기 제1 주 표면에 있는 복수 개의 제2 금속 접속 요소들을 구비하고 있는, 상기 제1 및 제2 구성요소들의 조립 단계; 및
    복수 개의 금속 커넥터 영역들을 도금하는 단계로서, 각각의 금속 커넥터 영역은 대응하는 제1 접속 요소와 상기 대응하는 제1 접속 요소의 반대편에 있는 상응하는 제2 접속 요소를 접속시켜 주고 상기 대응하는 제1 접속 요소와 상기 대응하는 제1 접속 요소의 반대편에 있는 상응하는 제2 접속 요소 사이에서 상기 제1 방향으로 연속해서 연장되어 있는, 복수 개의 금속 커넥터 영역들의 도금 단계;
    를 포함하는, 마이크로전자 조립체의 형성 방법.
  2. 제1항에 있어서,
    상기 마이크로전자 조립체의 형성 방법은,
    상기 제1 및 제2 구성요소들의 조립 단계 전에,
    상기 제1 구성요소의 제1 주 표면과 상기 제1 구성요소의 제2 주 표면 사이에서 상기 제1 두께의 상기 제1 방향으로 연장되는 제1 금속 비아(via)들; 또는 상기 제1 구성요소의 상기 제1 주 표면에 있는 제1 금속 패드들; 중의 적어도 하나를 형성하는 단계와
    제1 금속 비아들; 또는 제1 금속 패드들; 중의 적어도 하나 위에 제1 도금 금속 영역들을 도금하는 단계로서, 상기 제1 도금 금속 영역들은 적어도 상기 제1 구성요소의 상기 제1 주 표면 위에서 상기 제1 방향으로 연장되어 있는, 제1 도금 금속 영역들의 도금 단계
    를 포함하여, 상기 제1 금속 접속 요소들을 형성하는 단계;
    를 더 포함하고,
    각각의 도금 금속 커넥터 영역은 상기 제1 도금 금속 영역의 대응하는 제1 표면과 상기 대응하는 제1 도금 금속 영역의 반대편에 있는 상기 제2 금속 접속 요소의 상응하는 제2 표면을 접속시켜 주며 상기 제1 도금 금속 영역의 대응하는 제1 표면과 상기 대응하는 제1 도금 금속 영역의 반대편에 있는 상기 제2 금속 접속 요소의 상응하는 제2 표면 사이에서 상기 제1 방향으로 연속해서 연장되어 있는, 마이크로전자 조립체의 형성 방법.
  3. 제2항에 있어서,
    상기 마이크로전자 조립체의 형성 방법은,
    상기 제1 및 제2 구성요소들의 조립 단계 전에,
    상기 제2 구성요소의 제1 주 표면과 상기 제2 구성요소의 제2 주 표면 사이에서 상기 제2 구성요소의 두께의 방향으로 연장되는 제2 금속 비아들; 또는 상기 제2 구성요소의 상기 제1 주 표면에 있는 제2 금속 패드들; 중의 적어도 하나를 형성하는 단계와
    제2 금속 비아들; 또는 제2 금속 패드들; 중의 적어도 하나 위에 제2 도금 금속 영역들을 도금하는 단계로서, 상기 제2 도금 금속 영역들은 적어도 상기 제2 구성요소의 상기 제1 주 표면 위에서 연장되어 있는, 제2 도금 금속 영역들의 도금 단계
    를 포함하여, 상기 제2 금속 접속 요소들을 별도로 형성하는 단계;
    를 더 포함하고,
    각각의 도금 금속 커넥터 영역은 상기 제1 도금 금속 영역의 대응하는 제1 표면과 상기 대응하는 제1 도금 금속 영역의 반대편에 있는 상기 제2 도금 금속 영역의 상응하는 제2 표면을 접속시켜 주며 상기 제1 도금 금속 영역의 대응하는 제1 표면과 상기 대응하는 제1 도금 금속 영역의 반대편에 있는 상기 제2 도금 금속 영역의 상응하는 제2 표면 사이에서 상기 제1 방향으로 연속해서 연장되어 있는, 마이크로전자 조립체의 형성 방법.
  4. 제3항에 있어서, 상기 제1 금속 접속 요소들의 형성 단계 및 상기 제2 금속 접속 요소들의 형성 단계는,
    상기 제1 구성요소의 상기 제1 주 표면 위에 놓이고 상기 제1 금속 비아들; 또는 상기 제1 금속 패드들; 중의 적어도 하나에 전기적으로 접속되는 제1 시드(seed) 층을 형성하는 단계로서, 상기 제1 시드 층은 각각의 제1 도금 금속 영역을 상응하는 제1 금속 비아 또는 제1 금속 패드에 전기적으로 접속시켜 주는, 제1 시드 층의 형성 단계; 및
    상기 제2 구성요소의 상기 제1 주 표면 위에 놓이고 상기 제2 금속 비아들; 또는 제2 금속 패드들; 중의 적어도 하나에 전기적으로 접속되는 제2 시드 층을 형성하는 단계로서, 상기 제2 시드 층은 각각의 제2 도금 금속 영역을 상응하는 제2 금속 비아 또는 제2 금속 패드에 전기적으로 접속시켜 주는, 제2 시드 층의 형성 단계;
    를 더 포함하는, 마이크로전자 조립체의 형성 방법.
  5. 제4항에 있어서, 상기 제1 도금 금속 영역들의 도금 단계 및 상기 제2 도금 금속 영역들의 도금 단계는,
    상기 제1 시드 층 및 상기 제2 시드 층 각각 위에 놓이는 패턴화된 유전체 층들을 별도로 형성하는 단계로서, 상기 패턴화된 유전체 층들은 개구들을 구비하고 있으며, 상기 개구들은 제1 시드 층 부분 및 제2 시드 층 부분을 노출시키고, 상기 제1 시드 층 부분 및 상기 제2 시드 층 부분은 각각의 제1 금속 비아 또는 제1 금속 패드 위에 그리고 각각의 제2 금속 비아 또는 제2 금속 패드 위에 제각기 놓이는, 패턴화된 유전체 층들의 형성 단계; 및
    상기 개구들 내에 상기 제1 및 제2 도금 금속 영역들을 형성하는 단계;
    를 더 포함하는, 마이크로전자 조립체의 형성 방법.
  6. 제5항에 있어서,
    상기 마이크로전자 조립체의 형성 방법은,
    상기 제1 및 제2 구성요소들의 조립 단계 전에,
    상기 제1 및 제2 도금 금속 영역들의 형성 후에 상기 패턴화된 유전체 층들을 제거하는 단계; 및
    상기 제1 및 제2 시드 층들 위에 그리고 상기 제1 및 제2 도금 금속 영역들의 측벽 표면들 위에 제각기 놓이는 제2 유전체 층들을 별도로 형성하는 단계로서, 각각의 제1 및 제2 도금 금속 영역의 상기 제1 및 제2 표면들이 노출되는, 제2 유전체 층들의 형성 단계;
    를 더 포함하는, 마이크로전자 조립체의 형성 방법.
  7. 제6항에 있어서,
    상기 마이크로전자 조립체의 형성 방법은,
    상기 제1 및 제2 구성요소들의 조립 단계 및 상기 금속 커넥터 영역들의 도금 단계들 후에,
    상기 제2 유전체 층들을 제거하는 단계; 및
    상기 제1 시드 층 부분 및 상기 제2 시드 층 부분을 제거하여 인접하는 제1 및 제2 전도성 접속 요소들을 전기적으로 분리하는 단계;
    를 더 포함하는, 마이크로전자 조립체의 형성 방법.
  8. 제7항에 있어서,
    상기 마이크로전자 조립체의 형성 방법은,
    상기 제2 유전체 층들의 제거 단계 전이나 후에,
    상기 금속 커넥터 영역들; 상기 제1 도금 금속 영역들; 또는 상기 제2 도금 금속 영역들; 중의 적어도 하나의 측벽들 위에 놓이는 복수 개의 장벽 영역들을 형성하는 단계;
    를 더 포함하는, 마이크로전자 조립체의 형성 방법.
  9. 제1항에 있어서,
    상기 마이크로전자 조립체의 형성 방법은,
    상기 제1 및 제2 구성요소들의 조립 단계 전에,
    상기 제1 구성요소의 제1 주 표면과 상기 제1 구성요소의 제2 주 표면 사이에서 상기 제1 두께의 상기 제1 방향으로 연장되는 제1 금속 비아들; 또는 상기 제1 구성요소의 상기 제1 주 표면에 있는 제1 금속 패드들; 중의 적어도 하나를 형성하는 단계와
    상기 제2 구성요소의 제1 주 표면과 상기 제2 구성요소의 제2 주 표면 사이에서 상기 제2 구성요소의 두께의 방향으로 연장되는 제2 금속 비아들; 또는 상기 제2 구성요소의 상기 제1 주 표면에 있는 제2 금속 패드들; 중의 적어도 하나를 형성하는 단계
    를 포함하여, 상기 제1 및 제2 금속 접속 요소들을 별도로 형성하는 단계;
    를 더 포함하는, 마이크로전자 조립체의 형성 방법.
  10. 제9항에 있어서,
    상기 마이크로전자 조립체의 형성 방법은,
    상기 제1 및 제2 구성요소들의 조립 단계 전에,
    상기 제1 구성요소의 상기 제1 주 표면 위에 놓이고 상기 제1 금속 비아들; 또는 상기 제1 금속 패드들; 중의 적어도 하나에 전기적으로 접속되는 제1 시드 층을 형성하는 단계로서, 상기 제1 시드 층은 각각의 제1 도금 금속 영역을 상응하는 제1 금속 비아 또는 제1 금속 패드에 전기적으로 접속시켜 주는, 제1 시드 층의 형성 단계; 및
    상기 제2 구성요소의 상기 제1 주 표면 위에 놓이고 상기 제2 금속 비아들; 또는 제2 금속 패드들; 중의 적어도 하나에 전기적으로 접속되는 제2 시드 층을 형성하는 단계로서, 상기 제2 시드 층은 각각의 제2 도금 금속 영역을 상응하는 제2 금속 비아 또는 제2 금속 패드에 전기적으로 접속시켜 주는, 제2 시드 층의 형성 단계;
    를 더 포함하는, 마이크로전자 조립체의 형성 방법.
  11. 제10항에 있어서,
    상기 마이크로전자 조립체의 형성 방법은,
    상기 제1 및 제2 구성요소들의 조립 단계 전에,
    상기 제1 시드 층 및 상기 제2 시드 층 각각 위에 놓이는 패턴화된 유전체 층들을 별도로 형성하는 단계로서, 상기 패턴화된 유전체 층들은 제1 시드 층 부분 및 제2 시드 층 부분을 노출시키고 상기 제1 시드 층 부분 및 상기 제2 시드 층 부분은 각각의 제1 금속 비아 또는 제1 금속 패드 위에 그리고 각각의 제2 금속 비아 또는 제2 금속 패드 위에 제각기 놓이는, 패턴화된 유전체 층들의 형성 단계;
    를 더 포함하는, 마이크로전자 조립체의 형성 방법.
  12. 제11항에 있어서,
    상기 금속 커넥터 영역들의 도금 단계는,
    상기 제1 및 제2 시드 층들의 상응하는 노출 부분들 사이에 상기 금속 커넥터 영역을 도금하는 단계;
    를 더 포함하는, 마이크로전자 조립체의 형성 방법.
  13. 제12항에 있어서,
    상기 마이크로전자 조립체의 형성 방법은,
    상기 제1 시드 층 부분 및 상기 제2 시드 층 부분을 제거하여 인접하는 제1 및 제2 금속 접속 요소들을 전기적으로 분리하는 단계;
    를 더 포함하는, 마이크로전자 조립체의 형성 방법.
  14. 제13항에 있어서,
    상기 마이크로전자 조립체의 형성 방법은,
    상기 제1 시드 층 부분 및 상기 제2 시드 층 부분의 제거 전이나 후에,
    상기 금속 커넥터 영역들의 측벽들 위에 놓이는 복수 개의 장벽 영역들을 형성하는 단계;
    를 더 포함하는, 마이크로전자 조립체의 형성 방법.
  15. 제1항에 있어서,
    상기 제1 및 제2 구성요소들의 조립 단계는,
    상기 제1 및 제2 마이크로전자 요소들의 상기 제1 주 표면들 사이에 배치되는 요소를 형성하는 단계로서, 상기 요소는 상기 제1 및 제2 구성요소들을 서로 본딩(bonding)시켜 주는, 요소의 형성 단계;
    를 더 포함하고,
    상기 소정 간격은 상기 요소의 두께인, 마이크로전자 조립체의 형성 방법.
  16. 제1항에 있어서, 적어도 일부 상응하는 제1 및 제2 금속 접속 요소들은 공통 축을 공유하지 않는, 마이크로전자 조립체의 형성 방법.
  17. 제1항에 있어서, 상기 제1 금속 접속 요소들 및 상기 제1 금속 접속 요소들에 접속되는 대응하는 제2 금속 접속 요소들의 적어도 일부 제1 및 제2 표면들은 공통 평면에 평행하지 않은, 마이크로전자 조립체의 형성 방법.
  18. 마이크로전자 조립체에 있어서,
    상기 마이크로전자 조립체는,
    서로 등지고 마주보는 제1 및 제2 주 표면들, 상기 제1 주 표면과 상기 제2 주 표면 사이에서 제1 방향으로 연장되는 제1 두께, 및 상기 제1 주 표면 위에서 상기 제1 방향으로 돌출되는 복수 개의 제1 금속 접속 요소들을 구비하고 있는 제1 구성요소로서, 각각의 제1 금속 접속 요소는 상기 제1 주 표면 위에서 상기 제1 방향으로 연장되는 제1 도금 금속 영역을 구비하고 있는, 제1 구성요소; 및
    제1 주 표면을 구비하고 있는 제2 구성요소로서, 제2 구성요소의 제1 주 표면에 있는 복수 개의 제2 금속 접속 요소들을 구비하고 있는, 제2 구성요소;
    를 포함하며,
    상기 제1 및 제2 구성요소들의 상기 제1 주 표면들은 서로 마주보고 있고,
    상기 마이크로전자 조립체는,
    복수 개의 도금 금속 커넥터 영역들로서, 각각의 도금 금속 커넥터 영역은 제1 금속 접속 요소의 상기 도금 금속 영역의 대응하는 제1 표면과 상기 대응하는 제1 금속 접속 요소의 반대편에 있는 제2 금속 접속 요소의 상응하는 제2 표면을 접속시켜 주며 상기 제1 금속 접속 요소의 상기 도금 금속 영역의 대응하는 제1 표면과 상기 대응하는 제1 금속 접속 요소의 반대편에 있는 제2 금속 접속 요소의 상응하는 제2 표면 사이에서 상기 제1 방향으로 연속해서 연장되어 있는, 복수 개의 도금 금속 커넥터 영역들;
    을 포함하는, 마이크로전자 조립체.
  19. 제18항에 있어서, 상기 제2 금속 접속 요소들 중 적어도 일부는,
    상기 제2 구성요소의 상기 제1 주 표면 위에서 연장되어 있는 제2 도금 금속 영역;
    을 더 포함하고,
    상기 제2 도금 금속 영역은 상기 제2 금속 접속 요소의 상기 제2 표면을 포함하며, 상기 도금 금속 커넥터 영역은 상기 제1 도금 금속 영역의 대응하는 제1 표면과 상기 제2 도금 금속 영역의 상기 제2 표면 사이에서 상기 제1 방향으로 연속해서 연장되어 있는, 마이크로전자 조립체.
  20. 마이크로전자 조립체에 있어서,
    상기 마이크로전자 조립체는,
    서로 등지고 마주보는 제1 및 제2 주 표면들, 상기 제1 주 표면과 상기 제2 주 표면 사이에서 제1 방향으로 연장되는 제1 두께, 및 상기 제1 주 표면에 있는 복수 개의 제1 금속 접속 요소들을 구비하고 있는 제1 구성요소;
    제1 주 표면을 구비하고 있는 제2 구성요소로서, 제2 구성요소의 제1 주 표면에 있는 복수 개의 제2 금속 접속 요소들을 구비하고 있는, 제2 구성요소;
    를 포함하며,
    상기 제1 및 제2 구성요소들의 상기 제1 주 표면들은 서로 마주보고 있고,
    상기 마이크로전자 조립체는,
    복수 개의 도금 금속 커넥터 영역들로서, 각각의 도금 금속 커넥터 영역은 대응하는 제1 금속 접속 요소와 상기 대응하는 제1 금속 접속 요소의 반대편에 있는 상응하는 제2 금속 접속 요소를 접속시켜 주며 상기 대응하는 제1 금속 접속 요소와 상기 대응하는 제1 금속 접속 요소의 반대편에 있는 상응하는 제2 금속 접속 요소 사이에서 상기 제1 방향으로 연속해서 연장되어 있는, 복수 개의 도금 금속 커넥터 영역들; 및
    상기 도금 금속 커넥터 영역들 중 적어도 일부 위에 놓이는 복수 개의 장벽 영역들로서, 각각의 장벽 영역이 도금 금속 커넥터 영역을 화학적으로 절연시켜 주는, 복수 개의 장벽 영역들;
    을 포함하는, 마이크로전자 조립체.
  21. 제20항에 있어서, 상기 제1 구성요소와 상기 도금 금속 커넥터 영역들은 기계적 지지를 위한 비-전기적 구성요소인, 마이크로전자 조립체.
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