CN211404495U - 半导体装置和半导体基底 - Google Patents
半导体装置和半导体基底 Download PDFInfo
- Publication number
- CN211404495U CN211404495U CN201921902032.5U CN201921902032U CN211404495U CN 211404495 U CN211404495 U CN 211404495U CN 201921902032 U CN201921902032 U CN 201921902032U CN 211404495 U CN211404495 U CN 211404495U
- Authority
- CN
- China
- Prior art keywords
- tab
- ground plane
- substrate
- semiconductor
- saw
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/02—Bonding areas ; Manufacturing methods related thereto
- H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
- H01L24/09—Structure, shape, material or disposition of the bonding areas after the connecting process of a plurality of bonding areas
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/17—Structure, shape, material or disposition of the bump connectors after the connecting process of a plurality of bump connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
- H01L21/561—Batch processing
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
- H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/10—Bump connectors ; Manufacturing methods related thereto
- H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15158—Shape the die mounting substrate being other than a cuboid
- H01L2924/15159—Side view
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15313—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a land array, e.g. LGA
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/30—Technical effects
- H01L2924/301—Electrical effects
- H01L2924/3025—Electromagnetic shielding
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本实用新型涉及一种半导体装置,并且涉及一种半导体基底。一种半导体装置具有基底。导电层形成在所述基底上方并且包括接地平面。所述导电层的第一接片从所述接地平面延伸并且延伸跨越所述基底的锯道不到一半距离。所述第一接片的形状可以包括椭圆形、三角形、平行四边形或矩形部分,或其任何组合。封装剂沉积在所述基底上方。所述封装剂和基底通过所述锯道被单分。电磁干扰(EMI)屏蔽层形成在所述封装剂上方。所述EMI屏蔽层接触所述导电层的所述第一接片。
Description
技术领域
本实用新型涉及一种半导体装置,并且涉及一种半导体基底。
背景技术
半导体装置在现代电子产品中常见。半导体装置实施各种功能,例如信号处理、高速计算、发送和接收电磁信号、控制电子装置、将太阳光转化为电力以及形成视觉影像用于电视机示出。半导体装置见于通信、功率转换、网络、计算机、娱乐和消费品产品领域中。半导体装置还见于军事应用、航空、汽车、工业控制器和办公设备中。
实用新型内容
半导体装置通常包括具有用于阻挡电磁干扰(EMI)的屏蔽层的半导体包装件。图1示出具有保形(conformal)屏蔽层的半导体包装件100的一种拓扑结构。所述包装件基于单元基底110,所述单元基底110具有交错在绝缘层120之间的导电层112、114、116和118。导电层112、114、116和118根据需要包括接触垫和导电迹线(conductive trace)以实现所期望的信号路由。导电导通体(conductive via)122形成在任何导电层112-118之间,以提供竖直信号路由。
通过将任何所期望的电气部件(例如,半导体管芯124)安装到基底上而在单元基底110上形成包装件100。半导体管芯(semiconductor die)124包括带有接触垫132的有源表面130。接触垫132通过焊料凸块134电气且机械地连接到单元基底110的导电层118。封装剂或模制化合物138沉积在单元基底110和半导体管芯124上方用于物理支撑和环境保护。焊料凸块144形成在导电层112上用于包装件100到较大电气系统中的后续集成。
EMI屏蔽层150形成在单元基底110和封装剂138上方。导电层112从一个或更多个凸块144延伸到单元基底110的边缘。EMI屏蔽层150接触导电层112的外侧端部,导电层112通过凸块144将所述EMI屏蔽层连接到大地。在一些实施例中,导电层112包括接地平面,在所述接地平面中具有用于信号接触垫的开口。
图2a-2d示出形成半导体包装件100的方法。图2a示出基底条带160的部分横截面,其中数个半导体管芯124安装在所述基底条带上并且由锯道(saw street)166分开。导电层112包括接地平面112a、桥接部112b和接触垫112c。图2b是基底条带160的底部的简化视图,其示出接地平面112a和桥接部112b。用于电气互连的接触垫112c形成在接地平面112a的开口中或接地平面112a的占用面积的外部,以使信号路径与大地电隔离。
通过具有使相邻接地平面112a相互连接的桥接部112b来使导电层112跨越每一单元连续。那样,当所述面板被单分时(如图2c和图2d中所示),桥接部112b暴露在单元基底110的侧表面处,用于连接到EMI屏蔽层150。然而,锯片170抵靠导电层112的材料的物理移动导致某些材料从锯缝中移动出来,而不与导电层物理分开,从而形成毛刺174。
毛刺174因材料的延展性由使金属从导电层112中移动出来、而不从单元基底110完全去除所述金属的锯170的机械负载而导致。毛刺174可以延伸到附近导体并且导致对大地短路,从而可能导致零件故障。当存在毛刺174时,还存在许多其它潜在的可靠性问题。此外,将导电层112的一些材料从锯道166侧向推出,从而导致导电层在所述装置的边缘周围增厚。
对于具有暴露在锯道处的接地导体用于连接到EMI屏蔽层的基底,存在许多可靠性问题。因此,需要对EMI屏蔽层进行改进。
附图说明
图1示出半导体包装件,其具有接触包装件基底中的金属层的保形施加的EMI屏蔽层;
图2a-2d示出锯切通过基底以形成包装件,这导致沿着基底边缘形成的毛刺;
图3a-3f示出形成屏蔽包装件的工艺,所述屏蔽包装件在基底中具有不连续接地层以减少毛刺;
图4a-4d示出具有各种宽度、密度和分布的接地接片;
图5示出仅覆盖包装件底部的一部分的接地平面;
图6a-6e示出具有各种形状的接地接片;并且
图7a和图7b示出并入到电子装置中的屏蔽半导体包装件中的一者。
具体实施方式
在以下描述中参考附图在一个或更多个实施例中描述本实用新型,在附图中,相似的附图标记表示相同或类似的元件。虽然按照用于实现本实用新型的目的的最佳模式描述本实用新型,但是所属领域的技术人员将了解,本实用新型旨在覆盖可以包括在本实用新型的精神和范围内的替代方案、修改和等效方案以及如由以下公开内容和附图支持的其等效方案。如本文中所使用的术语“半导体管芯”指单数和复数形式两者,并且因此可以指单个半导体装置和多个半导体装置两者。
半导体装置通常使用两个复杂的制造工艺来制造:前端制造和后端制造。前端制造涉及多个管芯在半导体晶片(wafer)的表面上的形成。晶片上的每一管芯包含有源和无源电气部件,所述电气部件电气地连接以形成功能电路。有源电气部件(例如晶体管和二极管)具有控制电流的流动的能力。无源电气部件(例如电容器、电感器和电阻器)在实施电路功能所需的电压和电流之间形成关系。
后端制造是指将完成的晶片切割或单分成单独的半导体管芯并且包装所述半导体管芯用于结构支撑、电气互连和环境隔离。为了单分半导体管芯,沿着晶片的非功能区域(称为锯道或划线)划刻和破坏所述晶片。使用激光切割工具或锯片单分晶片。在单分之后,将单独的半导体管芯安装到包括用于与其它系统部件互连的引脚或接触垫的包装件基底。然后将形成在半导体管芯上方的接触垫连接到包装件内的接触垫。所述电气连接可以通过导电层、凸块、柱形凸块、导电浆料或线结合部进行。将封装剂或其它模制材料沉积在包装件上方以提供物理支撑和电气隔离。然后将完成的包装件插入到电气系统中,并且使半导体装置的功能可用于其它系统部件。
后端制造通常涉及将经单分的半导体管芯和其它电气部件安置在包装件基底上方。多个包装件一次地形成在基底条带200上方,如图3a中所示。单独的包装件204由锯道206分开。期望被包括在半导体包装件204中的任何部件在锯道206之间安装到基底条带200。所述部件可以包括一个或更多个半导体管芯124、单独包装的半导体装置、分立的有源或无源部件、形成在基底条带200上的金属层中的集成无源装置、半导体管芯124、或另一基底、任何其它电气部件、或上述部件的任何组合。额外单元或条带基底可以堆叠在基底条带200上方并且通过竖直互连结构连接,以便为额外的电气部件提供空间,而不显著增加包装件204的占用面积。具有多个互连部件的半导体包装件可以称为系统级包装件(SiP)装置。
基底条带200包括与绝缘层220交错的导电层212、214、216和218。基底条带200可以是任何合适类型的基底,并且以任何合适方式形成。在一些实施例中,基底条带200使用覆铜层压板形成。导电层212-218包括导电迹线和接触垫,以使半导体管芯124和安装在基底条带200上的其它部件彼此电互连,并且通过导电层212的接触垫电气连接到其它外部装置。导电层212-218通过延伸通过绝缘层220的导电导通体222彼此竖直连接。
导电层212包括接地平面212a、接片212b和接触垫212c。接触垫212c形成在接地平面212b的开口中或所述接地平面的占用面积的外部,以使信号路径与大地电隔离。为简单起见,接触垫212c未示出在图3b和图3d的平面视图中。接片212b延伸到锯道206中,使得接片的侧表面在基底条带200被单分时被暴露。通过提供至形成在基底条带200的侧表面上方的EMI屏蔽层的电气连接,接片212b类似于以上桥接部112b起作用。
然而,不同于现有技术中的桥接部112b,接片212b仅在边界上方延伸到锯道206中,而不在相邻接地平面212a之间连续延伸。在一个实施例中,每一接片212b跨越平行于锯道206的方向为150微米(μm),其中相邻接片之间为50 μm,并且每一接片延伸大约50 μm到250 μm宽的锯道中。在其它实施例中,接片212b具有任何合适大小,分开任何合适距离,并且突出到锯道206达任何合适长度。每一半导体包装件204具有延伸到锯道206内、但是并不连接到其它单元的接片或接地平面的单独的接片212b。每一包装件204周围的锯道206的中间的区域没有导电层212。每一单独的接片212b延伸跨越锯道206小于一半距离,使得直接在彼此对面的接片并不相互接触。
当基底条带200使用锯片170单分成单独的单元时(如图3c和图3d中所示),去除接片212a在锯道206内的部分以确保接地连接暴露在单元基底的侧面处。然而,通过不使接片212b与桥接部112b一样在连续单元之间连续延伸,能够显著减少受影响的导电材料的量。通过锯170移动的导电材料的减少显著减少毛刺在锯切期间的产生。相应地降低信号到大地的无意电气短路的风险。不连续接片212b的使用减少锯道206内的金属量以减少毛刺,同时仍维持基底单元的边缘处的暴露的接地触点。
在用以分开单独的半导体包装件204的单分之后,图3e示出通过物理气相沉积(PVD)、化学气相沉积(CVD)、其它溅射方法或任何其它合适的薄膜沉积技术形成在包装件上方的EMI屏蔽层250。EMI屏蔽层250由铜(Cu)、金(Au)、铁(Fe)、其组合或用于EMI屏蔽的任何其它合适材料形成。包装件204的底部保持没有EMI屏蔽层250,因为半导体包装件安置在阻挡金属在底部表面上的沉积的载体上,或者因为溅射仅从包装件的顶部发生。
EMI屏蔽层250物理且电气地连接到导电层212,因为锯170在包装件204的侧表面处暴露接片212b。EMI屏蔽层250直接沉积到导电层212、绝缘层220和封装剂238的侧表面上。在其中期望导电层214、216和218的若干部分耦接到大地的实施例中,EMI屏蔽层250可选地直接沉积到导电层214、216和218的侧表面上。
在图3f中,导电凸块材料使用蒸镀(evaporation)、电解镀覆(electrolyticplating)、化学镀覆(electroless plating)、球滴落(ball drop)或筛网打印(screenprinting)工艺沉积在导电层212上方。凸块材料可以是铝(Al)、锡(Sn)、镍(Ni)、金、银(Ag)、铅(Pb)、铋(Bi)、铜、焊料或其组合,具有可选的助熔剂溶液。例如,凸块材料可以是共熔Sn/Pb、高铅焊料或无铅焊料。凸块材料使用合适的附接或结合工艺结合到导电层212。在一些实施例中,通过将所述材料加热到其熔点以上来使凸块材料回流,以形成球或凸块254。在一个实施例中,凸块254形成在具有润湿层、阻挡层和粘附层的凸块下金属化结构(UBM)上方。凸块254还可以压缩结合或热压缩结合到导电层212。
凸块254表示可以形成在导电层112上方的一种类型的互连结构。所述互连结构还可以使用结合线、导电浆料、柱形凸块、微凸块或其它电气互连。凸块254可以在单分之前或之后以及在EMI屏蔽层250的形成之前或之后形成。在其它实施例中,不形成凸块,并且导电层212的接触垫保持暴露为焊盘栅格阵列中的焊盘(land)。
半导体包装件204包括形成在半导体包装件上方并且完全覆盖半导体包装件的顶部表面和侧表面的EMI屏蔽层250。接地平面212a为包装件204的底部提供EMI屏蔽。在制造期间使接片212b仅部分延伸到锯道206中产生具有增加的可靠性的半导体包装件204。由锯170形成的毛刺减少,所述毛刺可能导致电气短路或者在可允许公差范围外修改包装件204的物理形状。导电层212具有更均匀的厚度,因为来自锯道206内的更少的导电材料被向外压迫到所述导电层的其余部分中。在一些实施例中,半导体包装件204是包括电气部件的任何合适组合的经屏蔽的SiP模块。
图4a-4d示出接地接片宽度、密度和分布的各种选项。在图4a中,接片260形成为所述接片之间的间隙大小与以上接片212大致相同,即,50 μm间隙,但是所述接片的宽度被切割大致一半,即,从150 μm减小到75 μm。因此,针对相同长度的锯道206,图4a中的实施例具有多达接片212b约两倍的接片260。图4b示出具有像接片212b一样宽、但是在相邻接片之间具有较小间隙的接片262的实施例。图4b的实施例具有与图4a中的接片260相同数目的接片262,但是单元边缘的显著更多总长度由较宽接片占据。图4c示出接片264,其与图4a中的接片260一样相对薄,但是像接片212b一样展开。
虽然以上实施例全部包括相邻单元的直接在彼此对面形成的接片,但是其它实施例具有与图4d中的接片266一样的偏移接片。接地接片可以按任何合适的图案形成,而不考虑相对于同一单元或其它单元的其它接片的位置。总体设计可以是任何规则图案、不规则分布或随机分布。
图3b、图3d和图4a-4d示出基本上覆盖整个单元的接地平面以及形成在所述接地平面的一个或两个整个侧面上的接片。然而,接地平面通常还根据需要或期望仅形成在装置的选定部分上方。接地平面通常将具有在每一单元的边缘附近延伸以便使接片延伸到锯道中的至少一个区域。图5示出基底条带270的一个示例的部分平面视图,其具有仅覆盖每一单元的一部分的接地平面272。接地平面272仅覆盖大约每一单元的最右四分之三。接地平面272的底部和右侧边缘沿着接地平面的那些边缘的整个长度具有接片274。顶部边缘具有切口276,其中所述单元沿着顶部边缘的部分未被接地平面272覆盖。接地平面272的顶部边缘在接片274中具有裂缝。形成上部边缘上的两组接片274,其中一组在切口276的任一侧上。接地平面272可以按任何图案形成,并且接片274形成在接地平面边缘的靠近锯道280的任何或所有部分处。
图6a-6e示出接地接片的替代形状。图6a中的接片302包括直接相邻于接地平面300的矩形部分304以及通过所述矩形部分连接到接地平面的直角三角形部分306。锯道308的边缘延伸通过直角三角形部分306,其中所述直角三角形进入到锯道中越远则变得越薄。三角形形状减少锯道308中的材料总量,这进一步减少毛刺产生。
三角形部分306的斜边与从锯170接收的力的方向相反地定位,这帮助抵抗锯的力并且进一步减少毛刺。三角形部分306的与斜边相对的边缘与矩形部分304的边缘共面,并且是最初接收锯170的力的边缘。锯170的力可以沿相反方向施加,并且仍从接片302进入到锯道308中的变薄观察到减少锯道内的金属总量的益处。
图6b示出触点310,其具有相邻于接地平面300的矩形部分312以及延伸到锯道308中的椭圆形部分314。图6c示出触点320,其具有相邻于接地平面300的矩形部分322以及延伸到锯道308中的平行四边形部分324。图6d示出接片330,其具有从接地平面300延伸并且进入到锯道308中的单个平行四边形部分。接片还可以形成有从接地平面300一直延伸到锯道308的单个椭圆形或三角形部分。
图6e示出接片340,其具有相邻于接地平面300的矩形部分342以及延伸到锯道308中的三角形部分344。三角形部分344是等腰三角形,其中两个边缘延伸到具有相同长度的锯道308中。在其它实施例中,可以使用任何合适的三角形形状,例如,等边或不等边三角形,其中三角形部分344的两个角抵靠矩形部分342,并且三角形部分的一个角在锯道308中。图6a-6e中所示的所有实施例包括变薄进入到锯道308中的形状,以便除了仅部分延伸到锯道中以外还减少锯道中的材料总量。
图7a和图7b示出将上述包装件(例如,包装件204)并入到电子装置中。图7a示出来自图3f的包装件204的部分横截面,其安装到PCB或其它基底360上作为电子装置的一部分。凸块254回流到PCB 360的导电层362上,以将包装件204物理附接和电气连接到所述PCB。在其它实施例中,使用热压缩或其它合适的附接和连接方法。在一些实施例中,在包装件204和PCB 360之间使用粘合剂或底填充层。半导体管芯124通过凸块254、导电层212-218和凸块134电耦接到导电层362。
图7b示出包括PCB 360的电子装置364,PCB 360具有安装在所述PCB的表面上的多个半导体包装件,包括包装件204。根据应用,电子装置364可以具有一种类型的半导体包装件或多种类型的半导体包装件。
电子装置364可以是使用半导体包装件来实施一个或更多个电气功能的独立系统。可替代地,电子装置364可以是较大系统的子部件。例如,电子装置364可以是平板计算机、蜂窝电话、数字相机、通信系统或其它电子装置的一部分。电子装置364还可以是图形卡、网络接口卡或插入到计算机中的另一信号处理卡。半导体包装件可以包括微处理器、存储器、ASIC、逻辑电路、模拟电路、RF电路、分立的有源或无源装置或者其它半导体管芯或电气部件。
在图7b中,PCB360提供用于安装在所述PCB上的半导体包装件的结构支撑和电气互连的通用基底。导电信号迹线362使用蒸镀、电解镀覆、化学镀覆、筛网打印或其它合适的金属沉积工艺形成在PCB360的表面上方或若干层内。信号迹线362在半导体包装件、安装部件和其它外部系统或部件之间实现电气通信。迹线362还根据需要提供至半导体包装件的电力和接地连接。
在一些实施例中,半导体装置具有两个包装级。第一级包装是用于将半导体管芯机械和电气地附接到中间基底的技术。第二级包装涉及将中间基底机械和电气地附接到PCB 360。在其它实施例中,半导体装置可以仅具有第一级包装,其中管芯直接机械和电气地安装到PCB 360。
出于图示目的,在PCB360上示出多种类型的第一级包装,包括结合线包装件366和倒装芯片368。另外,多种类型的第二级包装(包括球栅阵列(BGA) 370、凸块芯片载体(BCC)372、焊盘栅格阵列(LGA) 376、多芯片模块(MCM) 378、四方平坦无引线包装件(QFN) 380、四方平坦包装件382以及嵌入式晶片级球栅阵列(eWLB)384)示出与包装件204一起安装在PCB360上。导电迹线362使安置在PCB 360上的各种包装件和部件电气耦接到包装件204,从而使包装件204内的部件用于所述PCB上的其它部件。
根据系统要求,通过第一和第二级包装样式的任何组合配置的半导体包装件的任何组合以及其它电子部件可以连接到PCB 360。在一些实施例中,电子装置364包括单个附接的半导体包装件,而其它实施例要求多个互连的包装件。通过结合单个基底上方的一个或更多个半导体包装件,制造商可以将预制部件并入到电子装置和系统中。由于半导体包装件包括精细功能,因此电子装置可以使用较便宜的部件和流线型制造工艺制造。所产生的装置不太可能发生故障并且制造较便宜,从而针对消费者产生较低成本。
虽然已经详细示出本实用新型的一个或更多个实施例,但是本领域技术人员将了解,可以作出对那些实施例的修改和调适,而不背离本实用新型的范围。
Claims (10)
1.一种半导体装置,其特征在于,其包括:
包括锯道的基底;
形成在所述基底上方的导电层,其中,所述导电层包括:
第一接地平面,
第一接片,所述第一接片从所述第一接地平面延伸并且延伸跨越所述锯道不到一半距离,
第二接地平面,以及
第二接片,所述第二接片从所述第二接地平面延伸到所述锯道内,所述第二接片直接在所述第一接片对面、而不接触所述第一接片。
2.根据权利要求1所述的半导体装置,其特征在于,所述第一接片包括三角形部分。
3.根据权利要求2所述的半导体装置,其特征在于,所述第一接片包括在所述第一接地平面和三角形部分之间的矩形部分。
4.根据权利要求1所述的半导体装置,其特征在于,其进一步包括安装在所述基底上的多个电气部件,其中,所述电气部件通过所述基底彼此电耦接。
5.根据权利要求1所述的半导体装置,其特征在于,其进一步包括从所述第一接地平面延伸到所述锯道内的第三接片。
6.一种半导体基底,其特征在于,其包括:
第一接地平面;
环绕所述第一接地平面的锯道;以及
从所述第一接地平面延伸的第一接片,其中,所述第一接片的端部在所述锯道中。
7.根据权利要求6所述的半导体基底,其特征在于,所述第一接片包括椭圆形部分。
8.根据权利要求6所述的半导体基底,其特征在于,所述第一接片包括三角形部分。
9.根据权利要求6所述的半导体基底,其特征在于,其进一步包括与所述第一接片相对延伸到所述锯道中的第二接片。
10. 根据权利要求6所述的半导体基底,其特征在于,其进一步包括:
第二接地平面,其中,所述锯道在所述第一接地平面和第二接地平面之间;以及
第二接片,所述第二接片从所述第二接地平面延伸到所述锯道中并且与所述第一接片偏移。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US16/181619 | 2018-11-06 | ||
US16/181,619 US11244908B2 (en) | 2018-11-06 | 2018-11-06 | Method and device for reducing metal burrs when sawing semiconductor packages |
Publications (1)
Publication Number | Publication Date |
---|---|
CN211404495U true CN211404495U (zh) | 2020-09-01 |
Family
ID=70460117
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201921902032.5U Active CN211404495U (zh) | 2018-11-06 | 2019-11-06 | 半导体装置和半导体基底 |
Country Status (2)
Country | Link |
---|---|
US (3) | US11244908B2 (zh) |
CN (1) | CN211404495U (zh) |
Families Citing this family (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11272618B2 (en) | 2016-04-26 | 2022-03-08 | Analog Devices International Unlimited Company | Mechanically-compliant and electrically and thermally conductive leadframes for component-on-package circuits |
JP6798252B2 (ja) * | 2016-10-31 | 2020-12-09 | 住友電気工業株式会社 | 高周波装置 |
US10497635B2 (en) | 2018-03-27 | 2019-12-03 | Linear Technology Holding Llc | Stacked circuit package with molded base having laser drilled openings for upper package |
US11410977B2 (en) | 2018-11-13 | 2022-08-09 | Analog Devices International Unlimited Company | Electronic module for high power applications |
US11844178B2 (en) | 2020-06-02 | 2023-12-12 | Analog Devices International Unlimited Company | Electronic component |
Family Cites Families (8)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5572779A (en) * | 1994-11-09 | 1996-11-12 | Dale Electronics, Inc. | Method of making an electronic thick film component multiple terminal |
JP4401181B2 (ja) | 2003-08-06 | 2010-01-20 | 三洋電機株式会社 | 半導体装置及びその製造方法 |
US7511379B1 (en) * | 2006-03-23 | 2009-03-31 | National Semiconductor Corporation | Surface mountable direct chip attach device and method including integral integrated circuit |
US8101460B2 (en) * | 2008-06-04 | 2012-01-24 | Stats Chippac, Ltd. | Semiconductor device and method of shielding semiconductor die from inter-device interference |
US8017942B2 (en) * | 2008-11-25 | 2011-09-13 | Infineon Technologies Ag | Semiconductor device and method |
US8508023B1 (en) | 2010-06-17 | 2013-08-13 | Amkor Technology, Inc. | System and method for lowering contact resistance of the radio frequency (RF) shield to ground |
US8426946B2 (en) | 2010-06-28 | 2013-04-23 | Headway Technologies, Inc. | Laminated semiconductor substrate, laminated chip package and method of manufacturing the same |
JP5605258B2 (ja) * | 2011-02-16 | 2014-10-15 | オムロン株式会社 | ウエハレベルパッケージ、チップサイズパッケージデバイス及びウエハレベルパッケージの製造方法 |
-
2018
- 2018-11-06 US US16/181,619 patent/US11244908B2/en active Active
-
2019
- 2019-11-06 CN CN201921902032.5U patent/CN211404495U/zh active Active
-
2021
- 2021-12-20 US US17/645,257 patent/US11676911B2/en active Active
-
2023
- 2023-05-01 US US18/309,951 patent/US20230268289A1/en active Pending
Also Published As
Publication number | Publication date |
---|---|
US20230268289A1 (en) | 2023-08-24 |
US20220115332A1 (en) | 2022-04-14 |
US20200144198A1 (en) | 2020-05-07 |
US11676911B2 (en) | 2023-06-13 |
US11244908B2 (en) | 2022-02-08 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN109509722B (zh) | 形成嵌入式管芯衬底的半导体器件和方法 | |
CN211404495U (zh) | 半导体装置和半导体基底 | |
US9780057B2 (en) | Semiconductor device and method of forming pad layout for flipchip semiconductor die | |
KR101647853B1 (ko) | 반도체 소자 및 그 제조 방법 | |
US20140225257A1 (en) | Semiconductor Device and Method of Confining Conductive Bump Material During Reflow with Solder Mask Patch | |
CN110828424A (zh) | 针对具有暴露的管芯背面的倒装芯片封装的emi屏蔽 | |
US11862572B2 (en) | Laser-based redistribution and multi-stacked packages | |
KR20160020566A (ko) | 제1 및 제2 구성요소들의 조립 후에 금속 커넥터를 도금함으로써 마이크로전자 조립체를 형성하는 방법 및 대응하는 장치 | |
CN114649226B (zh) | 使用具有尖牙设计的预成形掩模的选择性emi屏蔽 | |
US11823973B2 (en) | Package with compartmentalized lid for heat spreader and EMI shield | |
CN115954274A (zh) | 具有开窗式散热器的封装 | |
JP2002190544A (ja) | 配線基板、半導体装置、及びその製造方法 | |
US11776861B2 (en) | Compartment shielding with metal frame and cap | |
US20240063137A1 (en) | Semiconductor Device and Method for Partial EMI Shielding | |
CN117293129A (zh) | 双屏蔽的半导体器件和方法 | |
CN116207080A (zh) | 半导体器件和用于使用激光开槽减少金属毛刺的方法 | |
CN117334678A (zh) | 形成嵌入式磁屏蔽的半导体器件和方法 | |
KR20230115251A (ko) | 테이프 부착을 사용하는 반도체 디바이스 및 그 제조방법 | |
TW202414618A (zh) | 整合式封裝中天線結構 | |
CN116895539A (zh) | 使用emi吸收金属条的半导体器件和方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
GR01 | Patent grant | ||
GR01 | Patent grant | ||
CP01 | Change in the name or title of a patent holder | ||
CP01 | Change in the name or title of a patent holder |
Address after: Singapore, Singapore Patentee after: Stats Chippac Ltd. Address before: Singapore, Singapore Patentee before: STATS ChipPAC Pte. Ltd. |