TWI737662B - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TWI737662B
TWI737662B TW105142339A TW105142339A TWI737662B TW I737662 B TWI737662 B TW I737662B TW 105142339 A TW105142339 A TW 105142339A TW 105142339 A TW105142339 A TW 105142339A TW I737662 B TWI737662 B TW I737662B
Authority
TW
Taiwan
Prior art keywords
layer
fan
semiconductor package
interconnection member
redistribution
Prior art date
Application number
TW105142339A
Other languages
English (en)
Other versions
TW201810571A (zh
Inventor
李斗煥
金宗立
金亨俊
金鎭栗
吳暻燮
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201810571A publication Critical patent/TW201810571A/zh
Application granted granted Critical
Publication of TWI737662B publication Critical patent/TWI737662B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/293—Organic, e.g. plastic
    • H01L23/295—Organic, e.g. plastic containing a filler
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3135—Double encapsulation or coating and encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/14—Structure, shape, material or disposition of the bump connectors prior to the connecting process of a plurality of bump connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一種扇出型半導體封裝包括：第一互連構件，具有貫穿孔；半導體晶片，安置於貫穿孔中且具有主動表面及與主動表面相對的被動表面，主動表面上安置有連接墊；囊封體，囊封第一互連構件及半導體晶片的被動表面的至少某些部分；第二互連構件，安置於第一互連構件上及半導體晶片的主動表面上；以及保護層，安置於第二互連構件上。第一互連構件及第二互連構件分別包括重佈線層，重佈線層電性連接至半導體晶片的連接墊，第二互連構件包括絕緣層，第二互連構件的重佈線層安置於絕緣層上，且保護層的彈性模數較第二互連構件的絕緣層的彈性模數大。

Description

扇出型半導體封裝
本發明是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可在安置有半導體晶片的區之外延伸的扇出型半導體封裝。
近來，與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小尺寸半導體晶片等的需求的快速增加，已經需要實作在包括多個引腳的同時具有緊湊的尺寸的半導體封裝。
為滿足上述技術要求所建議的一種封裝技術是扇出型封裝。此種扇出型封裝藉由在安置有半導體晶片的區之外對連接端子進行重佈線而具有緊湊的尺寸且可達成對多個引腳的實作。
本發明的態樣可提供一種其板級可靠性（board level reliability）得以提高的扇出型半導體封裝。
根據本發明的態樣，可提供一種扇出型半導體封裝，其中使用滿足某些條件的材料作為保護層的材料。
根據本發明的態樣，一種扇出型半導體封裝可包括：第一互連構件，具有貫穿孔；半導體晶片，安置於所述第一互連構件的所述貫穿孔中且具有主動表面及與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；囊封體，囊封所述第一互連構件的至少某些部分及所述半導體晶片的所述被動表面的至少某些部分；第二互連構件，安置於所述第一互連構件上及所述半導體晶片的所述主動表面上；以及保護層，安置於所述第二互連構件上。所述第一互連構件及所述第二互連構件分別包括重佈線層，所述重佈線層電性連接至所述半導體晶片的所述連接墊，所述第二互連構件包括絕緣層，所述第二互連構件的所述重佈線層安置於所述絕緣層上，且所述保護層的彈性模數較所述第二互連構件的所述絕緣層的彈性模數大。
根據本發明的另一態樣，一種扇出型半導體封裝可包括：第一互連構件，具有貫穿孔；半導體晶片，安置於所述第一互連構件的所述貫穿孔中且具有主動表面及與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；囊封體，囊封所述第一互連構件的至少某些部分及所述半導體晶片的所述被動表面的至少某些部分；第二互連構件，安置於所述第一互連構件上及所述半導體晶片的所述主動表面上；以及保護層，安置於所述第二互連構件上。所述第一互連構件及所述第二互連構件分別包括重佈線層，所述重佈線層電性連接至所述半導體晶片的所述連接墊，所述第二互連構件包括絕緣層，所述第二互連構件的所述重佈線層安置於所述絕緣層上，所述保護層及所述第二互連構件的所述絕緣層中的每一者包含無機填料及絕緣樹脂，且所述保護層中所包含的所述無機填料的重量百分比大於所述第二互連構件的所述絕緣層中所包含的所述無機填料的重量百分比。
在下文中，將參照附圖闡述本發明中的各示例性實施例。在所述附圖中，為清晰起見，可誇大或縮短各組件的形狀、尺寸等。
在說明中組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及兩個組件之間的直接連接。另外，「電性連接」意為包括實體連接及實體斷開的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在某些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「示例性實施例」並不指代同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在本文中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一示例性實施例相關的說明。
使用本文中所使用的用語僅為了闡述示例性實施例而非限制本發明。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。 電子裝置
圖1是說明電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置有主板1010。主板1010可包括實體地連接至或電性地連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型，電子裝置1000可包括可實體地連接至或電性地連接至主板1010或可不實體地連接至或不電性地連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000等的類型亦可包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2是說明電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種電子組件1120可實體地連接至或電性地連接至主板1110。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件（例如照相機模組1130）可容置於主體1101中。電子組件1120中的某些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。 半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片本身無法用作完成的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片無法單獨使用，而是可被封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於在電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度差，因此需要進行半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的各連接墊之間的間隔是非常精細的，但在電子裝置中使用的主板的組件安裝墊的尺寸及主板的各組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及各連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
端視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可被分類成扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述所述扇入型半導體封裝及所述扇出型半導體封裝。 扇入型 半導體封裝
圖3A及圖3B是說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4是說明扇入型半導體封裝的封裝製程的示意性剖視圖。
參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：主體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於主體2221的一個表面上且包含例如鋁（Al）等導電材料；以及保護層2223，其例如是氧化物膜、氮化物膜等，且形成於主體2221的一個表面上且覆蓋連接墊2222的至少某些部分。在此種情形中，由於連接墊2222是顯著小的，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板上等。
因此，可端視半導體晶片2220的尺寸而在半導體晶片2220上形成互連構件2240，以對連接墊2222進行重佈線。可藉由以下步驟來形成互連構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的介層窗孔2243h；且接著形成配線圖案2242及介層窗2243。接著，可形成保護互連構件2240的保護層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、互連構件2240、保護層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有所述半導體晶片的例如輸入/輸出（input/output，I/O）端子等所有的連接墊均安置於所述半導體晶片內的封裝形式，且可具有極佳的電性特性且以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以在具有緊湊尺寸的同時實作快速訊號轉移。
然而，由於所有的輸入/輸出端子均需要安置於扇入型半導體封裝中的半導體晶片內，因此，扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。原因在於即使在藉由重佈線製程增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5是說明扇入型半導體封裝安裝於插入式基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖6是說明扇入型半導體封裝嵌於插入式基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由插入式基板2301進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於插入式基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外側可被覆蓋以模製材料2290等。作為另外一種選擇，扇入型半導體封裝2200可嵌於單獨的插入式基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌於插入式基板2302中的狀態下藉由插入式基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的插入式基板上且接著藉由封裝製程安裝於電子裝置的主板上，或者可在其中扇入型半導體封裝嵌於插入式基板中的狀態下在電子裝置的主板上安裝及使用。 扇出型 半導體封裝
圖7是說明扇出型半導體封裝的示意性剖視圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可被囊封體2130保護，且半導體晶片2120的連接墊2122可藉由互連構件2140而在半導體晶片2120之外進行重佈線。在此種情形中，在互連構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊料球2170。半導體晶片2120可為包括主體2121、連接墊2122、保護層（圖中未示出）等的積體電路（IC）。互連構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142電性連接至彼此的介層窗2143。
如上所述，所述扇出型半導體封裝可具有半導體晶片的輸入/輸出端子藉由形成於所述半導體晶片上的互連構件而在所述半導體晶片之外進行重佈線並安置於所述半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要安置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及節距，進而使得可能無法在扇入型半導體封裝中使用標準化球佈局。另一方面，所述扇出型半導體封裝具有半導體晶片的輸入/輸出端子如上所述藉由形成於半導體晶片上的互連構件而在半導體晶片之外進行重佈線並安置於半導體晶片之外的形式。因此，即使在半導體晶片的尺寸減小的情形中，實際上仍可在扇出型半導體封裝中使用標準化球佈局，進而使得所述扇出型半導體封裝可在不使用單獨的插入式基板的條件下安裝於電子裝置的主板上，如以下所闡述。
圖8是說明扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
參照所述圖式，扇出型半導體封裝2100可藉由焊料球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括互連構件2140，互連構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸外的扇出區，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的插入式基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於所述扇出型半導體封裝可在不使用單獨的插入式基板的條件下安裝於電子裝置的主板上，因此所述扇出型半導體封裝可以較使用插入式基板的扇入型半導體封裝的厚度小的厚度來實作。因此，所述扇出型半導體封裝可被微型化及薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，比起使用印刷電路板（PCB）的通用堆疊封裝（package-on-package，POP）型的形式，所述扇出型半導體封裝可被實作成更為緊密的形式，且可解決因出現翹曲（warpage）現象而產生的問題。
同時，所述扇出型半導體封裝指代用於上述將半導體晶片安裝於電子裝置等的主板上且保護所述半導體晶片不受外部衝擊的封裝技術，且所述扇出型半導體封裝是與具有與扇出型半導體封裝的規模、目的等不同的規模、目的等的印刷電路板（PCB）（例如插入式基板等）的概念不同的概念，且所述印刷電路板中嵌置有扇入型半導體封裝。
在下文中將參照圖式闡述可靠性得以提高的扇出型半導體封裝。
圖9是說明扇出型半導體封裝的實例的示意性剖視圖。
圖10是沿圖9所示的扇出型半導體封裝的線I-I’截取的示意性平面圖。
參照所述圖式，根據本發明中的示例性實施例的扇出型半導體封裝100A可包括：第一互連構件110，具有貫穿孔110H；半導體晶片120，安置於第一互連構件110的貫穿孔110H中且具有主動表面及與所述主動表面相對的被動表面，在所述主動表面上安置有連接墊122；囊封體130，囊封第一互連構件110的至少某些部分及半導體晶片120的被動表面的至少某些部分；第二互連構件140，安置於第一互連構件110上及半導體晶片120的主動表面上；保護層150，安置於第二互連構件140上；凸塊下金屬層160，形成於保護層150的開口151中；以及連接端子170，形成於凸塊下金屬層160上。在此種情形中，保護層150的彈性模數可較第二互連構件140的絕緣層141的彈性模數大。在保護層150及第二互連構件140的絕緣層141中的每一者包含無機填料及絕緣樹脂的情形中，保護層150中所包含的無機填料的重量百分比可大於第二互連構件140的絕緣層141中所包含的無機填料的重量百分比。
近來與半導體封裝相關的主要問題是當上述半導體封裝安裝於電子裝置的主板上時，半導體封裝是否具有足夠的可靠性。亦即，已進行了諸多努力來確保介層窗與半導體晶片的連接墊的匹配可靠性及連接至連接墊的重佈線層的連接可靠性。一般而言，所述半導體封裝更包括形成於重佈線層的外表面上的保護層。在此種情形中，使用物理性質與重佈線層的絕緣層的材料（即，感光性樹脂）的物理性質相似的阻焊劑作為保護層的材料。然而，在此種情形中，當半導體封裝安裝於電子裝置的主板上時，應力自主板原樣地轉移至半導體封裝，且因此難以確保上述可靠性。
另一方面，在根據示例性實施例的扇出型半導體封裝100A中，可使用滿足某些條件的材料作為保護層150的材料，且因此可容易地確保上述可靠性。詳言之，保護層150的彈性模數可較第二互連構件140的絕緣層141的彈性模數大，且因此施加至保護層150的應力可增大。在應力集中於保護層150上而非絕緣層141上的情形中，可容易地確保在絕緣層141的可靠性可能成問題的區C中的可靠性，區域C例如為以下部分：介層窗143結合至半導體晶片的連接墊的部分、重佈線層142結合至絕緣層141的部分等。彈性模數被定義為應力與變形之間的比率，且可藉由在例如JIS C-6481、KS M 3001、KS M 527-3、ASTM D882等中所規定的標準拉伸試驗（standard tension test）而量測。在保護層150及第二互連構件140的絕緣層141中的每一者均包含無機填料及絕緣樹脂的情形中，保護層150中所包含的無機填料的重量百分比可大於第二互連構件140的絕緣層141中所包含的無機填料的重量百分比。在此種情形中，施加至保護層150的應力亦可增大，且可容易地確保可靠性。
同時，保護層150的厚度t2可為10微米或大於10微米，例如約10微米至30微米。在保護層150的厚度t2增大時，施加至保護層150的應力可減小，其中由主板產生的應力主要經由連接端子170而轉移至保護層150。另外，抗裂性（crack resistance）可提高。亦即，在保護層150的厚度t2為10微米或大於10微米的情形中，可確保具有提高的可靠性。為了集中應力，保護層150的厚度t2可大於第二互連構件140的絕緣層141的厚度t1。厚度t2指代保護層150在硬化之後的厚度，且可利用通用厚度量測設備而量測。
另外，保護層150的表面粗糙度Ra可為1奈米或大於1奈米，例如約1奈米至1000奈米。在最外層處形成的第二互連構件140的重佈線層142可接觸保護層150。在此種情形中，當保護層150的表面粗糙度Ra為至少1奈米或大於1奈米時，保護層150與重佈線層142之間的緊密黏合可足以減小施加至保護層150的應力。另外，可防止初始破裂的產生。亦即，在保護層150的表面粗糙度Ra為1奈米或大於1奈米的情形中，同樣可確保具有提高的可靠性。在保護層150的厚度t2為10微米或大於10微米的情形中，可確保具有提高的可靠性。所述表面粗糙度可藉由例如使用立方氧化鋯（cubic zirconia，CZ）進行的表面處理等習知方法而形成。然而，保護層150的所有表面未必均需要具有此表面粗糙度，且保護層150的與第二互連構件140的重佈線層142接觸的表面具有此表面粗糙度便可足夠。所述表面粗糙度亦可利用通用粗糙度量測設備而量測。
另外，保護層150的吸水率可為1.5%或小於1.5%，例如約0.5%至1.5%。當在扇出型半導體封裝100A的最外部分處形成的保護層150的吸水率變得更低時，可有效地防止水等滲透至扇出型半導體封裝100A中，從而防止扇出型半導體封裝100A中的組件之間的緊密黏合的降低。另外，亦可防止絕緣層141、保護層150等的物理性質的降低。此外，亦可有效地防止在扇出型半導體封裝100A中的組件中產生介面蒸汽壓力（interface vapor pressure）。亦即，在保護層150的吸水率為1.5%或小於1.5%的情形中，同樣可確保具有提高的可靠性。在保護層150的厚度為10微米或大於10微米且保護層150的表面粗糙度為1奈米或大於1奈米的情形中以及在保護層150的吸水率為1.5%或小於1.5%的情形中，可確保具有提高的可靠性。所述吸水率可藉由習知方法而量測。
另外，藉由將保護層150的彈性模數乘以熱膨脹係數（coefficient of thermal expansion，CTE）而獲得的值可為230 GPa·ppm/°C或小於230 GPa·ppm/°C，例如約130 GPa·ppm/°C至230 GPa·ppm/°C。當藉由將保護層150的彈性模數乘以熱膨脹係數而獲得的值變得更大時，施加至保護層150的應力可增大。所述熱膨脹係數可使用熱機械分析儀（thermo-mechanical analyzer，TMA）、動態機械分析儀（dynamic mechanical analyzer，DMA）等而量測。
以下將在下文中更詳細地闡述根據示例性實施例的包含於扇出型半導體封裝100A中的相應組件。
第一互連構件110可包括對半導體晶片120的連接墊122進行重佈線以因此減少第二互連構件140的層的數目的重佈線層112a及重佈線層112b。視需要，第一互連構件110可端視某些材料而維持扇出型半導體封裝100A的剛性，並用於確保囊封體130的厚度的均勻度。在某些情形中，根據示例性實施例的扇出型半導體封裝100A歸因於第一互連構件110可用作堆疊封裝的一部分。第一互連構件110可具有貫穿孔110H。貫穿孔110H中可安置有半導體晶片120，以與第一互連構件110間隔開預定距離。半導體晶片120的側表面可被第一互連構件110環繞。然而，該種形式僅為實例且可進行各種修改以具有其他形式，且扇出型半導體封裝100A可端視該種形式而執行另一功能。
第一互連構件110可包括：絕緣層111，接觸第二互連構件140；第一重佈線層112a，接觸第二互連構件140且嵌於絕緣層111中；以及第二重佈線層112b，安置於絕緣層111的與嵌有第一重佈線層112a的絕緣層111的一個表面相對的另一表面上。第一互連構件110可包括穿透過絕緣層111並將第一重佈線層112a與第二重佈線層112b電性連接至彼此的介層窗113。第一重佈線層112a及第二重佈線層112b可電性連接至連接墊122。當第一重佈線層112a嵌於絕緣層111中時，可顯著地減少因第一重佈線層112a的厚度而產生的台階部分，且第二互連構件140的絕緣距離可因此變為恆定的。亦即，自第二互連構件140的重佈線層142至絕緣層111的下表面的距離與自第二互連構件140的重佈線層142至連接墊122的距離之差可小於第一重佈線層112a的厚度。因此，第二互連構件140的高密度配線設計可為容易的。
絕緣層111的材料不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃布（或玻璃纖維）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。作為另外一種選擇，亦可使用感光成像介電（PID）樹脂作為所述絕緣材料。
重佈線層112a及重佈線層112b可用於對半導體晶片120的連接墊122進行重佈線。重佈線層112a及重佈線層112b中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料。重佈線層112a及重佈線層112b可端視其對應層的設計而執行各種功能。舉例而言，重佈線層112a及重佈線層112b可包括接地（ground，GND）圖案、功率（power，PWR）圖案、訊號（signal，S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、功率(PWR)圖案等之外的各種訊號圖案，例如資料訊號圖案等。另外，重佈線層112a及重佈線層112b可包括介層窗墊、連接端子墊等。作為非限制性實例，重佈線層112a及重佈線層112b二者均可包括接地圖案。在此種情形中，可顯著地減少在第二互連構件140的重佈線層142上形成的接地圖案的數目，進而使得配線設計自由度可得以提高。
視需要，在經由在囊封體130中形成的開口131而暴露出的重佈線層112b的某些部分上可進一步形成表面處理層(圖中未示出)。所述表面處理層(圖中未示出)並不受特別限制，只要所述表面處理層(圖中未示出)在相關技術中是習知的即可，且所述表面處理層(圖中未示出)可藉由例如電解鍍金、無電鍍金、有機可焊性保護(organic solderability preservative，OSP)或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金(direct immersion gold，DIG)鍍覆、熱空氣焊料均塗(hot air solder leveling，HASL)等形成。
介層窗113可將形成於不同層上的重佈線層112a及重佈線層112b電性連接至彼此，從而在第一互連構件110中形成電性路徑。介層窗113中的每一者亦可由導電材料形成。介層窗113中的每一者可如圖10中所示被完全地填充以導電材料；或者所述導電材料亦可沿介層窗113中的每一者的壁而形成。另外，介層窗113中的每一者可具有在相關技術中習知的所有形狀，例如錐形形狀、柱形形狀等。同時，如自以下將闡述的製程所見，當形成介層窗113的孔時，第一重佈線層112a的墊中的某些墊可充當塞子（stopper），且因此在介層窗113中的每一者的具有上表面的寬度較下表面的寬度大的錐形形狀的製程中可為有利的。在此種情形中，介層窗113可與第二重佈線層112b的某些部分整合。
半導體晶片120可為被設置成將數量為數百個至數百萬個的元件或更多元件整合於單個晶片中的積體電路（IC）。舉例而言，所述積體電路可為應用處理器晶片，例如，中央處理器（例如中央處理單元）、圖形處理器（例如圖形處理單元）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。半導體晶片120可基於主動晶圓而形成。在此種情形中，主體121的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在主體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。連接墊122的材料可為例如鋁（Al）等導電材料。在主體121上可形成暴露出連接墊122的保護層123，且保護層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層構成的雙層。連接墊122的下表面透過保護層123可具有相對於囊封體130的下表面的台階部分。作為結果，在某些程度上可防止囊封體130滲透入連接墊122的下表面中的現象。亦可在其他需要的位置中進一步安置絕緣層（圖中未示出）等。
半導體晶片120的被動表面可安置於低於第一互連構件110的第二重佈線層112b的上表面的水平高度上。舉例而言，半導體晶片120的被動表面可安置於低於第一互連構件110的絕緣層111的上表面的水平高度上。半導體晶片120的被動表面與第一互連構件110的第二重佈線層112b的上表面之間的高度差可為2微米（μm）或大於2微米，例如5微米或大於5微米。在此種情形中，可有效地防止在半導體晶片120的被動表面的隅角中產生破裂。另外，在使用囊封體130的情形中在半導體晶片120的被動表面上的絕緣距離的偏差可顯著減小。
囊封體130可保護第一互連構件110及/或半導體晶片120。囊封體130的囊封形式不受特別限制，但可為囊封體130環繞第一互連構件110的至少某些部分及/或半導體晶片120的至少某些部分的形式。舉例而言，囊封體130可覆蓋第一互連構件110及半導體晶片120的被動表面，且填充貫穿孔110H的壁與半導體晶片120的側表面之間的空間。另外，囊封體130亦可填充半導體晶片120的保護層123與第二互連構件140之間的空間的至少一部分。同時，囊封體130可填充貫穿孔110H，以因此充當黏合劑並端視某些材料而減少半導體晶片120的彎曲（buckling）。
囊封體130的某些材料不受特別限制。舉例而言，絕緣材料可用作囊封體130的材料。在此種情形中，所述絕緣材料可為包括無機填料及絕緣樹脂的材料，所述絕緣樹脂例如為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有例如浸入於熱固性樹脂及熱塑性樹脂中的無機填料等加強材料的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪、感光成像介電樹脂等。另外，亦可使用例如環氧樹脂模製化合物（epoxy molding compound，EMC）等習知模製材料。作為另外一種選擇，亦可使用將熱固性樹脂或熱塑性樹脂與無機填料一起浸入於例如玻璃布（或玻璃纖維）等核心材料中的材料作為所述絕緣材料。
囊封體130可包括由多個材料形成的多個層。舉例而言，位於貫穿孔110H內的空間可被填充以第一囊封體，且第一互連構件110及半導體晶片120可被覆蓋以第二囊封體。作為另外一種選擇，第一囊封體在填充貫穿孔110H內的空間的同時可以預定厚度覆蓋第一互連構件110及半導體晶片120，且第二囊封體可以預定厚度再次覆蓋第一囊封體。除上述的形式之外，亦可使用各種形式。
視需要，囊封體130可包含導電顆粒以阻擋電磁波。舉例而言，所述導電顆粒可為可阻擋電磁波的任何材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、焊料等。然而，此僅為實例，且所述導電顆粒並不受特別限制。
第二互連構件140可被配置成對半導體晶片120的連接墊122進行重佈線。具有各種功能的數十至數百個連接墊122可藉由第二互連構件140而進行重佈線，且可經由以下將端視所述功能所闡述的連接端子170而實體地連接至或電性地連接至外源。第二互連構件140可包括：絕緣層141；重佈線層142，安置於絕緣層141上；以及介層窗143，穿透過絕緣層141並將各重佈線層142連接至彼此。在根據示例性實施例的扇出型半導體封裝100A中，第二互連構件140可包括單層，但亦可包括多個層。
可使用絕緣材料作為絕緣層141的材料。在此種情形中，亦可使用例如感光成像介電(PID)樹脂等感光性絕緣材料作為所述絕緣材料。亦即，絕緣層141可為感光性絕緣材料層。在絕緣層141具有感光性質的情形中，絕緣層141可被形成為具有較小的厚度，且可更容易地達成介層窗143的精細節距。絕緣層141可為包含絕緣樹脂及無機填料的感光性絕緣層。視需要，當絕緣層141為多個層時，絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多個層時，絕緣層141可端視製程而彼此整合，進而使得各絕緣層141之間的邊界亦可不明顯。
重佈線層142可實質上用於對連接墊122進行重佈線。重佈線層142中的每一者的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等導電材料。重佈線層142可端視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地(GND)圖案、功率(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、功率(PWR)圖案等之外的各種訊號圖案，例如資料訊號圖案等。另外，重佈線層142可包括介層窗墊、連接端子墊等。
視需要，在暴露出的重佈線層142上可形成表面處理層(圖中未示出)。所述表面處理層(圖中未示出)並不受特別限制，，只要所述表面處理層在相關技術中是所習知的即可，且所述表面處理層可藉由例如電解鍍金、無電鍍金、有機可焊性保護（OSP）、或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（DIG）鍍覆、熱空氣焊料均塗（HASL）等來形成。
介層窗143可將在不同的層上形成的重佈線層142、連接墊122等電性連接至彼此，從而在扇出型半導體封裝100A中產生電性路徑。介層窗143中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料。介層窗143可被完全地填充以所述導電材料；或所述導電材料亦可沿所述介層窗的壁形成。另外，介層窗143可具有在相關技術中的習知所有形狀，例如錐形形狀、柱形形狀等。
第一互連構件110的重佈線層112a及重佈線層112b的厚度可較第二互連構件140的重佈線層142的厚度大。由於第一互連構件110的厚度可與半導體晶片120的厚度相等或較半導體晶片120的厚度大，因此端視第一互連構件110的規模，在第一互連構件110中形成的重佈線層112a及重佈線層112b可被形成為具有大的尺寸。另一方面，可以較第一互連構件110的重佈線層112a及重佈線層112b的尺寸相對小的尺寸來形成第二互連構件140的重佈線層142，以達成第二互連構件140的薄度。
保護層150可被配置成保護第二互連構件140不受外部物理損壞或化學損壞。保護層150可具有由多個孔形成的開口151，所述開口暴露出第二互連構件140的重佈線層142的至少某些部分。在保護層150中形成的開口151的數目可為數十至數千。
可使用彈性模數較第二互連構件140的絕緣層141的彈性模數大的材料作為保護層150的材料。舉例而言，可使用不包含玻璃布（或玻璃纖維）而是包含無機填料及絕緣樹脂的味之素構成膜等作為保護層150的材料。當使用味之素構成膜等作為保護層150的材料時，保護層150中所包含的無機填料的重量百分比可大於第二互連構件140的絕緣層141中所包含的無機填料的重量百分比。在此種條件下，可靠性可得以提高。當使用味之素構成膜等作為保護層150的材料時，保護層150可為包含無機填料的非感光性絕緣層，且可靠性可得以有效地提高，但並非僅限於此。
凸塊下金屬層160可另外地被配置成提高連接端子170的連接可靠性及提高扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至經由保護層150的開口151而暴露出的第二互連構件140的重佈線層142。凸塊下金屬層160可藉由使用習知導電金屬材料（例如金屬）的習知金屬化方法而形成於保護層150的開口151中，但並非僅限於此。
連接端子170可另外地被配置成在外部實體地或電性地對扇出型半導體封裝100A進行連接。舉例而言，扇出型半導體封裝100A可經由連接端子170而安裝於電子裝置的主板上。連接端子170中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且連接端子170中的每一者的材料不受特別限制。連接端子170中的每一者可為焊盤（land）、球、引腳等。連接端子170可被形成為多層式結構或單層式結構。當連接端子170被形成為多層式結構時，連接端子170可包含銅（Cu）柱及焊料。當連接端子17由單個層形成時，連接端子170可包含錫-銀焊料或銅（Cu）。然而，此僅為實例，且連接端子170並非僅限於此。
連接端子170的數目、間隔、佈置等不受特別限制，而是可由熟習此項技術者端視設計詳情而進行充分地修改。舉例而言，根據半導體晶片120的連接墊122的數目，連接端子170可被設置成數十至數千的數量，但並非僅限於此，且亦可被設置成數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子170是焊料球時，連接端子170可覆蓋凸塊下金屬層160的延伸至保護層150的一個表面上的側表面，且連接可靠性可得到提高。
連接端子170中的至少一者可安置於扇出區中。所述扇出區為除安置有半導體晶片120的區之外的區。亦即，根據示例性實施例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，所述扇出型封裝可具有極佳的可靠性，所述扇出型封裝可實作多個輸入/輸出（I/O）端子，且可有利於3D互連。另外，相較於球柵陣列（ball grid array，BGA）封裝、焊盤柵陣列（land grid array，LGA）封裝等而言，所述扇出型封裝可在無需單獨的板的條件下安裝於電子裝置上。因此，所述扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
儘管圖式中未示出，然而視需要，可在第一互連構件110的貫穿孔110H的內側壁上進一步安置金屬層。亦即，半導體晶片120的側表面亦可被所述金屬層環繞。透過所述金屬層，由半導體晶片120產生的熱可在扇出型半導體封裝100A的向上方向或向下方向上被有效地擴散，且透過所述金屬層，電磁波可被有效地阻擋。另外，視需要，在第一互連構件110的貫穿孔110H中可安置多個半導體晶片，且第一互連構件110的貫穿孔110H的數目可為多個且半導體晶片可分別安置於所述貫穿孔中。另外，例如電容器（condenser）、感應器等單獨的被動組件可與半導體晶片一起安置於貫穿孔110H中。另外，表面安裝組件亦可安裝於保護層150上，以定位於與連接端子170的水平高度實質上相同的水平高度上。
圖11A及圖11B分別是說明圖9所示的扇出型半導體封裝的保護層的開口及凸塊下金屬層的經修改實例的示意性剖視圖及示意性平面圖。
參照所述圖式，保護層150的開口151可由多個孔形成，且凸塊下金屬層160可包括形成於保護層150上的外部連接墊162及多個介層窗161a、161b、161c、161d，所述多個介層窗161a、161b、161c、161d形成於保護層150的由所述多個孔形成的開口151中且將外部連接墊162與第二互連構件140的重佈線層142連接至彼此。在此種情形中，應力可藉由所述多個介層窗161a、161b、161c、161d而得以分散，且金屬部分可藉由所述多個介層窗161a、161b、161c、161d而得以增大以確保充分的抗應力性。結果，上述板級可靠性的問題可得以防止。所述多個介層窗161a、161b、161c、161d可完全地填充構成保護層150的開口的所述多個孔；或者在某些情形中，僅沿相應孔的壁填充所述孔中的某些部分。外部連接墊162可形成於所述多個介層窗161a、161b、161c、161d上，且可延伸至保護層150的表面。
在結構方面，凸塊下金屬層160可包括：第一導體層160a，形成於構成暴露出重佈線層142的開口的所述多個孔的壁上及保護層150的表面上；以及第二導體層160b，形成於第一導體層160a上。第一導體層160a可充當晶種層，且第二導體層160b可實質上充當凸塊下金屬層160。第一導體層160a及第二導體層160b可分別包含習知導電材料，較佳為無電鍍銅(Cu)及電解銅(Cu)。第一導體層160a可充當晶種層以因此具有非常薄的厚度。因此，第一導體層160a的厚度可較第二導體層160b的厚度小。
在外部連接墊162的表面上可形成分別與所述多個介層窗161a、161b、161c、161d對應的多個凹坑，以到達所述多個介層窗161a、161b、161c、161d的內側部分。結果，可靠性可進一步得以提高。
圖12A及圖12B分別是說明圖9所示的扇出型半導體封裝的保護層的開口及凸塊下金屬層的另一經修改實例的示意性剖視圖及示意性平面圖。
參照所述圖式，保護層150的開口151可由更多數目的孔形成，且凸塊下金屬層160可包括形成於保護層150上的外部連接墊162及更多數目的介層窗161a至161i，所述更多數目的介層窗161a至161i形成於保護層150的由更多數目的孔形成的開口151中且將外部連接墊162與第二互連構件140的重佈線層142連接至彼此。亦即，介層窗的數目不受特別限制。除上述配置之外的其他配置的說明與上述說明重疊。
圖13是說明扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，根據本發明中另一示例性實施例的扇出型半導體封裝100B可更包括安置於囊封體130上的加強層181。加強層181可為例如包含無機填料及絕緣樹脂的味之素構成膜，但並非僅限於此。在某些情形中，加強層181的組成可與保護層150的組成相同。此種情形可更加有益於藉由對稱效果來控制翹曲。加強層181的彈性模數可較囊封體130的彈性模數大。加強層181中所包含的無機填料的重量百分比可大於囊封體130中所包含的無機填料的重量百分比。在此種情形中，加強層181的熱膨脹係數可較囊封體130的熱膨脹係數低。另外，加強層181相對於半導體晶片120的被動表面的厚度可大於囊封體130相對於半導體晶片120的被動表面的厚度。藉由引入上述加強層181，扇出型半導體封裝100B的翹曲可得以抑制。加強層181可在硬化的狀態下貼合至囊封體130，且加強層181的接觸囊封體130的表面可因此為平的。暴露出第一互連構件110的第二重佈線層112b的至少某些部分的開口182可形成於加強層181及囊封體130中，且其可用作記號等。除上述配置之外的其他配置的說明等與上述說明重疊，且因此不再對其予以贅述。
圖14是說明扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，根據本發明中另一示例性實施例的扇出型半導體封裝100C可更包括安置於囊封體130上的加強層183。在此種情形中，加強層183可包含核心材料、無機填料及絕緣樹脂。加強層183可為例如未被覆蓋的覆銅疊層板（copper clad laminate，CCL）。未被硬化-收縮的未被覆蓋的覆銅疊層板可在對囊封體130硬化-收縮時保持扇出型半導體封裝100C。在此種情形中，加強層183可包含所述核心材料以因此具有相對大的彈性模數。亦即，加強層183的彈性模數可較囊封體130的彈性模數大。亦即，在硬化-收縮時出現的扇出型半導體封裝100C的翹曲可得以抑制。加強層183可在硬化的狀態下貼合至囊封體130，且加強層183的接觸囊封體130的表面可因此為平的。
在加強層183上可進一步安置有樹脂層184。樹脂層184可由與囊封體130的組分相同或相似的組分形成。舉例而言，樹脂層184可包含無機填料及絕緣樹脂，但亦可包含核心材料。亦即，樹脂層184可為性質與囊封體130的性質相同或相似的味之素構成膜，但並非僅限於此。可安置樹脂層184以有助於形成開口185。當在最外部分處形成加強層183時，可能難以形成開口185。然而，當樹脂層184安置於加強層183上時，可易於形成開口185。開口185可被用作記號等。另外，當進一步安置樹脂層184時，可更有效地抑制翹曲。樹脂層184可在硬化狀態下貼合至加強層183，且樹脂層184的接觸加強層183的表面可因此為平的。除上述配置之外的其他配置的說明等與上述說明重疊，且因此不再對其予以贅述。
圖15是說明扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，根據本發明中另一示例性實施例的扇出型半導體封裝100D可更包括安置於囊封體130上的加強層191。在此種情形中，加強層191可包含無機填料及絕緣樹脂。然而，加強層191可在非硬化狀態下貼合至囊封體130且接著被硬化。亦即，可使用非硬化狀態下的味之素構成膜等作為加強層191的材料。在此種情形中，具有小的熱膨脹係數的加強層191的材料可因彼此接觸的異質材料之間的混合或邊界表面的移動而滲透至貫穿孔110H中。因此，囊封體130的填充第一互連構件110與半導體晶片120之間的空間的區可具有填充有加強層191的凹坑191P。在此種情形中，加強層191與囊封體130之間的緊密黏合可進一步得以增強。亦即，加強層191的接觸囊封體130的表面可不為平的。加強層191中所包含的無機填料的重量百分比可大於囊封體130中所包含的無機填料的重量百分比。因此，加強層191的熱膨脹係數可較囊封體130的熱膨脹係數低。此外，加強層191相對於半導體晶片120的被動表面的厚度可大於囊封體130相對於半導體晶片120的被動表面的厚度。藉由引入上述加強層191，扇出型半導體封裝100D的翹曲可得以抑制。除上述配置之外的其他配置的說明等與上述說明重疊，且因此不再對其予以贅述。
圖16是說明扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，根據本發明中另一示例性實施例的扇出型半導體封裝100E可更包括安置於囊封體130上的加強層192。在此種情形中，加強層192可包含核心材料、無機填料及絕緣樹脂。然而，加強層192可在非硬化狀態下貼合至囊封體130且接著被硬化。亦即，可使用非硬化狀態下的預浸體等作為加強層192的材料。在此種情形中，具有小的熱膨脹係數的加強層192的材料可因彼此接觸的異質材料之間的混合或邊界表面的移動而滲透至貫穿孔110H中。亦即，囊封體130的填充第一互連構件110與半導體晶片120之間的空間的區可具有填充有加強層192的凹坑192P。在此種情形中，加強層192與囊封體130之間的緊密黏合可進一步得以提高。亦即，加強層192的接觸囊封體130的表面可不為平的。在某些情形中，亦可使用相對於核心材料而言無機填料的量彼此不同的非對稱材料作為加強層192的材料。亦即，亦可使用非硬化狀態下的非對稱預浸體作為加強層192的材料。在此種情形中，無機填料的重量百分比可以以下順序遞增：囊封體130、加強層192的相鄰於囊封體130的一部分以及加強層192的與加強層192的相鄰於囊封體130的所述一部分相對的部分。除上述配置之外的其他配置的說明等與上述說明重疊，且因此不再對其予以贅述。
圖17是說明扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，根據本發明中的另一示例性實施例的扇出型半導體封裝100F可更包括安置於囊封體130上的背面重佈線層132及穿透過囊封體130並將背面重佈線層132連接至第一互連構件110的第二重佈線層112b的背面介層窗133。另外，扇出型半導體封裝100F可更包括安置於囊封體130上並覆蓋背面重佈線層132的加強層181。加強層181可具有暴露出背面重佈線層132的至少某些部分的開口182。背面重佈線層132可用作各種重佈線圖案，且可用作連接端子墊等。在某種情形中，可利用背面重佈線層132作為熱輻射圖案及電磁干擾（electromagnetic interference，EMI）阻擋圖案。背面重佈線層132及背面介層窗133可包含習知導電材料。加強層181可為例如包含無機填料及絕緣樹脂的味之素構成膜，但並非僅限於此。亦可安置由與加強層181的材料不同的材料形成的加強層183、加強層191及加強層192來替代加強層181。除上述配置之外的其他配置的說明等與上述說明重疊，且因此不再對其予以贅述。
圖18是說明扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，在根據本發明中的另一示例性實施例的扇出型半導體封裝100G中，第一互連構件110可包括：第一絕緣層111a，接觸第二互連構件140；第一重佈線層112a，接觸第二互連構件140且嵌於第一絕緣層111a中；第二重佈線層112b，安置於第一絕緣層111a的與第一絕緣層111a的嵌有第一重佈線層112a的一個表面相對的另一表面上；第二絕緣層111b，安置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第三重佈線層112c，安置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b及第三重佈線層112c可電性連接至連接墊122。同時，儘管未在圖式中示出，但第一重佈線層112a與第二重佈線層112b以及第二重佈線層112b與第三重佈線層112c可經由分別穿透過第一絕緣層111a及第二絕緣層111b的第一介層窗及第二介層窗而電性連接至彼此。
由於嵌置了第一重佈線層112a，因此上述第二互連構件140的絕緣層141的絕緣距離可為實質上恆定的。由於第一互連構件110可包括大數目的重佈線層112a、重佈線層112b及重佈線層112c，因此可進一步簡化第二互連構件140。因此，可抑制因在形成第二互連構件140的製程中出現的缺陷而導致的良率的下降。第一重佈線層112a可凹陷至第一絕緣層111a中，進而使得在第一絕緣層111a的下表面與第一重佈線層112a的下表面之間具有台階。因此，當形成囊封體130時，可防止囊封體130的材料滲透污染第一重佈線層112a的現象。
可在高於半導體晶片120的連接墊122的下表面的水平高度上安置第一互連構件110的第一重佈線層112a的下表面。另外，第二互連構件140的重佈線層142與第一互連構件110的第一重佈線層112a之間的距離可大於第二互連構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。原因在於第一重佈線層112a可凹陷至絕緣層111中。可在半導體晶片120的主動表面與被動表面之間的水平高度上安置第一互連構件110的第二重佈線層112b。可以與半導體晶片120的厚度對應的厚度形成第一互連構件110。因此，可在半導體晶片120的主動表面與被動表面之間的水平高度上安置形成於第一互連構件110中的第二重佈線層112b。
第一互連構件110的重佈線層112a、重佈線層112b及重佈線層112c的厚度可較第二互連構件140的重佈線層142的厚度大。由於第一互連構件110的厚度可與半導體晶片120的厚度相等或較半導體晶片120的厚度大，因此端視第一互連構件110的規模，重佈線層112a、重佈線層112b及重佈線層112c可被形成為具有大的尺寸。另一方面，可以相對小的尺寸來形成第二互連構件140的重佈線層142以達成薄度。
除上述配置之外的其他配置的說明等與上述說明重疊，且因此不再對其予以贅述。同時，上述扇出型半導體封裝100B至扇出型半導體封裝100F的說明亦可被應用於扇出型半導體封裝100G。
圖19是說明扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，在根據本發明中的另一示例性實施例的扇出型半導體封裝100H中，第一互連構件110可包括：第一絕緣層111a；第一重佈線層112a及第二重佈線層112b，分別安置於第一絕緣層111a的相對的兩個表面上；第二絕緣層111b，安置於第一絕緣層111a上且覆蓋第一重佈線層112a；第三重佈線層112c，安置於第二絕緣層111b上；第三絕緣層111c，安置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第四重佈線層112d，安置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可電性連接至連接墊122。由於第一互連構件110可包括較大數目的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化第二互連構件140。因此，可抑制因在形成第二互連構件140的製程中出現的缺陷而導致的良率的下降。同時，儘管未在圖式中示出，但第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可經由分別穿透過第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一介層窗至第三介層窗而電性連接至彼此。
第一絕緣層111a的厚度可較第二絕緣層111b及第三絕緣層111c的厚度大。第一絕緣層111a可為相對厚的以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數目的重佈線層112c及重佈線層112d。第一絕緣層111a包括的絕緣材料可與第二絕緣層111b及第三絕緣層111c包括的絕緣材料不同。舉例而言，第一絕緣層111a可為例如包含核心材料、無機填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。
可在低於半導體晶片120的連接墊122的下表面的水平高度上安置第一互連構件110的第三重佈線層112c的下表面。另外，第二互連構件140的重佈線層142與第一互連構件110的第三重佈線層112c之間的距離可小於第二互連構件140的重佈線層142與半導體晶片120的連接墊122之間的距離。原因在於第三重佈線層112c可以突出的形式安置於第二絕緣層111b上，從而接觸第二互連構件140。可在半導體晶片120的主動表面與被動表面之間的水平高度上安置第一互連構件110的第一重佈線層112a及第二重佈線層112b。可以與半導體晶片120的厚度對應的厚度形成第一互連構件110。因此，可在半導體晶片120的主動表面與被動表面之間的水平高度上安置形成於第一互連構件110中的第一重佈線層112a及第二重佈線層112b。
第一互連構件110的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d的厚度可大於第二互連構件140的重佈線層142的厚度。由於第一互連構件110的厚度可與半導體晶片120的厚度相等或較半導體晶片120的厚度大，因此重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d亦可被形成為具有大的尺寸。另一方面，可以相對小的尺寸來形成第二互連構件140的重佈線層142以達成薄度。
除上述配置之外的其他配置的說明等與上述說明重疊，且因此不再對其予以贅述。同時，上述扇出型半導體封裝100B至扇出型半導體封裝100F的說明亦可被應用於扇出型半導體封裝100H。
如以上所提出，根據本發明中的示例性實施例，可提供一種其板級可靠性得以提高的扇出型半導體封裝。
儘管以上已示出並闡述了各示例性實施例，然而對於熟習此項技術者而言將顯而易見，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧半導體封裝100A、100B、100C、100D、100E、100F、100G、100H、2100‧‧‧扇出型半導體封裝110‧‧‧第一互連構件110H‧‧‧貫穿孔111、111a、111b、111c、141、2141、2241‧‧‧絕緣層112a、112b、112c、112d‧‧‧重佈線層113、143、161a、161b、161c、161d、161e、161f、161g、161h、161i、2143、2243:介層窗
120、2120、2220:半導體晶片
121、1101、2121、2221:主體
122、2122、2222:連接墊
123、150、2150、2223、2250:保護層
130、2130:囊封體
131、151、182、185、2251:開口
132:背面重佈線層
133:背面介層窗
140:第二互連構件
142、2142:重佈線層
160、2160、2260:凸塊下金屬層
160a:第一導體層
160b:第二導體層
162:外部連接墊
170:連接端子
181、183、191、192:加強層
184:樹脂層
191P、192P:凹坑
1000:電子裝置
1010、1110、2500:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050、1130‧‧‧照相機模組1060‧‧‧天線1070‧‧‧顯示器裝置1080‧‧‧電池1090‧‧‧訊號線1100‧‧‧智慧型電話1120‧‧‧電子組件2140、2240‧‧‧互連構件2170、2270‧‧‧焊料球2200‧‧‧扇入型半導體封裝2242‧‧‧配線圖案2243h‧‧‧介層窗孔2280‧‧‧底部填充樹脂2290‧‧‧模製材料2301、2302‧‧‧插入式基板C‧‧‧區I-I’、II-II’、III-III’‧‧‧線t1、t2‧‧‧厚度
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本發明的以上及其他態樣、特徵、及優點，在附圖中： 圖1是說明電子裝置系統的實例的示意性方塊圖。 圖2是說明電子裝置的實例的示意性立體圖。 圖3A及圖3B是說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4是說明扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5是說明扇入型半導體封裝安裝於插入式基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖6是說明扇入型半導體封裝嵌於插入式基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖7是說明扇出型半導體封裝的示意性剖視圖。 圖8是說明扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。 圖9是說明扇出型半導體封裝的實例的示意性剖視圖。 圖10是沿圖9所示的扇出型半導體封裝的線I-I’截取的示意性平面圖。 圖11A及圖11B分別是說明圖9所示的扇出型半導體封裝的保護層的開口及凸塊下金屬層的經修改實例的示意性剖視圖及示意性平面圖。 圖12A及圖12B分別是說明圖9所示的扇出型半導體封裝的保護層的開口及凸塊下金屬層的另一經修改實例的示意性剖視圖及示意性平面圖。 圖13是說明扇出型半導體封裝的另一實例的示意性剖視圖。 圖14是說明扇出型半導體封裝的另一實例的示意性剖視圖。 圖15是說明扇出型半導體封裝的另一實例的示意性剖視圖。 圖16是說明扇出型半導體封裝的另一實例的示意性剖視圖。 圖17是說明扇出型半導體封裝的另一實例的示意性剖視圖。 圖18是說明扇出型半導體封裝的另一實例的示意性剖視圖。 圖19是說明扇出型半導體封裝的另一實例的示意性剖視圖。
120‧‧‧半導體晶片
121‧‧‧主體
122‧‧‧連接墊
123、150‧‧‧保護層
141‧‧‧絕緣層
142‧‧‧重佈線層
143、161a、161d‧‧‧介層窗
160a‧‧‧第一導體層
160b‧‧‧第二導體層
162‧‧‧外部連接墊
II-II’‧‧‧線

Claims (34)

  1. 一種扇出型半導體封裝，包括：半導體晶片，具有主動表面及與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；囊封體，囊封所述半導體晶片的所述被動表面與所述主動表面中的每一者的至少某些部分；第一互連構件，安置於所述囊封體的一部分上與所述半導體晶片的所述主動表面上且包括電性連接至所述半導體晶片的所述連接墊的重佈線層；第一保護層，安置於所述第一互連構件上；開口，穿透所述第一保護層且暴露出所述第一互連構件的所述重佈線層的至少某些部分；凸塊下金屬層，形成於所述開口上且連接至所述第一互連構件的經暴露的所述重佈線層，其中所述凸塊下金屬層包括形成於所述開口的壁上的第一導體層以及形成於所述第一導體層上的第二導體層；以及連接端子，形成於所述凸塊下金屬層上且覆蓋所述凸塊下金屬層的延伸至所述第一保護層的一個表面上的所述第一導體層的側表面與所述第二導體層的側表面，其中所述第一互連構件包括絕緣層，所述第一互連構件的所述重佈線層安置於所述絕緣層上，所述第一保護層的彈性模數較所述第一互連構件的所述絕緣 層的彈性模數大，且其中所述第一保護層為所述扇出型半導體封裝的最外絕緣層。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一保護層的厚度大於所述第一互連構件的所述絕緣層的厚度。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一保護層的厚度為10微米或大於10微米。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一保護層的表面粗糙度為1奈米或大於1奈米。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一保護層的吸水率為1.5%或小於1.5%。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一互連構件的所述絕緣層是感光性絕緣層，且所述第一保護層是包含無機填料的非感光性絕緣層。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括具有貫穿孔的第二互連構件，其中所述半導體晶片安置於所述第二互連構件的所述貫穿孔中，且其中所述第二互連構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層與所述第一互連構件接觸並嵌於所述第一絕緣層中，所述第二重佈線層安置於所述第一絕緣層的與所述第一絕緣層的嵌有所述第一重佈線層的一個表面相對的另一表面上，且所述第一重佈線層及所述第二重佈線層電性連接至所述連接 墊。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第二互連構件更包括第二絕緣層及第三重佈線層，所述第二絕緣層安置於所述第一絕緣層上且覆蓋所述第二重佈線層，所述第三重佈線層安置於所述第二絕緣層上，且所述第三重佈線層電性連接至所述連接墊。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其更包括：背面重佈線層，安置於所述囊封體上且與所述第三重佈線層電性連接；以及第二保護層，安置於所述囊封體上，其中所述第二保護層具有開口，所述開口使所述背面重佈線層的至少部分被暴露出。
  10. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一保護層的厚度大於所述第一互連構件的所述絕緣層的厚度。
  11. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第二保護層是包含無機填料的非感光性絕緣層。
  12. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第二保護層包含的材料與所述第一保護層包含的材料相同。
  13. 如申請專利範圍第9項所述的扇出型半導體封裝，其更包括： 加強層，安置於所述囊封體上；以及樹脂層，安置於所述加強層上，其中所述背面重佈線層及所述第二保護層安置於所述樹脂層上。
  14. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述加強層包括核心材料、無機填料及絕緣樹脂。
  15. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一互連構件的所述重佈線層與所述第一重佈線層之間的距離大於所述第一互連構件的所述重佈線層與所述連接墊之間的距離。
  16. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一重佈線層的厚度較所述第一互連構件的所述重佈線層的厚度大。
  17. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一重佈線層的下表面安置於高於所述連接墊的下表面的水平高度上。
  18. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第二重佈線層安置於所述半導體晶片的所述主動表面與所述被動表面之間的水平高度上。
  19. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括具有貫穿孔的第二互連構件，其中所述半導體晶片安置於所述第二互連構件的所述貫穿孔中，且其中所述第二互連構件包括 第一絕緣層以及分別安置於所述第一絕緣層的相對的表面上的第一重佈線層及第二重佈線層，且所述第一重佈線層及所述第二重佈線層電性連接至所述連接墊。
  20. 如申請專利範圍第19項所述的扇出型半導體封裝，其中所述第二互連構件更包括安置於所述第一絕緣層上並覆蓋所述第一重佈線層的第二絕緣層以及安置於所述第二絕緣層上的第三重佈線層，且所述第三重佈線層電性連接至所述連接墊。
  21. 如申請專利範圍第20項所述的扇出型半導體封裝，其中所述第二互連構件更包括安置於所述第一絕緣層上並覆蓋所述第二重佈線層的第三絕緣層以及安置於所述第三絕緣層上的第四重佈線層，且所述第四重佈線層電性連接至所述連接墊。
  22. 如申請專利範圍第20項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度較所述第二絕緣層的厚度大。
  23. 如申請專利範圍第20項所述的扇出型半導體封裝，其中所述第一保護層的厚度大於所述第一互連構件的所述絕緣層的厚度。
  24. 如申請專利範圍第20項所述的扇出型半導體封裝，其中所述第一重佈線層的厚度較所述第一互連構件的所述重佈線層的厚度大。
  25. 如申請專利範圍第20項所述的扇出型半導體封裝，其 中所述第一重佈線層安置於所述半導體晶片的所述主動表面與所述被動表面之間的水平高度上。
  26. 如申請專利範圍第20項所述的扇出型半導體封裝，其中所述第三重佈線層的下表面安置於低於所述連接墊的下表面的水平高度上。
  27. 如申請專利範圍第1項所述的扇出型半導體封裝，其更包括具有貫穿孔的絕緣構件，其中所述半導體晶片安置於所述絕緣構件的所述貫穿孔中。
  28. 如申請專利範圍第27項所述的扇出型半導體封裝，其中所述第一保護層的厚度大於所述第一互連構件的所述絕緣層的厚度。
  29. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述囊封體包含無機填料及絕緣樹脂。
  30. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括安置於所述囊封體上的加強層，其中所述加強層的彈性模數較所述囊封體的彈性模數大。
  31. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述連接端子中的至少一者安置於扇出區中。
  32. 如申請專利範圍第31項所述的扇出型半導體封裝，其中所述凸塊下金屬層包括外部連接墊及多個介層窗，所述外部連接墊形成於所述第一保護層上，所述多個介層窗形成於所述開口中且將所述外部連接墊與所述第一互連構件的所述重佈線層連接 至彼此。
  33. 如申請專利範圍第32項所述的扇出型半導體封裝，其中在所述外部連接墊的表面上形成有各自對應於所述多個介層窗的多個凹坑。
  34. 一種扇出型半導體封裝，包括：半導體晶片，具有主動表面及與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；囊封體，囊封所述半導體晶片的所述被動表面的至少某些部分；第一互連構件，安置於所述囊封體的一部分上及所述半導體晶片的所述主動表面上且包括電性連接至所述半導體晶片的所述連接墊的重佈線層；保護層，安置於所述第一互連構件上；開口，穿透所述保護層且暴露出所述第一互連構件的所述重佈線層的至少某些部分；凸塊下金屬層，形成於所述開口上且連接至所述第一互連構件的經暴露的所述重佈線層，其中所述凸塊下金屬層包括形成於所述開口的壁上的第一導體層以及形成於所述第一導體層上的第二導體層；以及連接端子，形成於所述凸塊下金屬層上且覆蓋所述凸塊下金屬層的延伸至所述保護層的一個表面上的所述第一導體層的側表面與所述第二導體層的側表面， 其中所述第一互連構件包括絕緣層，所述第一互連構件的所述重佈線層安置於所述絕緣層上，所述保護層及所述第一互連構件的所述絕緣層中的每一者包含無機填料及絕緣樹脂，所述保護層中所包含的所述無機填料的重量百分比大於所述第一互連構件的所述絕緣層中所包含的所述無機填料的重量百分比，且其中所述保護層為所述扇出型半導體封裝的最外絕緣層。
TW105142339A 2016-06-20 2016-12-21 扇出型半導體封裝 TWI737662B (zh)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
KR20160076909 2016-06-20
??10-2016-0076909 2016-06-20
KR10-2016-0076909 2016-06-20
KR1020160107661A KR102003390B1 (ko) 2016-06-20 2016-08-24 팬-아웃 반도체 패키지
KR10-2016-0107661 2016-08-24
??10-2016-0107661 2016-08-24

Publications (2)

Publication Number Publication Date
TW201810571A TW201810571A (zh) 2018-03-16
TWI737662B true TWI737662B (zh) 2021-09-01

Family

ID=60939454

Family Applications (1)

Application Number Title Priority Date Filing Date
TW105142339A TWI737662B (zh) 2016-06-20 2016-12-21 扇出型半導體封裝

Country Status (2)

Country Link
KR (1) KR102003390B1 (zh)
TW (1) TWI737662B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102028713B1 (ko) 2018-01-19 2019-10-07 삼성전자주식회사 반도체 패키지
KR102145204B1 (ko) * 2018-08-30 2020-08-18 삼성전자주식회사 반도체 패키지
KR102160035B1 (ko) * 2018-11-06 2020-09-25 삼성전자주식회사 반도체 패키지
KR102513088B1 (ko) * 2018-11-20 2023-03-23 삼성전자주식회사 팬-아웃 센서 패키지
US20200273830A1 (en) * 2019-02-27 2020-08-27 Nepes Co., Ltd. Semiconductor device and method for manufacturing the same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200605244A (en) * 2004-07-23 2006-02-01 Advanced Semiconductor Eng Structure and formation method for conductive bump
TW201427527A (zh) * 2012-12-31 2014-07-01 Samsung Electro Mech 多層基板
TW201436660A (zh) * 2012-12-31 2014-09-16 Samsung Electro Mech 多層基板及其製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100266698B1 (ko) * 1998-06-12 2000-09-15 김영환 반도체 칩 패키지 및 그 제조방법
JP5826532B2 (ja) * 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
JPWO2013011850A1 (ja) * 2011-07-15 2015-02-23 日東電工株式会社 電子部品の製造方法および該製造方法に用いる粘着シート
US8912668B2 (en) * 2012-03-01 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. Electrical connections for chip scale packaging
KR101362715B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
KR101472633B1 (ko) * 2012-10-16 2014-12-15 삼성전기주식회사 하이브리드 적층기판, 그 제조방법 및 패키지 기판
JP6356395B2 (ja) * 2013-08-09 2018-07-11 日東電工株式会社 電子デバイス封止用樹脂シート及び電子デバイスパッケージの製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200605244A (en) * 2004-07-23 2006-02-01 Advanced Semiconductor Eng Structure and formation method for conductive bump
TW201427527A (zh) * 2012-12-31 2014-07-01 Samsung Electro Mech 多層基板
TW201436660A (zh) * 2012-12-31 2014-09-16 Samsung Electro Mech 多層基板及其製造方法

Also Published As

Publication number Publication date
TW201810571A (zh) 2018-03-16
KR102003390B1 (ko) 2019-07-24
KR20170142811A (ko) 2017-12-28

Similar Documents

Publication Publication Date Title
US11011482B2 (en) Fan-out semiconductor package
TWI657551B (zh) 扇出型半導體封裝
TWI685073B (zh) 扇出型半導體封裝
TWI758571B (zh) 扇出型半導體封裝
US10217709B2 (en) Fan-out semiconductor package
TWI729332B (zh) 扇出型半導體封裝
TWI669803B (zh) 扇出型半導體封裝
TWI667749B (zh) 扇出型半導體封裝
TW201826458A (zh) 扇出型半導體封裝
TWI662666B (zh) 扇出型半導體封裝
TW201917831A (zh) 扇出型半導體封裝
TWI658546B (zh) 扇出型半導體封裝體
TWI737662B (zh) 扇出型半導體封裝
TWI695465B (zh) 扇出型半導體封裝
US10741461B2 (en) Fan-out semiconductor package
TWI702704B (zh) 扇出型半導體封裝
TW201911505A (zh) 扇出型半導體封裝
TWI655724B (zh) 扇出型半導體封裝
TW201944560A (zh) 扇出型半導體封裝
TW201816902A (zh) 扇出型半導體封裝以及製造扇出型半導體封裝的方法
TW201929183A (zh) 扇出型半導體封裝
TW201818517A (zh) 扇出型半導體封裝
TWI667750B (zh) 扇出型半導體封裝
TW201909349A (zh) 扇出型半導體封裝以及包含該封裝的封裝基板
TW202101700A (zh) 半導體封裝