TWI662666B - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TWI662666B
TWI662666B TW106101471A TW106101471A TWI662666B TW I662666 B TWI662666 B TW I662666B TW 106101471 A TW106101471 A TW 106101471A TW 106101471 A TW106101471 A TW 106101471A TW I662666 B TWI662666 B TW I662666B
Authority
TW
Taiwan
Prior art keywords
fan
layer
semiconductor package
redistribution layer
connection pad
Prior art date
Application number
TW106101471A
Other languages
English (en)
Other versions
TW201824464A (zh
Inventor
Han Kim
金漢
Kyung Moon Jung
鄭景文
Seok Hwan Kim
金碩煥
Kyung Ho Lee
李京虎
Kang Heon Hur
許康憲
Original Assignee
Samsung Electronics Co., Ltd.
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Samsung Electronics Co., Ltd., 南韓商三星電子股份有限公司 filed Critical Samsung Electronics Co., Ltd.
Publication of TW201824464A publication Critical patent/TW201824464A/zh
Application granted granted Critical
Publication of TWI662666B publication Critical patent/TWI662666B/zh

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49838—Geometry or layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49827—Via connections through the substrates, e.g. pins going through the substrate, coaxial cables
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/525—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body with adaptable interconnections
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0233—Structure of the redistribution layers
    • H01L2224/02331—Multilayer structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0235—Shape of the redistribution layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02375—Top view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02381—Side view
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/039—Methods of manufacturing bonding areas involving a specific sequence of method steps
    • H01L2224/0391—Forming a passivation layer after forming the bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05005—Structure
    • H01L2224/05008—Bonding area integrally formed with a redistribution layer on the semiconductor or solid-state body, e.g.
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/0509—Disposition of the additional element of a single via
    • H01L2224/05091—Disposition of the additional element of a single via at the center of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05075—Plural internal layers
    • H01L2224/0508—Plural internal layers being stacked
    • H01L2224/05085—Plural internal layers being stacked with additional elements, e.g. vias arrays, interposed between the stacked layers
    • H01L2224/05089—Disposition of the additional element
    • H01L2224/0509—Disposition of the additional element of a single via
    • H01L2224/05092—Disposition of the additional element of a single via at the periphery of the internal layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/115—Manufacturing methods by chemical or physical modification of a pre-existing or pre-deposited material
    • H01L2224/1152—Self-assembly, e.g. self-agglomeration of the bump material in a fluid
    • H01L2224/11526—Self-assembly, e.g. self-agglomeration of the bump material in a fluid involving the material of the bonding area, e.g. bonding pad or under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13024—Disposition the bump connector being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/211—Disposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/28—Structure, shape, material or disposition of the layer connectors prior to the connecting process
    • H01L2224/29—Structure, shape, material or disposition of the layer connectors prior to the connecting process of an individual layer connector
    • H01L2224/29001—Core members of the layer connector
    • H01L2224/29099—Material
    • H01L2224/2919—Material with a principal constituent of the material being a polymer, e.g. polyester, phenolic based polymer, epoxy
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H01L2924/1815—Shape
    • H01L2924/1816—Exposing the passive side of the semiconductor or solid-state body
    • H01L2924/18162—Exposing the passive side of the semiconductor or solid-state body of a chip with build-up interconnect
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking
    • H01L2924/35121—Peeling or delaminating

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種扇出型半導體封裝包括：半導體晶片，具有主動表面及與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；囊封體，密封所述被動表面的至少一部分；第一連接構件，安置於所述主動表面上，且包括重佈線層及將所述連接墊電性連接至所述重佈線層的第一介層窗；保護層，安置於所述第一連接構件上；以及凸塊下金屬層，包括安置於所述保護層上的外部連接墊及將所述外部連接墊連接至所述重佈線層的第二介層窗。在豎直方向上，所述第一介層窗與所述第二介層窗安置於所述外部連接墊內且不彼此交疊。

Description

扇出型半導體封裝
[相關申請案的交叉參考] 　　本申請案主張於2016年9月29日在韓國智慧財產局提出申請的韓國專利申請案第10-2016-0125841號的優先權的權利，所述韓國專利申請案的揭露內容全文併入本案供參考。
本發明是有關於一種半導體封裝，且更具體而言，是有關於一種其中連接端子可延伸至其中安置有半導體晶片的區之外的扇出型半導體封裝。
半導體晶片技術發展的主要趨勢一直是減小組件的大小。因此，在進行封裝的領域中，隨著對小型化半導體晶片等的需求快速增加，已在進行微型化的同時要求實作多個引腳。
為滿足此種需求，已提出一種扇出型半導體封裝作為封裝技術。在為此種扇出型半導體封裝的情形中，亦可在其中安置有半導體晶片的區之外對各連接端子進行重佈線，以使得可在微型化的同時實作多個引腳。
本發明的態樣提供一種對傳遞穿過連接端子的應力等具有足夠可靠性的扇出型半導體封裝。
根據本發明的態樣，重佈線層的介層窗與凸塊下金屬層的介層窗可不在其中安置有凸塊下金屬層的外部連接墊的區之上彼此交疊。
根據本發明的態樣，一種扇出型半導體封裝包括：半導體晶片，具有主動表面及與所述主動表面相對的被動表面，主動表面上安置有連接墊；囊封體，密封半導體晶片的被動表面的至少一部分；第一連接構件，安置於半導體晶片的主動表面上，且包括重佈線層及將半導體晶片的連接墊電性連接至重佈線層的第一介層窗；保護層，安置於第一連接構件上；以及凸塊下金屬層，包括安置於保護層上的外部連接墊及將外部連接墊連接至重佈線層的第二介層窗。在與所述半導體晶片的主動表面垂直的方向上，第一介層窗與第二介層窗安置於外部連接墊內且不彼此交疊。
以下，將參考附圖對本發明的各實施例進行如下闡述。
然而，本發明可被例示為諸多不同形式且不應被視為僅限於本文所述的具體實施例。而是，提供該些實施例是為了使此揭露內容將透徹及完整，且將向熟習此項技術者充分傳達本發明的範圍。
在說明書通篇中，應理解，當稱一元件（例如層、區或晶圓（基板））「位於」另一元件「上」、「連接至」或「耦合至」另一元件時，所述元件可直接「位於」所述另一元件「上」、直接「連接至」或「耦合至」所述另一元件，抑或可存在介於所述元件與所述另一元件之間的其他元件。相反，當稱一元件「直接位於」另一元件「上」、「直接連接至」或「直接耦合至」另一元件時，則可不存在介於所述元件與所述另一元件之間的元件或層。通篇中相同編號指代相同元件。本文所用的用語「及/或」包括相關聯列出項中一或多個項的任意及所有組合。
將顯而易見的是，儘管在本文中可能使用用語「第一」、「第二」、「第三」等來闡述各種構件、組件、區、層、及/或區段，然而該些構件、組件、區、層、及/或區段不應受限於該些用語。該些用語僅用於區分各個構件、組件、區、層、或區段。因此，在不背離實施例的教示內容的條件下，下文所述的第一構件、組件、區、層、或區段亦可被稱為第二構件、組件、區、層、或區段。
在本文中，為易於說明，可使用空間相對性用語，例如「在…之上（above）」、「上方的（upper）」、「在…下面（below）」、及「下方的（lower）」等來闡述圖中所示的一個元件與另一（其他）元件的關係。應理解，所述空間相對性用語旨在除圖中所示定向以外亦包含裝置在使用或操作中的不同定向。舉例而言，若圖中的裝置被翻轉，則被闡述為在其他元件「之上」或「上方」的元件此時將被定向為在其他元件或特徵「下面」或「下方」。因此，用語「在…之上」可依據圖中的特定方向而包含上方及下方兩種定向。所述裝置亦可具有其他定向（旋轉90度或其他定向），且本文中所用的空間相對性描述語可相應地進行解釋。
本文所用術語僅用於闡述特定實施例，且本發明並非僅限於此。除非上下文中清楚地另外指明，否則本文所用的單數形式「一（a、an）」及「所述（the）」旨在亦包括複數形式。更應理解，當在本說明書中使用用語「包括（comprises及/或comprising）」時，是用於指明所述特徵、整數、步驟、操作、構件、元件、及/或其群組的存在，但不排除一或多個其他特徵、整數、步驟、操作、構件、元件、及/或其群組的存在或添加。
以下，將參考對本發明的各實施例進行說明的示意圖來闡述本發明的各實施例。在圖式中，舉例而言，由於製造技術及/或容差，可估計所示形狀的各種修改形式。因此，本發明的實施例不應被視為僅限於本文所示區的特定形狀，而是例如包括由製造而引起的形狀改變。以下實施例亦可由所述實施例中的一者或其組合構成。
下文所述本發明的內容可具有各種配置，且在本文中僅提出一種所需要的配置，但並非僅限於此。
電子裝置
圖1是示意性地說明電子裝置系統的實例的方塊圖。
參考圖1，電子裝置1000可在電子裝置1000中容置主板1010。在主板1010中，晶片相關組件1020、網路相關組件1030、其他組件1040等可物理性連接至及/或電性連接至彼此，且亦可與稍後將闡述的其他組件加以組合而因此形成各種訊號線1090。
晶片相關組件1020的實例可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器、微處理器、微控制器等；邏輯晶片，例如類比數位轉換器、應用專用積體電路（application-specific IC，ASIC）等；等等，但並非僅限於此。因此。其中亦可包括不同類型的晶片相關組件。另外，各晶片相關組件1020亦可彼此進行組合。
網路相關組件1030的實例可包括無線相容認證（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11協定族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16協定族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定及其後所提供的其他可選無線協定及有線協定，但並非僅限於此。另外，其中可包括大量的其他無線標準或協定或者有線標準或協定中的任一者。此外，網路相關組件1030亦可與晶片相關組件1020進行組合。
其他組件1040的實例可包括高頻電感器、鐵氧體電感器、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-firing ceramic，LTCC）、電磁干擾（electro-magnetic interference，EMI）濾波器、及多層式陶瓷電容器（multilayer ceramic condenser，MLCC）等，但並非僅限於此。另外，其中可包括具有各種其他用途的被動式組件等。另外，其他組件1040亦可與晶片相關組件1020及/或網路相關組件1030進行組合。
依據電子裝置1000的類型，電子裝置1000可包括可物理性連接至及/或電性連接至主板1010或可不物理性連接至及/或電性連接至主板1010的其他組件。其他組件的實例可包括例如照相機1050、天線1060、顯示器1070、電池1080、音訊編碼解碼器（圖中未示出）、視訊編碼解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存裝置（例如硬碟驅動機（圖中未示出）、光碟（compact disc，CD）驅動機（圖中未示出）、數位通用磁碟（digital versatile disk，DVD）驅動機（圖中未示出））等，但並非僅限於此。另外，可依據電子裝置1000的類型而包括用於各種用途的其他組件等。
電子裝置1000可為智慧型電話、個人數位助理、數位視訊照相機、數位靜物照相機、網路系統、電腦、監視器、平板個人電腦（personal computer，PC）、膝上型電腦、隨身型易網機電腦、電視機、視訊遊戲、智慧型手錶、自動組件等，但並非僅限於此。另外，可使用用於處理資料的其他可選電子裝置。
圖2是示意性地說明電子裝置的實例的立體圖。
參考圖2，，半導體封裝可出於各種目的而在如上所述的各種電子裝置中使用。舉例而言，主板1110可容置於智慧型電話1100的本體部分1101內，且各種組件1120可物理性連接至及/或電性連接至主板1110。另外，在本體部分1101內可容置有可物理性連接至及/或電性連接至主板1010或可不物理性連接至及/或電性連接至主板1010的其他組件（例如照相機1130等）。組件1120的一部分可為晶片相關組件，且半導體封裝100可為例如應用處理器，但並非僅限於此。電子裝置未必僅限於智慧型電話1100，而是可為如上所述的不同類型的電子裝置。
半導體封裝
半導體晶片通常具有整合於半導體晶片中的大量微電子電路，但其自身可能並不用作最終半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片自身無法不加修改地使用，而是可被封裝於電子裝置及類似裝置中，且在電子裝置及類似裝置中以封裝狀態使用。
就電性連接而言，由於半導體晶片與電子裝置的主板之間的電路寬度差異，可能需要對半導體進行封裝。詳言之，在為半導體晶片的情形中，連接墊的大小以及各連接墊之間的間距非常精細，而在為用於電子裝置中的主板的情形中，組件安裝墊的大小以及各組件安裝墊之間的間隔相較於半導體晶片的規模可能顯著大。因此，可能難以將半導體晶片直接安裝於此種主板上，且因此，可能需要其中半導體晶片與主板之間的電路寬度差異可被減小的封裝技術。
藉由此種封裝技術而製造的半導體封裝可依據半導體封裝的結構及用途而被分類成扇入型半導體封裝及扇出型半導體封裝。
以下，將參考附圖更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A示出示意性地說明在對扇入型半導體封裝進行封裝之前及之後的扇入型半導體封裝的剖視圖及平面圖，且圖3B示出示意性地說明在進行封裝之前及之後的扇入型半導體封裝的剖視圖及平面圖。
圖4是示意性地說明扇入型半導體封裝的封裝製程的剖視圖。
參考所述圖式，半導體晶片2220可包括：本體部分2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體部分2221的一個表面上且包含由鋁（Al）等形成的導電材料；以及保護膜2223（例如氧化物膜、氮化物膜等），形成於本體部分2221的一個表面上且覆蓋連接墊2222的至少一部分，並且半導體晶片2220可為處於裸露狀態的積體電路IC。在此種情形中，由於連接墊2222相對非常小，因此積體電路(integrated circuit，IC)可能難以安裝於中級印刷電路板(printed circuit board，PCB)上且難以安裝於電子裝置等的主板上。
因此，為對連接墊2222進行重佈線，可在半導體晶片2220上形成與半導體晶片2220具有相同大小的連接構件2240。可藉由以下方式來形成連接構件2240：使用例如感光性絕緣樹脂(photosensitive insulating resin，PIR)等絕緣材料在半導體晶片2220上形成絕緣層2241；形成容許暴露出連接墊2222的介層窗孔2243h；以及形成重佈線圖案2242及介層窗2243。然後，可形成保護層2250以保護連接構件2240，可形成開口2251，且然後可形成凸塊下金屬層2260等。舉例而言，藉由一系列製程，可製造出包括例如半導體晶片2220、連接構件2240、保護層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可為其中半導體晶片的連接墊(例如輸入/輸出(input/output，I/O)端子)均安置於裝置內部的封裝類型，且扇入型半導體封裝可具有適當的電性特性及相對低的製造成本。因此，用於智慧型電話的大量裝置已被製造成扇入型半導體封裝形式，且詳言之，扇入型半導體封裝正在發展以達成緊湊及快速訊號傳輸。
然而，在為扇入型半導體封裝的情形中，所有輸入/輸出端子均應安置於半導體晶片內部的空間限制可能成為問題。因此，此種結構可能難以應用於具有大量輸入/輸出端子的半導體晶片或具有小的大小的半導體晶片。另外，由於此弱點，扇入型半導體封裝無法直接安裝於電子裝置的主板上。舉例而言，即使在其中藉由重佈線製程而將半導體晶片的輸入/輸出端子的大小及間距擴大的情形中，所述輸入/輸出端子的大小以及各所述輸入/輸出端子之間的間隔可能仍不足以直接安裝於電子裝置的主板上。
圖5是示意性地說明其中扇入型半導體封裝安裝於插板基板上從而安裝於電子裝置的主板上的情形的剖視圖。
圖6是示意性地說明其中扇入型半導體封裝嵌置於插板基板中從而安裝於電子裝置的主板上的情形的剖視圖。
參考所述圖式，扇入型半導體封裝2200可具有其中半導體晶片2220的連接墊2222（例如，輸入/輸出端子）藉由插板基板2301進行重佈線的結構，且因此，可以扇入型半導體封裝2200安裝於插板基板2301上的狀態安裝於電子裝置的主板2500上。在此種情形中，焊料球2270等可藉由底部填充樹脂2280或類似材料來固定，且焊料球2270的外部部分可覆蓋以模塑材料2290或類似材料。作為另外一種選擇，扇入型半導體封裝2200亦可嵌置於單獨的插板基板2302中，並且在扇入型半導體封裝2200的嵌置狀態下，半導體晶片2220的連接墊2222（例如，輸入/輸出端子）可藉由插板基板2302進行重佈線，且因此可安裝於電子裝置的主板2500上。
如此一來，由於扇入型半導體封裝難以直接安裝於電子裝置的主板上，因此扇入型半導體封裝可需要安裝於單獨的插板基板上且然後藉由封裝製程經由再經過（re-passing）而重新安裝於電子裝置的主板上，抑或可在其嵌置於插板基板中的狀態下安裝於電子裝置的主板上並使用。
扇出型半導體封裝
圖7是扇出型半導體封裝的示意性剖視圖。
參考圖7，在為扇出型半導體封裝2100的情形中，舉例而言，半導體晶片2120的外側可由囊封體2130保護，且可藉由連接構件2140而在半導體晶片2120的外面對半導體晶片2120的連接墊2122進行重佈線。在此種情形中，可在連接構件2140上進一步形成保護層2150，且可在保護層2150的開口中形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊料球2170。半導體晶片2120可為包括本體部分2121、連接墊2122、保護膜（圖中未示出）等的積體電路（IC）。連接構件2140可包括：絕緣層2141；重佈線層2142，形成於絕緣層2141上；以及介層窗2143，將連接墊2122、重佈線層2142等電性連接至彼此。
如上所述，扇出型半導體封裝可被形成為其中輸入/輸出端子藉由形成於半導體晶片上的連接構件而被重佈線至半導體晶片外部的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子應安置於半導體晶片內部，且在此種情形中，若減小元件的大小，則需要減小球的大小及節距。因此，無法使用標準化球佈局。另一方面，在扇出型半導體封裝中，輸入/輸出端子可藉由形成於半導體晶片上的連接構件而被重佈線至半導體晶片外部，以使得即使在其中半導體晶片的大小減小的情形中仍可不加修改地使用標準化球佈局。因此，扇出型半導體封裝可在不使用稍後將闡述的單獨的插板基板的情況下安裝於電子裝置的主板上。
圖8是示意性地說明其中扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視圖。
參考圖8，可藉由焊料球2170或類似組件而將扇出型半導體封裝2100安裝於電子裝置的主板2500上。舉例而言，如上所述，由於扇出型半導體封裝2100可設置有安置於扇出型半導體封裝2100的半導體晶片2120上以使得連接墊2122能夠重佈線至超過半導體晶片2120的大小的扇出區域的連接構件2140，因此可不加修改地使用標準化球佈局，且因此，扇出型半導體封裝2100可在無需單獨的插板基板或類似組件的情況下安裝於電子裝置的主板2500上。
如此一來，由於扇出型半導體封裝可在無需單獨的插板基板的情況下安裝於電子裝置的主板上，因此扇出型半導體封裝的厚度可相較於使用插板基板的扇入型半導體封裝的厚度而減小。因此，可實作半導體封裝的微型化及輕薄度。另外，扇出型半導體封裝可具有適合於行動產品的優異的熱特性及電性特性。另外，扇出型半導體封裝可被實作得較使用印刷電路板（PCB）的普通堆疊式封裝（package-on-package，POP）類型更緊湊，且可被實作成防止出現彎曲現象及由此造成的問題。
另一方面，扇出型半導體封裝指代用於將半導體晶片安裝於電子裝置或類似裝置的主板上且用於保護半導體晶片免受外部衝擊的封裝技術，並且基於在規模、用途等方面與包括嵌置於印刷電路板（PCB）中的扇入型半導體封裝的印刷電路板（PCB）（例如插板基板或類似基板）的技術理念不同的技術理念。
以下，將參考圖式來闡述對傳輸穿過連接端子的應力等具有足夠可靠性的扇出型半導體封裝。
圖9示意性地說明扇出型半導體封裝的實例。
圖10是圖9所示扇出型半導體封裝的示意性立體圖。
參考所述圖式，根據示例性實施例的扇出型半導體封裝100A可包括：半導體晶片120，具有主動表面及與所述主動表面相對的被動表面，所述主動表面上安置有連接墊122；囊封體130，密封半導體晶片120的所述被動表面的至少一部分；連接構件140，安置於半導體晶片120的所述主動表面上；保護層150，安置於連接構件140上；以及凸塊下金屬層160，安置於保護層150上。連接構件140可包括重佈線層142及將半導體晶片120的連接墊122與重佈線層142電性連接至彼此的第一介層窗143。凸塊下金屬層160可包括形成於保護層150上的外部連接墊162及將外部連接墊162與重佈線層142電性連接至彼此的第二介層窗163。在與半導體晶片120的所述主動表面垂直的方向上，第一介層窗143與第二介層窗163可位於外部連接墊162中且可與外部連接墊162交疊，並且第一介層窗143與第二介層窗163可不彼此交疊。
電子裝置的主板通常具有較扇出型半導體封裝的連接構件的絕緣層的熱膨脹係數（thermal expansion coefficient）小的熱膨脹係數。舉例而言，主板可具有約17 ppm/℃至約18 ppm/℃的熱膨脹係數，且連接構件的絕緣層可主要使用感光性材料來形成，且因此可具有約60 ppm/℃或更高的熱膨脹係數。因此，舉例而言，當扇出型半導體封裝安裝於主板上時，由於熱膨脹係數之差而傳遞穿過連接端子（例如，焊料球）的應力等可直接施加至扇出型半導體封裝，此可在板級（board-level）可靠性方面成為問題。舉例而言，可能存在以下問題：在連接至半導體晶片的連接墊的重佈線層的介層窗中的介面分層問題以及在熱循環或衝擊可靠性測試過程中連接端子的裂縫問題。
另一方面，為防止連接端子裂縫，可考慮在連接端子與重佈線層之間引入凸塊下金屬層。在使用連接端子與重佈線層之間的凸塊下金屬層對連接端子與重佈線層進行連接的情形中，在某種程度上可減少連接端子的可靠性問題，例如，連接端子的裂縫問題。然而，提高重佈線層中的介層窗的可靠性仍存在一定的局限性。
然而，在為根據示例性實施例的扇出型半導體封裝100A的情形中，在扇出型半導體封裝100A中引入凸塊下金屬層160的同時可減小凸塊下金屬層160的第二介層窗163的大小，因而防止與連接構件140的第一介層窗143交疊。如此一來，舉例而言，當第一介層窗143與第二介層窗163被排列成不在其中安置有外部連接墊162的區之上彼此交疊時，由於施加至第二介層窗163的應力可不直接傳遞至第一介層窗143，因此可顯著減小施加至第一介層窗143的應力。因此，可提高第一介層窗143的可靠性以及連接端子170的可靠性，上述可靠性可基於其中就橫截面而言，第一介層窗143的投影平面及第二介層窗163的投影平面位於外部連接墊162的投影平面的區內的情形來提供，而在其中第一介層窗143的投影平面及/或第二介層窗163的投影平面安置於外部連接墊162的投影平面的區外部的情形中，可能會發生負面效應，例如訊號傳輸的路徑過長。此處，投影平面為與半導體晶片120的主動表面平行的平面。
另一方面，第二介層窗163的體積可大於第一介層窗143的體積。若第二介層窗163的體積小於第一介層窗143的體積，則由於第二介層窗163可在結構上較第一介層窗143不牢固，因此第二介層窗163的可靠性可能成為問題。另外，第一介層窗143、第二介層窗163及外部連接墊162可被排列成第一介層窗143的中心軸線、第二介層窗163的中心軸線及外部連接墊162的中心軸線彼此偏置（offset）。元件的中心軸線穿過所述元件的中心，且垂直於半導體晶片120的主動表面。藉由此種排列，可有效地進行應力分散，同時避免第一介層窗143與第二介層窗163在與半導體晶片120的主動表面垂直的方向上交疊。
第一介層窗143可與半導體晶片120的連接墊122接觸。連接墊122通常包含鋁（Al）且第一介層窗143通常包含銅（Cu）。舉例而言，以與之不同的方式，在其中連接墊122及第一介層窗143兩者含有非均質材料的情形中，其可靠性可降低。另外，呈上述排列的第一介層窗143及第二介層窗163可安置於半導體晶片120的外部周邊區中，詳言之，安置於半導體晶片120的外部隅角區中，以防止其中易於出現應力。另外，上述排列可僅引入其中應力顯著成為問題的一部分中，且可視需要對其餘部分應用正常堆疊形式。
儘管圖式中未說明，但亦可在其中安置有每一外部連接墊162的區之上安置多個第一介層窗143。舉例而言，多個第一介層窗143可被安置成對應於單個外部連接墊162。所述多個第一介層窗143中的至少一者可為用於訊號（S）連接的介層窗，且其餘者可為用於電源（P）連接及/或接地（G）連接的介層窗。舉例而言，當如上所述安置多個第一介層窗143時，以上說明可應用於各個介層窗。
以下，將進一步詳細地闡述包含於根據示例性實施例的扇出型半導體封裝100A中的配置。
半導體晶片120可為其中數百至數百萬個裝置整合於單個晶片中的積體電路（IC）。積體電路可為例如應用處理器晶片，例如中央處理單元（CPU）、圖形處理單元（GPU）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。半導體晶片120可基於主動晶圓來形成。在此種情形中，可使用矽（Si）、鍺（Ge）、砷化鎵（GaAs）等作為本體部分121的基礎材料。可在本體部分121中安置各種類型的電路。可設置連接墊122用於半導體晶片120與其他組件的電性連接。作為連接墊122的材料，可使用例如鋁（Al）或類似材料等導電材料，但無特別限制。可在本體部分121上形成容許暴露出連接墊122的保護膜123。保護膜123可為氧化物膜或氮化物膜，抑或可為由氧化物膜及氮化物膜形成的雙層。連接墊122的下表面可經由保護膜123而相對於囊封體130的下表面具有台階，以使得在某種程度上可防止囊封體130滲出至連接墊122的下表面。亦可在其他所需要的位置上進一步安置絕緣膜（圖中未示出）或類似組件。
囊封體130可保護半導體晶片120。半導體晶片120的密封形式並無特別限制，而是可採用任何能夠覆蓋半導體晶片120的被動表面的至少一部分的形式。舉例而言，囊封體130可覆蓋稍後闡述的第二連接構件110以及半導體晶片120的被動表面，且可填充稍後闡述的貫穿孔110H的壁表面與半導體晶片120的側表面之間的空間。另外，囊封體130亦可設置於半導體晶片120的保護膜123與連接構件140之間的空間的至少一部分中。另一方面，藉由以囊封體130來填充貫穿孔110H，囊封體130可用作黏合劑，且根據囊封體130的詳細材料而減少屈曲。
囊封體130的材料並無特別限制。舉例而言，可使用絕緣材料作為囊封體130。在此種情形中，作為絕緣材料，可使用包含無機填料及絕緣樹脂的材料，所述絕緣樹脂為例如熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或藉由其中包含例如無機填料等增強材料（詳言之，味之素構成膜（Ajinomoto build-up film，ABF）、FR-4、雙馬來醯亞胺三嗪（bismaleimide triazine，BT）、感光成像介電（photo imagable dielectric，PID）樹脂等）而形成的樹脂。亦可使用所述領域中公知的例如環氧樹脂模製化合物（epoxy molding compound，EMC）或類似材料等模塑材料。可使用其中熱固性樹脂或熱塑性樹脂以及無機填料注入芯材（例如玻璃纖維、玻璃布、玻璃織物或類似材料）的的材料，例如預浸體或類似材料。
可設置連接構件140用於對半導體晶片120的連接墊122進行重佈線。具有各種功能的數十或數百個連接墊122可經由連接構件140來重佈線，且可根據各功能藉由稍後闡述的連接端子170而物理性連接至及/或電性連接至外部裝置。連接構件140可包括絕緣層141、安置於絕緣層141上的重佈線層142、以及第一介層窗143，第一介層窗143在穿透過絕緣層141的同時將重佈線層142電性連接至連接墊122。連接構件140可根據需要由多個層構成。
作為絕緣層141的材料，可使用絕緣材料。在此種情形中，可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為絕緣材料，但並非僅限於此。舉例而言，絕緣層141可視需要為感光性絕緣層。另外，舉例而言，當絕緣層141具有感光性質時，可進一步減小絕緣層141的厚度，且可更易於獲得第一介層窗143的精細節距。絕緣層141可為包含絕緣樹脂及無機填料的感光性絕緣層。舉例而言，當絕緣層141由多個層構成時，所述多個層的材料視需要可彼此相同或可彼此不同。當絕緣層141被設置成如上所述的多層式結構時，絕緣層141可根據製程而被形成為整合形式，且因此，可無法將各絕緣層141之間的邊界辨別開。
重佈線層142可用來實質上對連接墊122進行重佈線。作為重佈線層142的材料，可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料。重佈線層142可根據相關層的設計而執行各種功能。舉例而言，可因此使用重佈線層142的接地（GND）圖案、電源（PoWeR：PWR）圖案、訊號（S）圖案等。在此種情形中，訊號（S）圖案可指示除接地（GND）圖案、電源（PWR）圖案等外的用於各種訊號（例如，資料訊號）的圖案。此外，可包括介層窗墊或類似組件。在連接構件140的重佈線層142中，可在墊圖案或類似圖案的藉由形成於保護層150中的開口151而暴露出的表面上形成表面處理層（圖中未示出）。可使用例如以下方法來形成表面處理層（圖中未示出）：電解鍍金、無電鍍金、有機可焊性保護（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等。
第一介層窗143可將在不同層中形成的連接墊122、重佈線層142等電性連接至彼此，且因此，可在扇出型半導體封裝100A中形成電性路徑。作為第一介層窗143的材料，可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料。可以導電材料來完全填充第一介層窗143，抑或可沿介層窗的壁形成導電材料。另外，可應用所述領域中已知的任何形狀，例如錐形狀、圓柱形狀等。
保護層150可保護連接構件140的重佈線層142免受外部物理及化學衝擊或類似衝擊。保護層150可具有容許暴露出連接構件140的重佈線層142的至少一部分的開口151。在為如上所述的開口的情形中，可在保護層150中形成數十至數千個開口。保護層150的材料並無特別限制。作為保護層150的材料，舉例而言，可使用包含無機填料及絕緣樹脂但不包含玻璃、纖維、玻璃布或玻璃織物的味之素構成膜（Ajinomoto build-up film，ABF）或類似材料。舉例而言，當使用味之素構成膜或類似材料時，保護層150中所包含的無機填料的重量百分比可大於連接構件140的絕緣層141中所包含的無機填料的重量百分比。在如上所述的條件下可提高保護層150的可靠性。然而，示例性實施例並非僅限於此，而是可使用已知的感光成像介電或阻焊劑。
凸塊下金屬層160可提高連接端子170的連接可靠性，且可提高扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可電性連接至連接構件140的經由保護層150的開口151而暴露出的重佈線層142。凸塊下金屬層160可藉由所述領域中公知的金屬化方法且使用已知的導電材料（例如，金屬）而形成於保護層150的開口151中且形成於保護層150的開口151上，但並非僅限於此。
凸塊下金屬層160可包括形成於保護層150上的外部連接墊162及將外部連接墊162電性連接至重佈線層142的第二介層窗163。外部連接墊162及第二介層窗163可包含例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、其合金或類似材料等導電材料。根據製造方法，外部連接墊162與第二介層窗163可加以整合，且因此，可無法將外部連接墊162與第二介層窗163之間的邊界與彼此辨別開。
連接端子170可為用於在外部對扇出型半導體封裝100A進行物理性連接及/或電性連接的額外配置。舉例而言，扇出型半導體封裝100A可經由連接端子170而安裝於電子裝置的主板上。連接端子170可由導電材料（例如，焊料或類似材料）形成，上述僅被提供作為實例，且因此，連接端子170的材料並無特別限制。連接端子170可為焊盤（land）、球、引腳、或類似組件。連接端子170可被形成為具有多層式結構或單層式結構。舉例而言，當連接端子170具有多層式結構時，連接端子170可包含銅柱及焊料，而當連接端子170具有單層結構（monolayer structure）時，連接端子170可包含錫-銀焊料或銅，上述僅被提供作為實例，且因此，並非僅限於此。
連接端子170的數目、間距、排列類型等並無特別限制，而是可根據設計規範來進行充分修改。舉例而言，連接端子170的數目可依據半導體晶片120的連接墊122的數目而為數十個至數千個，且可為更多或更少。當連接端子170為焊料球時，連接端子170可覆蓋凸塊下金屬層160的在保護層150的一個側上延伸的一側，且連接端子170的連接可靠性可進一步提高。
各連接端子170中的至少一者可安置於扇出區中。扇出區可指示其中安置有半導體晶片120的區外部的區域。舉例而言，根據示例性實施例的扇出型半導體封裝100A可為扇出型封裝。扇出型封裝相較於扇入型封裝可具有優異的可靠性，可具有多個輸入/輸出（I/O）端子，且可有利於實作三維（3 dimensional，3D）互連。另外，相較於球柵陣列（ball grid array，BGA）封裝、焊盤柵陣列（land grid array，LGA）封裝等，扇出型半導體封裝可在無需單獨的基板的情況下安裝於電子裝置上，且因此，可被製造成具有減小的封裝厚度並且可在價格競爭力方面為優異的。
根據示例性實施例的扇出型半導體封裝100A可根據需要更包括具有貫穿孔110H的第二連接構件110。第二連接構件110可根據其詳細材料而維持扇出型半導體封裝100A的剛性，且可用來確保囊封體130的厚度的均勻性。在貫穿孔110H中，半導體晶片120可被安置成與第二連接構件110間隔開預定距離。半導體晶片120的一側的周邊可被第二連接構件110環繞，上述僅被提供作為實例因而以各種方式進行修改，且可被形成為根據其形式而具有不同的功能。
第二連接構件110可由絕緣層111構成。絕緣層111的材料並無特別限制。舉例而言，可使用絕緣材料。作為絕緣材料，可使用以下材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺；或其中上述樹脂及無機填料注入芯材（例如玻璃纖維、玻璃布、玻璃織物或類似材料）的樹脂，例如，預浸體、無包殼覆銅疊層板（copper clad laminate，CCL）或類似材料），但示例性實施例並非僅限於此。
儘管圖式中未說明，但可視需要在第二連接構件110的貫穿孔110H的內壁上進一步安置金屬層。舉例而言，半導體晶片120的側表面的周邊亦可被金屬層環繞。自半導體晶片120經由金屬層而產生的熱可有效地散發至扇出型半導體封裝100A的上部部分及/或下部部分，藉此有效地屏蔽電磁波。另外，可視需要在第二連接構件110的貫穿孔110H中安置多個半導體晶片，且第二連接構件110的貫穿孔110H可被設置成多個貫穿孔。半導體晶片亦可分別安置於貫穿孔中。除半導體晶片外，可將單獨的被動式組件（例如電容器、電感器等）一起密封於貫穿孔110H中。另外，表面安裝組件可安裝於保護層150上，以位於與連接端子170實質上相同的平面上。
根據上述示例性實施例的扇出型半導體封裝100A可經由連接端子170而安裝於所述領域中公知的印刷電路板200上。印刷電路板200可為電子裝置的主板或類似組件，但並非僅限於此。舉例而言，一般而言，當半導體封裝安裝於印刷電路板上時，如上所述可能會出現半導體封裝的可靠性方面的問題。然而，在為根據示例性實施例的扇出型半導體封裝100A的情形中，可採用凸塊下金屬層160，且亦可減小凸塊下金屬層160的第二介層窗163的大小以防止與連接構件140的第一介層窗143交疊。因此，即使當半導體封裝安裝於印刷電路板200上時，仍可提高半導體封裝的可靠性。
圖11示意性地說明施加至重佈線層的介層窗的應力依據重佈線層的介層窗的中心軸線與凸塊下金屬層的介層窗的中心軸線之間的距離而發生的改變。
參考圖11，當第一介層窗143的中心軸線與第二介層窗163的中心軸線因掉落模擬（drop simulation）而靠近彼此以彼此交疊時，能夠看出，施加至第一介層窗143的應力急劇增大。舉例而言，當第一介層窗143的直徑為D1、第二介層窗163的直徑為D2且第一介層窗143的中心軸線與第二介層窗163的中心軸線之間的距離為L時，為防止第一介層窗143與第二介層窗163彼此交疊，可滿足(D1+D2)/2 ＜ L。另一方面，若第一介層窗143及/或第二介層窗163位於其中安置有外部連接墊162的區外部，則可能發生副效應。因此，舉例而言，當外部連接墊162的直徑為D時，亦可滿足L ＜ [D-(D1+D2)/2]。第一介層窗143的中心軸線及第二介層窗163的中心軸線可安置於外部連接墊162的直徑上。
圖12示意性地說明施加至重佈線層的介層窗及凸塊下金屬層的介層窗的應力依據凸塊下金屬層的介層窗的直徑而發生的改變。
參考圖12，即使當第一介層窗143與第二介層窗163不因掉落模擬而交疊，第二介層窗163的直徑逐漸減小至小於第一介層窗143的直徑時，仍能夠看出，第二介層窗163的應力UBM變得高於第一介層窗143的應力RLD。舉例而言，當第一介層窗143的直徑為D1、第二介層窗163的直徑為D2且外部連接墊162的直徑為D時，可滿足D1 ＜ D2。以不同的方式，第一介層窗143與第二介層窗163應不彼此交疊，且因此，當第一介層窗143的中心軸線與外部連接墊162的中心軸線之間的距離為E時，亦可滿足D2 ＜ (D/2+E-D1/2)。
圖13示意性地說明圖9所示扇出型半導體封裝的經修改實例。
參考圖13，根據經修改實例的扇出型半導體封裝100B可包括：第一絕緣層111a，藉此容許第二連接構件110接觸第一連接構件140；第一重佈線層112a，嵌置於第一絕緣層111a中同時接觸第一連接構件140；第二重佈線層112b，與嵌置於第一絕緣層111a中的第一重佈線層112a相對；第二絕緣層111b，安置於第一絕緣層111a上以覆蓋第二重佈線層112b；以及第三重佈線層112c，安置於第二絕緣層111b上。第一重佈線層至第三重佈線層112a、112b及112c可電性連接至連接墊122。第一重佈線層112a與第二重佈線層112b以及第二重佈線層112b與第三重佈線層112c可經由分別穿透過第一絕緣層111a及第二絕緣層111b的第一介層窗113a及第二介層窗113b而電性連接至彼此。第二連接構件110可使用根據經修改實例的扇出型半導體封裝100B作為堆疊式封裝的一部分。在此種情形中，囊封體130可具有容許暴露出第三重佈線層112c的至少一部分的開口。
由於嵌置第一重佈線層112a，因此第一連接構件140的絕緣層141的絕緣距離可為實質上恆定的。由於第二連接構件110包括相對較大數目的重佈線層112a、112b及112c，因此第一連接構件140可進一步簡化。因此，可減少因在形成第一連接構件140的製程中出現的缺陷而造成的良率降低。第一重佈線層112a可凹入第一絕緣層中，以使得第一絕緣層111a的下表面與第一重佈線層112a的下表面之間具有台階部分。因此，可防止囊封體130的材料在形成囊封體130中隨即滲出至第一重佈線層112a中而污染第一重佈線層112a。
第二連接構件110的第一重佈線層112a的下表面可被定位成較半導體晶片120的連接墊122的下表面高。另外，第一連接構件140的重佈線層142與第二連接構件110的第一重佈線層112a之間的距離可大於第一連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離，上述可基於第一重佈線層112a凹入第一絕緣層111a中來提供。第二連接構件110的第二重佈線層112b可位於半導體晶片120的主動表面與被動表面之間。第二連接構件110可被形成為具有與半導體晶片120的厚度對應的厚度，且因此，形成於第二連接構件110內的第二重佈線層112b可安置於半導體晶片120的主動表面與被動表面之間的位置處。
第二連接構件110的重佈線層112a、112b及112c中的每一者的厚度可大於第一連接構件140的重佈線層142的厚度。第二連接構件110可具有較半導體晶片120的厚度大的厚度，且重佈線層112a、112b及112c亦可被形成為具有相對較大的厚度以對應於第二連接構件110的厚度。另外，第一連接構件140的重佈線層142可被形成為具有相對減小的大小以提供輕薄度。
其他配置實質上相同於以上根據前述示例性實施例而闡述的扇出型半導體封裝100A的配置，且因此，將不再對其予以贅述。
圖14示意性地說明圖9所示扇出型半導體封裝的另一經修改實例。
參考圖14，根據經修改實例的扇出型半導體封裝100C可包括第二連接構件110。第二連接構件110可包括：第一絕緣層111a；第一重佈線層112a與第二重佈線層112b，分別安置於第一絕緣層111a的兩個表面上；第二絕緣層111b，安置於第一絕緣層111a上以覆蓋第一重佈線層112a；第三重佈線層112c，安置於第二絕緣層111b上；第三絕緣層111c，安置於第一絕緣層111a上以覆蓋第二重佈線層112b；以及第四重佈線層112d，形成於第三絕緣層111c上。第一重佈線層至第四重佈線層112a、112b、112c及112d可電性連接至半導體晶片120的連接墊122。第二連接構件110可包括相對增大數目的重佈線層112a、112b、112c及112d以使得第一連接構件140可進一步簡化。因此，可減少因在形成第一連接構件140的製程中出現的缺陷而造成的良率降低。第一重佈線層至第四重佈線層112a、112b、112c及112d可藉由分別穿透過第一絕緣層至第三絕緣層111a、111b及111c的第一介層窗至第三介層窗113a、113b及113c而電性連接至彼此。第二連接構件110可使用根據經修改實例的扇出型半導體封裝100C作為堆疊式封裝的一部分。在此種情形中，囊封體130可具有容許暴露出第四重佈線層112d的至少一部分的開口。
第一絕緣層111a可具有較第二絕緣層111b的厚度及第三絕緣層111c的厚度大的厚度。第一絕緣層111a可具有相對增大的厚度以維持第一絕緣層111a的剛性，且可採用第二絕緣層111b及第三絕緣層111c來形成相對增大數目的重佈線層，例如重佈線層112c及重佈線層112d。第一絕緣層111a可包含與第二絕緣層111b的絕緣材料及第三絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可為例如包含芯材的預浸體、無機填料及絕緣樹脂，而第二絕緣層111b及第三絕緣層111c可為包含無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜，但並非僅限於此。以與之相似的方式，第一介層窗113a的尺寸可大於第二介層窗113b及第三介層窗113c的尺寸。
第二連接構件110的第三重佈線層112c的下表面可被定位成較半導體晶片120的連接墊122的下表面低。另外，第一連接構件140的重佈線層142與第二連接構件110的第三重佈線層112c之間的距離可小於第一連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離，上述可基於其中第三重佈線層112c呈突起形式安置於第二絕緣層111b上因而與第一連接構件140接觸的結構來提供。第二連接構件110的第一重佈線層112a及第二重佈線層112b可位於半導體晶片120的主動表面與被動表面之間。第二連接構件110可被形成為具有與半導體晶片120的厚度對應的厚度，且因此，形成於第二連接構件110內的第一重佈線層112a及第二重佈線層112b可安置於半導體晶片120的主動表面與被動表面之間的位置中。
第二連接構件110的重佈線層112a、112b、112c及112d中的每一者的厚度可大於第一連接構件140的重佈線層142的厚度。第二連接構件110可具有較半導體晶片120的厚度大的厚度，且重佈線層112a、112b、112c及112d亦可被形成為具有相對較大的厚度以對應於第二連接構件110的厚度。另外，第一連接構件140的重佈線層142可被形成為具有相對減小的大小以提供輕薄度。
其他配置實質上相同於以上根據前述示例性實施例而闡述的扇出型半導體封裝100A的配置，且因此，將不再對其予以贅述。
圖15示意性地說明扇出型半導體封裝的另一實例。
參考圖15，根據另一示例性實施例的扇出型半導體封裝100D可包括：半導體晶片120，具有主動表面及與所述主動表面相對的被動表面，所述主動表面上安置有連接墊122；囊封體130，密封半導體晶片120的所述被動表面的至少一部分；連接構件140，安置於半導體晶片120的所述主動表面上；保護層150，安置於連接構件140上；以及凸塊下金屬層160，安置於保護層150上。連接構件140可包括重佈線層142及將重佈線層142電性連接至半導體晶片120的連接墊122的第一介層窗143。凸塊下金屬層160可包括形成於保護層150上的外部連接墊162及將外部連接墊162與重佈線層142電性連接至彼此的多個第二介層窗163a、163b、163c及163d。第一介層窗143以及所述多個第二介層窗163a、163b、163c及163d可位於其中安置有外部連接墊162的區上。舉例而言，多個第二介層窗163a、163b、163c及163d可被安置成對應於一個外部連接墊162。第一介層窗143以及所述多個第二介層窗163a、163b、163c及163d可在不彼此交疊的同時排列於上述區上。
以與根據示例性實施例的扇出型半導體封裝100D的方式相似的方式，舉例而言，當採用包括將外部連接墊162與重佈線層142連接至彼此的所述多個第二介層窗163a、163b、163c及163d的凸塊下金屬層160時，可藉由所述多個第二介層窗163a、163b、163c及163d來分散應力。另外，由於金屬部分藉由金屬介層窗163a、163b、163c及163d而增大，因此可確保對應力的足夠抗性。因此，可進一步減少與上述板級可靠性相關的問題。此外，所述多個第二介層窗163a、163b、163c及163d的數目並非僅限於圖式中所說明的數目，而是可為更少或更多。
另一方面，可在外部連接墊162的表面上形成多個凹坑以分別對應於所述多個第二介層窗163a、163b、163c及163d，且舉例而言，外部連接墊162的表面可為非線性的。舉例而言，當在外部連接墊162的表面上形成多個凹坑以對應於所述多個第二介層窗163a、163b、163c及163d時，凸塊下金屬層160與連接端子170之間的接觸介面可變寬，且因此，可進一步提高應力分散效應。另外，凸塊下金屬層160與連接端子170之間的黏合可藉由變寬的接觸介面而得以提高，且可進一步提高可靠性。
其他配置實質上相同於以上根據前述示例性實施例而闡述的扇出型半導體封裝100A的配置，且因此，將不再對其予以贅述。
圖16示意性地說明圖15所示扇出型半導體封裝的經修改實例。
參考圖16，根據經修改實例的扇出型半導體封裝100E可包括第二連接構件110。第二連接構件110可包括：第一絕緣層111a，與第一連接構件140接觸；第一重佈線層112a，嵌置於第一絕緣層111a中同時接觸第一連接構件140；第二重佈線層112b，與嵌置於第一絕緣層111a中的第一重佈線層112a相對；第二絕緣層111b，安置於第一絕緣層111a上以覆蓋第二重佈線層112b；以及第三重佈線層112c，安置於第二絕緣層111b上。第一重佈線層至第三重佈線層112a、112b及112c可電性連接至連接墊122。另外，第一重佈線層112a與第二重佈線層112b以及第二重佈線層112b與第三重佈線層112c可經由分別穿透過第一絕緣層111a及第二絕緣層111b的第一介層窗113a及第二介層窗113b而電性連接至彼此。
其他配置實質上相同於以上所述的根據示例性實施例的扇出型半導體封裝100A、根據經修改實例的扇出型半導體封裝100B、及根據另一示例性實施例的扇出型半導體封裝100D的配置，且因此，將不再對其予以贅述。
圖17示意性地說明圖15所示扇出型半導體封裝的另一經修改實例。
參考圖17，根據經修改實例的扇出型半導體封裝100F可包括第二連接構件110。第二連接構件110可包括：第一絕緣層111a；第一重佈線層112a與第二重佈線層112b，分別安置於第一絕緣層111a的兩個表面上；第二絕緣層111b，安置於第一絕緣層111a上以覆蓋第一重佈線層112a；第三重佈線層112c，安置於第二絕緣層111b上；第三絕緣層111c，安置於第一絕緣層111a上以覆蓋第二重佈線層112b；以及第四重佈線層112d，形成於第三絕緣層111c上。第一重佈線層至第四重佈線層112a、112b、112c及112d可電性連接至連接墊122。第二連接構件110可包括相對增大數目的重佈線層112a、112b、112c及112d以使得第一連接構件140可進一步簡化。因此，可減少因在形成第一連接構件140的製程中出現的缺陷而造成的良率降低。第一重佈線層至第四重佈線層112a、112b、112c及112d可藉由分別穿透過第一絕緣層至第三絕緣層111a、111b及111c的第一介層窗至第三介層窗113a、113b及113c而電性連接至彼此。
其他配置實質上相同於以上所述的根據示例性實施例的扇出型半導體封裝100A、根據經修改實例的扇出型半導體封裝100C、及根據另一示例性實施例的扇出型半導體封裝100D的配置，且因此，將不再對其予以贅述。
如上所述，根據示例性實施例，可提供一種對傳遞穿過連接端子的應力等具有足夠可靠性的扇出型半導體封裝。
本發明中的‘被連接’的含義不僅包括直接連接且亦包括藉由黏合層或類似組件的間接連接。另外，用語‘電性連接’意指包括物理性連接及非連接兩者在內的概念。此外，使用第一及第二的表達是為了區分各個組件，而並非限制各組件等的順序及/或重要性。在某些情形中，在不背離權利的範圍的條件下，第一組件可被稱為第二組件，且相似地，第二組件亦可被稱為第一組件。
本發明中所用的表達‘示例性實施例’、‘實例’等並不意指同一實施例，而是被提供用於著重闡述不同的具體特徵。然而，上述實例及示例性實施例並不排除所述實例及示例性實施例被實作成與其他實例的特徵進行組合。舉例而言，除非另外陳述或與其他實例中的說明相反，否則即使在其中特定實例中的說明未在另一實例中提供的情形中，所述說明亦可被理解為與另一實例相關的闡釋。
本發明中所用的術語僅用於對實例進行說明而並非旨在限制本發明。除非上下文中清楚地另外指明，否則單數表達亦包含複數表達。
儘管以上已示出及闡述了示例性實施例，但對於熟習此項技術者而言將顯而易見地是，在不背離由隨附申請專利範圍界定的本發明的範圍的條件下，可作出各種潤飾及變型。
100‧‧‧半導體封裝
100A、100B、100C、100D、100E、100F、2100‧‧‧扇出型半導體封裝
110‧‧‧第二連接構件
110H‧‧‧貫穿孔
111、141、2141、2241‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層/重佈線層
112b‧‧‧第二重佈線層/重佈線層
112c‧‧‧第三重佈線層/重佈線層
112d‧‧‧第四重佈線層/重佈線層
113a、143‧‧‧第一介層窗
113b、163‧‧‧第二介層窗
113c‧‧‧第三介層窗
120、2120、2220‧‧‧半導體晶片
121、1101、2121、2221‧‧‧本體部分
122、2122、2222‧‧‧連接墊
123、2223‧‧‧保護膜
130、2130‧‧‧囊封體
140‧‧‧連接構件/第一連接構件
142、2142‧‧‧重佈線層
150、2150、2250‧‧‧保護層
151、2251‧‧‧開口
160、2160、2260‧‧‧凸塊下金屬層
162‧‧‧外部連接墊
163a、163b、163c、163d‧‧‧第二介層窗/金屬介層窗
170‧‧‧連接端子
200‧‧‧印刷電路板
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1120‧‧‧組件
1130‧‧‧照相機
2140、2240‧‧‧連接構件
2143、2243‧‧‧介層窗
2170‧‧‧焊料球
2200‧‧‧扇入型半導體封裝
2242‧‧‧重佈線圖案
2243h‧‧‧介層窗孔
2270‧‧‧焊料球
2280‧‧‧底部填充樹脂
2290‧‧‧模塑材料
2301、2302‧‧‧插板基板
D、D1、D2‧‧‧直徑
E、L‧‧‧距離
結合附圖閱讀以下實施方式，將更清晰地理解本發明的以上及其他態樣、特徵以及其他優點，在附圖中： 圖1是示意性地說明電子裝置系統的實例的方塊圖。 圖2是示意性地說明電子裝置的實例的立體圖。 圖3A示出示意性地說明在對扇入型（fan-in）半導體封裝進行封裝之前及之後的扇入型半導體封裝的剖視圖及平面圖。 圖3B示出示意性地說明在對扇入型半導體封裝進行封裝之前及之後的扇入型半導體封裝的剖視圖及平面圖。 圖4是示意性地說明扇入型半導體封裝的封裝製程的剖視圖。 圖5是示意性地說明其中扇入型半導體封裝安裝於插板（interposer）基板上以最終安裝於電子裝置的主板上的情形的剖視圖。 圖6是示意性地說明其中扇入型半導體封裝嵌置於插板基板中以最終安裝於電子裝置的主板上的情形的剖視圖。 圖7是扇出型半導體封裝的示意性剖視圖。 圖8是示意性地說明其中扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視圖。 圖9示意性地說明扇出型半導體封裝的實例。 圖10是圖9所示扇出型半導體封裝的示意性立體圖。 圖11示意性地說明施加至重佈線層的介層窗的應力依據重佈線層的介層窗的中心軸線與凸塊下金屬層的介層窗的中心軸線之間的距離而發生的改變。 圖12示意性地說明施加至重佈線層的介層窗及凸塊下金屬層的介層窗的應力依據凸塊下金屬層的介層窗的直徑而發生的改變。 圖13示意性地說明圖9所示扇出型半導體封裝的經修改實例。 圖14示意性地說明圖9所示扇出型半導體封裝的另一經修改實例。 圖15示意性地說明扇出型半導體封裝的另一實例。 圖16示意性地說明圖15所示扇出型半導體封裝的經修改實例。 圖17示意性地說明圖15所示扇出型半導體封裝的另一經修改實例。

Claims (19)

  1. 一種扇出型半導體封裝，包括：半導體晶片，具有主動表面及與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；囊封體，密封所述半導體晶片的所述被動表面的至少一部分；第一連接構件，安置於所述半導體晶片的所述主動表面上，且所述第一連接構件包括安置於所述半導體晶片的所述主動表面上的絕緣層、安置於所述絕緣層上的重佈線層及穿透過所述絕緣層的第一介層窗，所述第一介層窗將所述半導體晶片的所述連接墊連接至所述重佈線層；保護層，安置於所述第一連接構件上；以及凸塊下金屬層，包括安置於所述保護層上的外部連接墊及穿透過所述保護層的第二介層窗，所述第二介層窗將所述外部連接墊連接至所述重佈線層，其中至少部分的所述外部連接墊突起於所述保護層的下表面；在與所述半導體晶片的所述主動表面垂直的方向上，所述第一介層窗與所述第二介層窗安置於所述外部連接墊內且不彼此交疊，所述第一介層窗的中心軸線及所述第二介層窗的中心軸線安置於所述外部連接墊的直徑上，以及所述第一介層窗的中心軸線、所述第二介層窗的中心軸線及所述外部連接墊的中心軸線彼此偏置。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二介層窗具有較所述第一介層窗的體積大的體積。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中滿足(D1+D2)/2<L<[D-(D1+D2)/2]，其中D1是所述第一介層窗的直徑，D2是所述第二介層窗的直徑，D是所述外部連接墊的直徑，且L是所述第一介層窗的所述中心軸線與所述第二介層窗的所述中心軸線之間的距離。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中滿足D1<D2<(D/2+E-D1/2)，其中D1是所述第一介層窗的直徑，D2是所述第二介層窗的直徑，D是所述外部連接墊的直徑，且E是所述第一介層窗的所述中心軸線與所述外部連接墊的所述中心軸線之間的距離。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一介層窗被設置成與所述外部連接墊對應的多個第一介層窗。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述多個第一介層窗中的至少一者是用於訊號的介層窗，且所述多個第一介層窗中的其餘者是用於電源連接的介層窗及用於接地連接的介層窗中的至少一者。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二介層窗被設置成與所述外部連接墊對應的多個第二介層窗。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述外部連接墊設置有多個凹坑，所述多個凹坑形成於所述外部連接墊的表面中且分別對應於所述多個第二介層窗。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括具有貫穿孔的第二連接構件，其中所述半導體晶片安置於所述第二連接構件的所述貫穿孔中。
  10. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第二連接構件包括：第一絕緣層；第一重佈線層，嵌置於所述第一絕緣層中並同時接觸所述第一連接構件；以及第二重佈線層，與嵌置於所述第一絕緣層中的所述第一重佈線層相對；且所述第一重佈線層及所述第二重佈線層電性連接至所述連接墊。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第二連接構件更包括：第二絕緣層，安置於所述第一絕緣層上以覆蓋所述第二重佈線層；以及第三重佈線層，安置於所述第二絕緣層上，且所述第三重佈線層電性連接至所述連接墊。
  12. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一連接構件的所述重佈線層與所述第一重佈線層之間的距離大於所述第一連接構件的所述重佈線層與所述連接墊之間的距離。
  13. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第二重佈線層安置於所述半導體晶片的所述主動表面與所述被動表面之間。
  14. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第二連接構件包括：第一絕緣層；第一重佈線層與第二重佈線層，分別安置於所述第一絕緣層的兩個表面上；第二絕緣層，安置於所述第一絕緣層上以覆蓋所述第一重佈線層；以及第三重佈線層，安置於所述第二絕緣層上；且所述第一重佈線層至所述第三重佈線層電性連接至所述連接墊。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第二連接構件更包括：第三絕緣層，安置於所述第一絕緣層上以覆蓋所述第二重佈線層；以及第四重佈線層，安置於所述第三絕緣層上，且所述第四重佈線層電性連接至所述連接墊。
  16. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一絕緣層具有較所述第二絕緣層的厚度大的厚度。
  17. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一重佈線層安置於所述半導體晶片的所述主動表面與所述被動表面之間。
  18. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第二介層窗投影至與所述半導體晶片的所述主動表面平行的平面上的面積大於所述第一介層窗投影至與所述半導體晶片的所述主動表面平行的所述平面上的面積。
  19. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述外部連接墊與所述第二介層窗是在所述外部連接墊與所述第二介層窗之間無任何邊界的整體層。
TW106101471A 2016-09-29 2017-01-17 扇出型半導體封裝 TWI662666B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1020160125841A KR102073294B1 (ko) 2016-09-29 2016-09-29 팬-아웃 반도체 패키지
??10-2016-0125841 2016-09-29

Publications (2)

Publication Number Publication Date
TW201824464A TW201824464A (zh) 2018-07-01
TWI662666B true TWI662666B (zh) 2019-06-11

Family

ID=61686635

Family Applications (1)

Application Number Title Priority Date Filing Date
TW106101471A TWI662666B (zh) 2016-09-29 2017-01-17 扇出型半導體封裝

Country Status (5)

Country Link
US (2) US10403588B2 (zh)
JP (1) JP2018056537A (zh)
KR (1) KR102073294B1 (zh)
CN (1) CN107887360B (zh)
TW (1) TWI662666B (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10756040B2 (en) * 2017-02-13 2020-08-25 Mediatek Inc. Semiconductor package with rigid under bump metallurgy (UBM) stack
KR102086363B1 (ko) * 2018-07-03 2020-03-09 삼성전자주식회사 반도체 패키지
KR102538178B1 (ko) * 2018-08-22 2023-05-31 삼성전자주식회사 유기 인터포저를 포함하는 반도체 패키지
KR102138012B1 (ko) * 2018-08-28 2020-07-27 삼성전자주식회사 팬-아웃 반도체 패키지
KR102477356B1 (ko) * 2018-09-11 2022-12-15 삼성전자주식회사 반도체 패키지
KR102427643B1 (ko) * 2018-09-27 2022-08-01 삼성전자주식회사 팬-아웃 반도체 패키지
KR102513078B1 (ko) * 2018-10-12 2023-03-23 삼성전자주식회사 반도체 패키지
KR102713129B1 (ko) * 2018-10-31 2024-10-07 삼성전자주식회사 반도체 패키지 및 이를 포함하는 안테나 모듈
KR102589683B1 (ko) * 2018-11-16 2023-10-16 삼성전자주식회사 팬-아웃 반도체 패키지
KR102465535B1 (ko) * 2018-11-26 2022-11-11 삼성전자주식회사 팬-아웃 반도체 패키지
US11257747B2 (en) * 2019-04-12 2022-02-22 Powertech Technology Inc. Semiconductor package with conductive via in encapsulation connecting to conductive element
US12021013B2 (en) * 2021-01-29 2024-06-25 Mediatek Inc. Ball pad design for semiconductor packages

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201242442A (en) * 2011-04-15 2012-10-16 Samsung Electro Mech Printed circuit board and method of manufacturing the same
CN103168358A (zh) * 2010-07-20 2013-06-19 马维尔国际贸易有限公司 嵌入式结构及其制造方法
CN104299952A (zh) * 2013-07-16 2015-01-21 台湾积体电路制造股份有限公司 在宽金属焊盘上方形成凸块结构的机制
TW201618196A (zh) * 2014-08-07 2016-05-16 史達晶片有限公司 半導體裝置以及形成雙側扇出晶圓級封裝的方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6387734B1 (en) * 1999-06-11 2002-05-14 Fujikura Ltd. Semiconductor package, semiconductor device, electronic device and production method for semiconductor package
US7088008B2 (en) 2003-03-20 2006-08-08 International Business Machines Corporation Electronic package with optimized circuitization pattern
EP1473977A3 (en) * 2003-04-28 2007-12-19 Endicott Interconnect Technologies, Inc. Electronic package with strengthened conductive pad
US6992255B2 (en) 2003-07-16 2006-01-31 International Business Machines Corporation Via and via landing structures for smoothing transitions in multi-layer substrates
TWI293789B (en) * 2006-02-27 2008-02-21 Advanced Semiconductor Eng Redistribution connecting structure of solder balls
TW200917446A (en) 2007-10-01 2009-04-16 Phoenix Prec Technology Corp Packaging substrate structure having electronic component embedded therein and fabricating method thereof
US8241954B2 (en) 2007-12-03 2012-08-14 Stats Chippac, Ltd. Wafer level die integration and method
US8343809B2 (en) * 2010-03-15 2013-01-01 Stats Chippac, Ltd. Semiconductor device and method of forming repassivation layer with reduced opening to contact pad of semiconductor die
US8080880B2 (en) 2009-03-20 2011-12-20 Infineon Technologies Ag Semiconductor device with arrangement of parallel conductor lines being insulated, between and orthogonal to external contact pads
US7989356B2 (en) 2009-03-24 2011-08-02 Stats Chippac, Ltd. Semiconductor device and method of forming enhanced UBM structure for improving solder joint reliability
US8373073B2 (en) 2009-05-29 2013-02-12 Ibiden Co., Ltd. Wiring board and method for manufacturing the same
JP5617846B2 (ja) 2009-11-12 2014-11-05 日本電気株式会社 機能素子内蔵基板、機能素子内蔵基板の製造方法、及び、配線基板
US20110198762A1 (en) * 2010-02-16 2011-08-18 Deca Technologies Inc. Panelized packaging with transferred dielectric
JP5826532B2 (ja) 2010-07-15 2015-12-02 新光電気工業株式会社 半導体装置及びその製造方法
US20130249101A1 (en) 2012-03-23 2013-09-26 Stats Chippac, Ltd. Semiconductor Method of Device of Forming a Fan-Out PoP Device with PWB Vertical Interconnect Units
KR101362715B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
KR101362714B1 (ko) * 2012-05-25 2014-02-13 주식회사 네패스 반도체 패키지, 그 제조 방법 및 패키지 온 패키지
DE112013002672T5 (de) 2012-05-25 2015-03-19 Nepes Co., Ltd Halbleitergehäuse, Verfahren zum Herstellen desselben und Gehäuse auf Gehäuse
CN103594379B (zh) * 2012-08-14 2016-08-10 钰桥半导体股份有限公司 具有内嵌半导体以及内建定位件的连线基板及其制造方法
US8901435B2 (en) * 2012-08-14 2014-12-02 Bridge Semiconductor Corporation Hybrid wiring board with built-in stopper, interposer and build-up circuitry
KR101411813B1 (ko) * 2012-11-09 2014-06-27 앰코 테크놀로지 코리아 주식회사 반도체 디바이스 및 그 제조 방법
JP2014167987A (ja) 2013-02-28 2014-09-11 Murata Mfg Co Ltd 半導体装置
EP3036766A4 (en) 2013-08-21 2017-09-06 Intel Corporation Bumpless die-package interface for bumpless build-up layer (bbul)
US9786618B2 (en) * 2015-11-16 2017-10-10 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and manufacturing method thereof

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103168358A (zh) * 2010-07-20 2013-06-19 马维尔国际贸易有限公司 嵌入式结构及其制造方法
TW201242442A (en) * 2011-04-15 2012-10-16 Samsung Electro Mech Printed circuit board and method of manufacturing the same
CN104299952A (zh) * 2013-07-16 2015-01-21 台湾积体电路制造股份有限公司 在宽金属焊盘上方形成凸块结构的机制
TW201618196A (zh) * 2014-08-07 2016-05-16 史達晶片有限公司 半導體裝置以及形成雙側扇出晶圓級封裝的方法

Also Published As

Publication number Publication date
US20180090458A1 (en) 2018-03-29
US10403588B2 (en) 2019-09-03
CN107887360B (zh) 2021-01-15
TW201824464A (zh) 2018-07-01
KR20180035573A (ko) 2018-04-06
CN107887360A (zh) 2018-04-06
US20180331054A1 (en) 2018-11-15
US10714440B2 (en) 2020-07-14
KR102073294B1 (ko) 2020-02-04
JP2018056537A (ja) 2018-04-05

Similar Documents

Publication Publication Date Title
TWI662666B (zh) 扇出型半導體封裝
US10283439B2 (en) Fan-out semiconductor package including electromagnetic interference shielding layer
US11011482B2 (en) Fan-out semiconductor package
TWI655732B (zh) 半導體封裝
TWI645526B (zh) 扇出型半導體裝置
US11195790B2 (en) Fan-out semiconductor package
TWI651818B (zh) 扇出型半導體封裝
US10217709B2 (en) Fan-out semiconductor package
TWI651823B (zh) 扇出型半導體封裝
TWI669803B (zh) 扇出型半導體封裝
TWI667749B (zh) 扇出型半導體封裝
TWI689073B (zh) 扇出型半導體封裝
TWI695465B (zh) 扇出型半導體封裝
TWI709179B (zh) 半導體封裝
TWI737662B (zh) 扇出型半導體封裝
TWI705551B (zh) 半導體封裝
TWI667750B (zh) 扇出型半導體封裝
TW202002205A (zh) 半導體封裝
TW201944560A (zh) 扇出型半導體封裝
TW201929183A (zh) 扇出型半導體封裝
TW202021063A (zh) 半導體封裝
TW201818517A (zh) 扇出型半導體封裝
TWI791818B (zh) 半導體封裝
TW202101700A (zh) 半導體封裝