TW201818517A - 扇出型半導體封裝 - Google Patents

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Abstract

一種扇出型半導體封裝包括：第一連接構件，具有貫穿孔；半導體晶片，安置於貫穿孔中且具有主動表面及被動表面，主動表面上安置有連接墊且被動表面與主動表面相對地安置；虛設晶片，安置於貫穿孔中且與半導體晶片間隔開；第二連接構件，安置於第一連接構件上、虛設晶片上及半導體晶片的主動表面上；以及囊封體，囊封第一連接構件的至少某些部分、虛設晶片的至少某些部分及半導體晶片的被動表面的至少某些部分。第一連接構件及第二連接構件各自包括重佈線層，重佈線層電性連接至連接墊。

Description

扇出型半導體封裝
本發明是有關於一種半導體封裝，且更具體而言，是有關於一種其中連接端子可在其中安置有半導體晶片的區之外延伸的扇出型半導體封裝。
近來，與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小尺寸半導體晶片等的需求的快速增加，對於在包括多個引腳的同時實作具有緊湊尺寸的半導體封裝的需求已增加。
為滿足如上所述技術要求，所建議的一種類型的封裝技術是扇出型半導體封裝。此種扇出型半導體封裝藉由在其中安置有半導體晶片的區之外對連接端子進行重佈線而具有緊湊的尺寸且可達成對多個引腳的實作。
本發明的態樣可提供一種其中翹曲問題可得以有效地解決的扇出型半導體封裝。
本發明中所建議的若干解決方案中的一者可為安置能夠控制其中囊封有半導體晶片的區中的扇出型半導體封裝的翹曲的虛設晶片。
根據本發明的態樣，一種扇出型半導體封裝可包括：第一連接構件，具有貫穿孔；半導體晶片，安置於所述貫穿孔中且具有主動表面及被動表面，所述主動表面上安置有連接墊且所述被動表面與所述主動表面相對地安置；虛設晶片，安置於所述貫穿孔中且與所述半導體晶片間隔開；第二連接構件，安置於所述第一連接構件上、所述虛設晶片上及所述半導體晶片的所述主動表面上；以及囊封體，囊封所述第一連接構件的至少某些部分、所述虛設晶片的至少某些部分及所述半導體晶片的所述被動表面的至少某些部分。所述第一連接構件及所述第二連接構件各自包括重佈線層，所述重佈線層電性連接至所述連接墊。
在下文中，將參照附圖闡述本發明中的各示例性實施例。在所述附圖中，為清晰起見，可誇大或縮短各組件的形狀、尺寸等。 電子裝置
圖1是說明電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000可容置有主板1010。主板1010可包括實體地連接至或電性地連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器、應用專用積體電路（application-specific integrated circuit，ASIC）等；或類似組件。然而，晶片相關組件1020並非僅限於此，而是可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是可包括用於各種其他目的的被動式（passive）組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
端視電子裝置1000的類型，電子裝置1000可包括可實體地連接至或電性地連接至主板1010或可不實體地連接至或不電性地連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如，硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是可端視電子裝置1000等的類型包括用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，且可為能夠處理資料的任何其他電子裝置。
圖2是說明電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，主板1110可容置於智慧型電話1100的主體1101中，且各種電子組件1120可實體地連接至或電性地連接至主板1110。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件（例如照相機模組1130）可容置於主體1101中。電子組件1120中的某些電子組件可為晶片相關組件1020，且半導體封裝100可為例如晶片相關組件中的應用處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。 半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片本身無法用作完成的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片通常無法在單獨狀態下使用，而是被封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
由於在電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度差，因此需要進行半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的各連接墊之間的間隔是非常精細的，但在電子裝置中使用的主板的組件安裝墊的尺寸及主板的各組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及各連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，且需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
端視半導體封裝的結構及目的，利用封裝技術製造的半導體封裝可被劃分成扇入型半導體封裝及扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述所述扇入型半導體封裝及所述扇出型半導體封裝。 扇入型半導體封裝
圖3A及圖3B是說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4是說明扇入型半導體封裝的封裝製程的示意性剖視圖。
參照所述圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：主體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於主體2221的一個表面上且包含例如鋁（Al）等導電材料；以及例如氧化物膜、氮化物膜等保護層2223，形成於主體2221的一個表面上且覆蓋連接墊2222的至少某些部分。此處，由於連接墊2222非常小，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板上等。
因此，端視半導體晶片2220的尺寸，可在半導體晶片2220上形成連接構件2240以對連接墊2222進行重佈線。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接墊2222開口的介層窗孔2243h；且接著形成配線圖案2242及介層窗2243。接著，可形成保護連接構件2240的保護層2250，可形成開口2251，且可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、保護層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有其中所述半導體晶片的所有的連接墊（例如，輸入/輸出（input/output，I/O）端子）均安置於所述半導體晶片內的封裝形式，可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳言之，已開發出安裝於智慧型電話中的諸多元件以在具有緊湊尺寸的同時使得能夠達成快速訊號轉移。
然而，由於所有的輸入/輸出端子均需要安置於扇入型半導體封裝中的半導體晶片內，因此，扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。原因在於即使藉由重佈線製程增大了半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5是說明其中扇入型半導體封裝安裝於插板基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖6是說明其中扇入型半導體封裝嵌於插板基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
參照所述圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由插板基板2301再次進行重佈線，且扇入型半導體封裝2200可在其中扇入型半導體封裝2200安裝於插板基板2301上的狀態下最終安裝於電子裝置的主板2500上。此處，可藉由底部填充樹脂2280等來固定焊料球2270等，且半導體晶片2220的外表面可被覆蓋以模製材料2290等。作為另外一種選擇，扇入型半導體封裝2200可嵌於單獨的插板基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在扇入型半導體封裝2200嵌於插板基板2302中的狀態下藉由插板基板2302再次進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的插板基板上且接著可藉由封裝製程安裝於電子裝置的主板上，或者可在其中扇入型半導體封裝嵌於插板基板中的狀態下在電子裝置的主板上安裝及使用。 扇出型半導體封裝
圖7是說明扇出型半導體封裝的示意性剖視圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外表面可被囊封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而在半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成保護層2150，且在保護層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊料球2170。半導體晶片2120可為包括主體2121、連接墊2122、保護層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142及將連接墊2122與重佈線層2142電性連接至彼此的介層窗2143。
如上所述，所述扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於所述半導體晶片上的連接構件而在所述半導體晶片之外進行重佈線並安置於所述半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要安置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及節距，以使得可能無法在扇入型半導體封裝中使用標準化球佈局。另一方面，所述扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子如上所述藉由形成於半導體晶片上的連接構件而在半導體晶片之外進行重佈線並安置於半導體晶片之外的形式。因此，即使在其中半導體晶片的尺寸減小的情形中，實際上仍可在扇出型半導體封裝中使用標準化球佈局，以使得所述扇出型半導體封裝可在不使用單獨的插板基板的條件下安裝於電子裝置的主板上，如以下所闡述。
圖8是說明其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
參照所述圖式，扇出型半導體封裝2100可藉由焊料球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸外的扇出區，以使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的插板基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於所述扇出型半導體封裝可在不使用單獨的插板基板的條件下安裝於電子裝置的主板上，因此所述扇出型半導體封裝可以較使用插板基板的扇入型半導體封裝的厚度小的厚度來實作。因此，所述扇出型半導體封裝可被微型化及薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，以使得所述扇出型半導體封裝尤其適合用於行動產品。因此，所述扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的通用堆疊封裝（package-on-package，POP）型的形式更為緊湊的形式，且可解決因出現翹曲（warpage）現象而產生的問題。
所述扇出型半導體封裝指代用於如上所述將半導體晶片安裝於電子裝置等的主板上且保護所述半導體晶片不受外部衝擊的封裝技術，且所述扇出型半導體封裝在概念上不同於具有與扇出型半導體封裝的規模、目的等不同的規模、目的等的印刷電路板（PCB）（例如插板基板等）的概念，且所述印刷電路板中嵌置有扇入型半導體封裝。
在下文中將參照圖式闡述其中翹曲問題可得以有效解決的扇出型半導體封裝。
圖9是說明扇出型半導體封裝的實例的示意性剖視圖。
圖10是沿圖9所示線I-I'截取的扇出型半導體封裝的示意性平面圖。
參照所述圖式，根據實例的扇出型半導體封裝100A可包括：第一連接構件110，具有第一貫穿孔110Ha、第二貫穿孔110Hb、及第三貫穿孔110Hc；第一半導體晶片120a及第二半導體晶片120b，分別安置於第一連接構件110的第一貫穿孔110Ha及第二貫穿孔110Hb中且具有主動表面及被安置成與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；虛設晶片125a，安置於第一連接構件110的第三貫穿孔110Hc中且安置於其中未安置第一半導體晶片120a及第二半導體晶片120b的區中；囊封體130，囊封第一連接構件110的至少某些部分、虛設晶片125a的至少某些部分以及第一半導體晶片120a及第二半導體晶片120b的被動表面的至少某些部分；第二連接構件140，安置於第一連接構件110上、虛設晶片125上、以及第一半導體晶片120a及第二半導體晶片120b的主動表面上；保護層150，安置於第二連接構件140上；凸塊下金屬層160，形成於保護層150的開口151上；以及連接端子170，安置於凸塊下金屬層160上。
在其中半導體晶片120a'及半導體晶片120b'分別安置於第一連接構件110'的貫穿孔110Ha'及貫穿孔110Hb'中的情形中，如圖17及圖18所示，第一連接構件110'的絕緣材料的熱膨脹係數（coefficient of thermal expansion，CTE）可相對大於半導體晶片120a'及半導體晶片120b'的熱膨脹係數，以使得可因熱膨脹係數失配而產生扇出型半導體封裝的嚴重翹曲。因此，在安裝焊料球170'的製程中可出現表面安裝技術（surface mount technology，SMT）缺陷或者在製造產品時可出現因層間介面分層等而導致的缺陷。為解決上述翹曲問題，半導體晶片120a'及半導體晶片120b'可安置於扇出型半導體封裝的中心處且半導體晶片120a'及半導體晶片120b'可被安置成與彼此間隔開。然而，在其中難以在配線設計中調整半導體晶片120a'及半導體晶片120b'的安置的情形中，亦即，在其中半導體晶片120a'及半導體晶片120b'應被安置成偏向扇出型半導體封裝的一個側的情形中，翹曲可能仍成問題。
在其中半導體晶片120a'及半導體晶片120b'應被安置成偏向扇出型半導體封裝的一個側的情形中，當在回焊製程中向扇出型半導體封裝施加熱量時，其中安置有半導體晶片120a'及半導體晶片120b'的區的局部翹曲與其中未安置半導體晶片120a'及半導體晶片120b'的區的局部翹曲可彼此不同。亦即，在其中安置有半導體晶片120a'及半導體晶片120b'的區中因半導體晶片120a'及半導體晶片120b'被偏向安置而產生局部翹曲的情形中，在其中未安置半導體晶片120a'及半導體晶片120b'的區中的相對方向上可產生局部翹曲。在此種情形中，當一個方向上的翹曲得以改善時，另一方向上的翹曲會被劣化，因而可能難以控制扇出型半導體封裝的總體翹曲，如圖19A及圖19B所示。
另一方面，在其中於其中未安置半導體晶片120a及半導體晶片120b的區中安置虛設晶片125a的情形中，即使一或多個半導體晶片120a及半導體晶片120b被安置成偏向扇出型半導體封裝100A的一個側，如在根據實例的扇出型半導體封裝100A中，在兩個區中的不同方向上產生的局部翹曲亦可互相抵消。結果，如圖20A及圖20B所示，扇出型半導體封裝100A的總體翹曲可得以改善。然而，使用虛設晶片125a可有利於在室溫下改善翹曲，但可不利於在例如回焊製程等高溫製程下控制翹曲。亦即，藉由簡單地插入虛設晶片125a可能難以在高溫下而非在室溫下控制翹曲。
因此，根據實例的扇出型半導體封裝100A可包括第一連接構件110，且第一連接構件110可有利於端視某一材料或結構而維持扇出型半導體封裝100A的剛度以利於在高溫下控制翹曲。另外，第一連接構件110可包括與第二連接構件140接觸的第一重佈線層112a及與囊封體130接觸的第二重佈線層112b。在此種情形中，安置於相對較高的水平高度處的第二重佈線層112b的厚度可較安置於相對較低的水平高度處的第一重佈線層112a的厚度大，且包含於安置於相對較高的水平高度處的第二重佈線層112b中的銅的含量可較包含於安置於相對較低的水平高度處的第一重佈線層112a中的銅的含量大。亦即，第一連接構件110的上部銅部分可較第一連接構件110的下部銅部分大。因此，第一連接構件110的剛度可能會增加因插入虛設晶片125a而增加的剛度。結果，在室溫及高溫兩者下的翹曲均可得以改善。
將在下文中更詳細地闡述根據實例的包含於扇出型半導體封裝100A中的相應組件。
第一連接構件110可維持扇出型半導體封裝100A的剛度，並用於確保囊封體130的厚度的均勻度。另外，第一連接構件110可包括對半導體晶片120a及半導體晶片120b的連接墊122a及連接墊122b進行重佈線以因此使第二連接構件140的層的數目減少的重佈線層112a及重佈線層112b。第一連接構件110可具有貫穿孔110Ha、貫穿孔110Hb、及貫穿孔110Hc。貫穿孔110Ha、貫穿孔110Hb、及貫穿孔110Hc中可分別安置有半導體晶片120a及半導體晶片120b以及虛設晶片125a，以與第一連接構件110間隔開預定距離。半導體晶片120a的側表面及半導體晶片120b的側表面以及虛設晶片125a的側表面可被第一連接構件110環繞。然而，可作出各種修改而成為另一形式。另外，第一連接構件110可端視第一連接構件110的形式而執行另一功能。
第一連接構件110可包括：絕緣層111，接觸第二連接構件140；第一重佈線層112a，接觸第二連接構件140且嵌於絕緣層111中；以及第二重佈線層112b，安置於絕緣層111的與其中嵌有第一重佈線層112a的絕緣層111的一個表面相對的另一表面上。另外，第一連接構件110可包括穿透過絕緣層111並將第一重佈線層112a與第二重佈線層112b電性連接至彼此的介層窗113。同時，由於在絕緣層111中嵌有第一重佈線層112a，因此第二連接構件140的絕緣層141的絕緣距離可相較於其中在絕緣層111中未嵌有第一重佈線層112a的情形而為相對恆定的。
絕緣層111的材料不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；其中將熱固性樹脂或熱塑性樹脂與無機填料浸入於例如玻璃佈（或玻璃纖維）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。作為另外一種選擇，亦可使用光刻方法可應用於的感光成像介電（PID）樹脂作為所述絕緣材料。
重佈線層112a及重佈線層112b可用於對半導體晶片120a及半導體晶片120b的連接墊122a及連接墊122b進行重佈線，且可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料作為重佈線層112a及重佈線層112b中的每一者的材料。重佈線層112a及重佈線層112b可端視其對應層的設計而執行各種功能。舉例而言，重佈線層112a及重佈線層112b可包括接地（ground，GND）圖案、功率（power，PWR）圖案、訊號（signal，S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、功率（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a及重佈線層112b可包括介層窗墊、連接端子墊等。
若需要，在經由在囊封體130中形成的開口131而自重佈線層112a及重佈線層112b暴露出的重佈線層112b的某些部分上可更形成表面處理層（圖中未示出）。所述表面處理層（圖中未示出）並不受特別限制，只要所述表面處理層在相關技術中是習知的即可，且所述表面處理層可利用例如電解鍍金、無電鍍金、有機可焊性保護（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等形成。
第二重佈線層112b的厚度可較第一重佈線層112a的厚度大。另外，包含於第二重佈線層112b中的銅的含量可較包含於第一重佈線層112a中的銅的含量大。可引入第一連接構件110以使得扇出型半導體封裝100A的翹曲可與虛設晶片125a一起得以更有效地控制。此處，在其中第二重佈線層112b被設計成較第一重佈線層112a大且具有較第一重佈線層112a的銅部分大的銅部分的情形中，可更有效地在高溫下控制翹曲。
介層窗113可對形成於不同層上的重佈線層112a及重佈線層112b進行電性連接，從而在第一連接構件110中形成電性路徑。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料作為介層窗113中的每一者的材料。介層窗113可被完全地填充以導電材料，或者所述導電材料可沿介層窗孔的壁而形成。另外，介層窗113中的每一者可具有在相關技術中習知的所有形狀，例如錐形形狀、柱形形狀等。當形成介層窗113的孔時，第一重佈線層112a的墊中的某些墊可充當塞子（stopper），且因此在介層窗113中的每一者具有上表面的寬度較下表面的寬度大的錐形形狀的製程中可為有利的。在此種情形中，介層窗113可與第二重佈線層112b的某些部分整合。
半導體晶片120a及半導體晶片120b可為被設置成將數量為數百個至數百萬個的元件或更多元件整合於單個晶片中的積體電路（IC）。作為非限制性實例，第一半導體晶片120a可為例如動態隨機存取記憶體（DRAM）等記憶體晶片，且第二半導體晶片120b可為控制器晶片。然而，第一半導體晶片120a及第二半導體晶片120b並非僅限於此。
半導體晶片120a及半導體晶片120b可基於主動晶圓而形成。在此種情形中，半導體晶片120a及半導體晶片120b的主體121a及主體121b中的每一者的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在主體121a及主體121b上可形成各種電路。連接墊122a及連接墊122b可將半導體晶片120a及半導體晶片120b電性連接至其他組件，且可使用例如鋁（Al）等導電材料作為連接墊122a及連接墊122b中的每一者的材料。在主體121a及主體121b上可分別形成暴露出連接墊122a及連接墊122b的保護層123a及保護層123b，且保護層123a及保護層123b可為氧化物膜、氮化物膜等、或者氧化物膜與氮化物膜構成的雙層。藉由保護層123a及保護層123b，連接墊122a及連接墊122b的下表面可具有相對於囊封體130的下表面的台階。因此，在某種程度上可防止其中囊封體130滲透入連接墊122a及連接墊122b的下表面的現象。亦可在其他需要的位置中更安置有絕緣層（圖中未示出）等。同時，半導體晶片120a及半導體晶片120b的其上形成有連接墊122a及連接墊122b的一個表面可為主動表面，而半導體晶片120a及半導體晶片120b的與半導體晶片120a及半導體晶片120b的一個表面相對的另一表面可為被動表面。
虛設晶片125a可由與半導體晶片120a及半導體晶片120b中的每一者的材料相似的材料形成。因此，虛設晶片125的材料、形狀等不受特別限制，只要虛設晶片125可控制局部翹曲即可。舉例而言，虛設晶片125a亦可為被設置成將數量為數百個至數百萬個的元件或更多元件整合於單個晶片中的積體電路。虛設晶片125a可具有任意另一功能，只要虛設晶片125a可用作虛設元件即可。虛設晶片125a可相對於半導體晶片120a及半導體晶片120b電性絕緣。
囊封體130可保護第一連接構件110、半導體晶片120a及半導體晶片120b、以及虛設晶片125a。囊封體130的囊封形式不受特別限制，但可為其中囊封體130環繞第一連接構件110的至少某些部分、半導體晶片120a及半導體晶片120b的至少某些部分以及虛設晶片125a的至少某些部分的形式。舉例而言，囊封體130可覆蓋第一連接構件110的上部部分、半導體晶片120a及半導體晶片120b的上部部分、以及虛設晶片125a的上部部分，且填充貫穿孔110Ha的壁、貫穿孔110Hb的壁、及貫穿孔110Hc的壁與半導體晶片120a的側表面及半導體晶片120b的側表面以及虛設晶片125a的側表面之間的空間。另外，囊封體130亦可填充半導體晶片120a及半導體晶片120b的保護層123a及保護層123b與第二連接構件140之間的空間的至少某些部分。同時，囊封體130可填充貫穿孔110Ha、貫穿孔110Hb、及貫穿孔110Hc，以因此充當黏合劑並端視材料而減少半導體晶片120a及半導體晶片120b以及虛設晶片125a的彎曲（buckling）。
囊封體130的材料不受特別限制。舉例而言，可使用絕緣材料來形成囊封體130。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；具有例如浸入於熱固性樹脂及熱塑性樹脂中的無機填料等加強材料的樹脂，例如味之素構成膜、FR-4、雙馬來醯亞胺三嗪、感光成像介電樹脂等。另外，亦可使用例如環氧樹脂模製化合物（epoxy molding compound，EMC）等習知模製材料。
具有各種功能的數十至數百個連接墊122a及連接墊122b可藉由第二連接構件140而進行重佈線，且可經由以下將端視所述功能所闡述的連接端子170而實體地連接至或電性地連接至外源。第二連接構件140可包括：絕緣層141；重佈線層142，安置於絕緣層141上；以及介層窗143，穿透過絕緣層141並將各重佈線層142連接至彼此。在根據實例的扇出型半導體封裝100A中，第二連接構件140可由單個層形成，但並非僅限於此。因此，第二連接構件140亦可由多個層形成。
可使用絕緣材料作為絕緣層141的材料。在此種情形中，除上述絕緣材料之外，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為所述絕緣材料。在此種情形中，絕緣層141可被形成為具有較小的厚度，且可更容易地達成介層窗143的精細節距。在其中絕緣層141的數目為多個的情形中，若需要，則相應層的絕緣材料可彼此相同且亦可彼此不同。另外，所述多個絕緣層可端視製程而彼此整合，以使得各絕緣層141之間的邊界可不輕易為明顯的。
重佈線層142可實質上用於對連接墊122a及連接墊122b進行重佈線，且可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料作為重佈線層142中的每一者的材料。重佈線層142可端視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、功率（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、功率（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括介層窗墊、連接端子墊等。
若需要，則在自重佈線層142暴露出的圖案的某些部分上可進一步形成表面處理層（圖中未示出）。所述表面處理層（圖中未示出）並不受特別限制，只要所述表面處理層在相關技術中是所習知的即可，且所述表面處理層可利用例如電解鍍金、無電鍍金、有機可焊性保護、或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金鍍覆、熱空氣焊料均塗等來形成。
介層窗143可對在不同的層上形成的重佈線層142、連接墊122a及連接墊122b等進行電性連接，從而在扇出型半導體封裝100A中形成電性路徑。可使用例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等導電材料作為介層窗143中的每一者的材料。介層窗143可被完全地填充以所述導電材料，或所述導電材料亦可沿所述介層窗的壁形成。另外，介層窗143可具有在相關技術中的習知所有形狀，例如錐形形狀、柱形形狀等。
第一連接構件110的重佈線層112a及重佈線層112b的厚度可較第二連接構件140的重佈線層142的厚度大。由於第一連接構件110可具有與半導體晶片120a及半導體晶片120b的厚度相等或較半導體晶片120a及半導體晶片120b的厚度大的厚度，因此端視第一連接構件110的規模，在第一連接構件110中形成的重佈線層112a及重佈線層112b可被形成為相對較大。另一方面，第二連接構件140的重佈線層142可被形成為相對較小以達成薄度。
可額外地配置保護層150以保護第二連接構件140不受外部物理損壞或化學損壞。保護層150可具有暴露出第二連接構件140的重佈線層142的至少某些圖案的開口151。開口151可暴露出重佈線層142的整個表面或重佈線層142的表面的僅一部分。保護層150的材料不受特別限制，而是可為例如感光成像介電樹脂等感光性絕緣材料。作為另外一種選擇，亦可使用阻焊劑作為保護層150的材料。作為另外一種選擇，可使用不包含核心材料而是包含無機填料及絕緣樹脂的味之素構成膜作為保護層150的材料。
可額外地配置凸塊下金屬層160以提高連接端子170的連接可靠性，從而提高板級可靠性。凸塊下金屬層160可安置於保護層150的開口151中的壁上及第二連接構件140的被暴露的重佈線層142的壁上。凸塊下金屬層160可藉由使用習知導電材料（例如，金屬）的習知金屬化方法而形成。在某種情形中，凸塊下金屬層160可包括多個介層窗。在此種情形中，可靠性可得以提高。在所述多個介層窗中的每一者中可形成朝向內部的凹坑。在此種情形中，可靠性可得以提高。
可額外地配置有連接端子170以在外部實體地或電性地對扇出型半導體封裝100A進行連接。舉例而言，扇出型半導體封裝100A可經由連接端子170而安裝於電子裝置的主板上。連接端子170中的每一者可由例如焊料等導電材料形成。然而，此僅為實例，且連接端子170中的每一者的材料並非僅限於此。連接端子170中的每一者可為焊盤（land）、球、引腳等。連接端子170可由多個層或單個層形成。當連接端子170由多個層形成時，連接端子170可包含銅柱及焊料。當連接端子170由單個層形成時，連接端子170可包含錫-銀焊料或銅。然而，此僅為實例，且連接端子170並非僅限於此。連接端子170的數目、間隔、安置形式等不受特別限制，而是可由熟習此項技術者端視設計詳情而進行充分地修改。舉例而言，根據半導體晶片120a及半導體晶片120b的連接墊122a及連接墊122b的數目，連接端子170可被設置成數十至數千的數量，但並非僅限於此，且亦可被設置成數十至數千或更多的數量或者數十至數千或更少的數量。
連接端子170中的至少一者可安置於扇出區中。所述扇出區為除其中安置有半導體晶片120a及半導體晶片120b的區之外的區。亦即，根據實例的扇出型半導體封裝100A可為扇出型封裝。相較於扇入型封裝而言，所述扇出型封裝可具有極佳的可靠性，所述扇出型封裝可實作多個輸入/輸出（I/O）端子，且可有利於3D連接。另外，相較於球柵陣列（ball grid array，BGA）封裝、焊盤柵陣列（land grid array，LGA）封裝等而言，所述扇出型封裝可在無需單獨的板的條件下安裝於電子裝置上。因此，所述扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
儘管圖中未示出，然而若需要，則亦可在貫穿孔110Ha的壁上、貫穿孔110Hb的壁上及貫穿孔110Hc的壁上形成金屬層以輻射熱量並阻擋電磁干擾（EMI）。另外，除半導體晶片120a及半導體晶片120b以及虛設晶片125a之外，亦可在貫穿孔110Ha、貫穿孔110Hb及貫穿孔110Hc中安置並囊封例如電容器（condenser）、電感器等單獨的被動式組件（圖中未示出）。另外，表面安裝技術組件（圖中未示出）可安裝於保護層150上。
圖11是沿圖9所示線I-I'截取的扇出型半導體封裝的另一示意性平面圖。
參照所述圖式，根據實例的扇出型半導體封裝100A可包括較大數目的貫穿孔110Ha、貫穿孔110Hb、貫穿孔110Hc及貫穿孔110Hd，且可包括較大數目的虛設晶片125a及虛設晶片125b。亦即，端視扇出型半導體封裝的尺寸或包含於扇出型半導體封裝中的半導體晶片120a及半導體晶片120b的安置形式，亦可安置較大數目的虛設晶片125a及虛設晶片125b以控制翹曲。
圖12是說明扇出型半導體封裝的另一實例的示意性剖視圖。
圖13是沿圖12所示線II-II'截取的扇出型半導體封裝的示意性平面圖。
參照所述圖式，根據另一實例的扇出型半導體封裝100B可包括：第一連接構件110，具有貫穿孔110H；第一半導體晶片120a及第二半導體晶片120b，彼此一起安置於第一連接構件110的貫穿孔110H中且具有主動表面及被安置成與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；虛設晶片125a，與第一半導體晶片120a及第二半導體晶片120b一起安置於第一連接構件110的貫穿孔110H中且安置於其中未安置第一半導體晶片120a及第二半導體晶片120b的區中；囊封體130，囊封第一連接構件110的至少某些部分、虛設晶片125a的至少某些部分以及第一半導體晶片120a及第二半導體晶片120b的被動表面的至少某些部分；第二連接構件140，安置於第一連接構件110上、虛設晶片125上以及第一半導體晶片120a及第二半導體晶片120b的主動表面上；保護層150，安置於第二連接構件140上；凸塊下金屬層160，形成於保護層150的開口151上；以及連接端子170，安置於凸塊下金屬層160上。
在其中於其中未安置半導體晶片120a及半導體晶片120b的區中安置虛設晶片125a的情形中，即使一或多個半導體晶片120a及半導體晶片120b被安置成偏向扇出型半導體封裝100B的一個側，如在根據另一實例的扇出型半導體封裝100B中，在兩個區中的不同方向上產生的局部翹曲亦可互相抵消。因此，扇出型半導體封裝100B的總體翹曲可得以改善。
將不再對與先前闡述的配置重疊的配置予以贅述。同時，若需要，則根據實例的扇出型半導體封裝100A的結構與根據另一實例的扇出型半導體封裝100B的結構可與彼此進行組合，只要所述結構不會互相衝突即可。
圖14是沿圖12所示線II-II'截取的扇出型半導體封裝的另一示意性平面圖。
參照所述圖式，根據另一實例的扇出型半導體封裝100B亦可包括安置於貫穿孔110H中的較大數目的虛設晶片125a及虛設晶片125b。亦即，端視扇出型半導體封裝的尺寸或包含於扇出型半導體封裝中的半導體晶片120a及半導體晶片120b的安置形式，亦可安置較大數目的虛設晶片125a及虛設晶片125b以控制翹曲。
圖15是說明扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，在根據另一實例的扇出型半導體封裝100C中，第一連接構件110可包括：第一絕緣層111a，接觸第二連接構件140；第一重佈線層112a，接觸第二連接構件140且嵌於第一絕緣層111a中；第二重佈線層112b，安置於第一絕緣層111a的與第一絕緣層111a的其中嵌有第一重佈線層112a的一個表面相對的另一表面上；第二絕緣層111b，安置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第三重佈線層112c，安置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b、及第三重佈線層112c可電性連接至連接墊122a及連接墊122b。同時，第一重佈線層112a與第二重佈線層112b以及第二重佈線層112b與第三重佈線層112c可經由分別穿透過第一絕緣層111a及第二絕緣層111b的第一介層窗及第二介層窗（圖中未示出）而電性連接至彼此。
由於在第一絕緣層111a中嵌有第一重佈線層112a，因此如上所述，第二連接構件140的絕緣層141的絕緣距離可為實質上恆定的。由於第一連接構件110可包括大數目的重佈線層112a、重佈線層112b及重佈線層112c，因此可進一步簡化第二連接構件140。因此，可改善因在形成第二連接構件140的製程中出現的缺陷而導致的良率的下降。第一重佈線層112a可凹陷於第一絕緣層111a中，以使得第一絕緣層111a的下表面可具有相對於第一重佈線層112a的下表面的台階。結果，當形成囊封體130時，可防止其中囊封體130的材料滲透，從而污染第一重佈線層112a的現象。
可在較半導體晶片120的連接墊122的下表面高的水平高度上安置第一連接構件110的第一重佈線層112a的下表面。另外，第二連接構件140的重佈線層142與第一連接構件110的第一重佈線層112a之間的距離可較第二連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離大。原因在於第一重佈線層112a可凹陷於第一絕緣層111a中。可在半導體晶片120的主動表面與被動表面之間的水平高度上安置第一連接構件110的第二重佈線層112b。可以與半導體晶片120的厚度對應的厚度形成第一連接構件110。因此，可在半導體晶片120的主動表面與被動表面之間的水平高度上安置形成於第一連接構件110中的第二重佈線層112b。
第一連接構件110的重佈線層112a、重佈線層112b、及重佈線層112c的厚度可較第二連接構件140的重佈線層142的厚度大。由於第一連接構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此端視第一連接構件110的規模，重佈線層112a、重佈線層112b、及重佈線層112c可被形成為相對大的。第二連接構件140的重佈線層142可被形成為相對小的以達成薄度。
第三重佈線層112c的厚度可較第一重佈線層112a的厚度大。另外，包含於第三重佈線層112c中的銅的含量可較包含於第一重佈線層112a中的銅的含量大。可引入第一連接構件110，以使得扇出型半導體封裝100C的翹曲可與虛設晶片125a一起得以更有效地控制。此處，在其中安置於相對最高的水平高度處的第三重佈線層112c被設計成較安置於相對最低的水平高度處的第一重佈線層112a大且具有較第一重佈線層112a的銅部分大的銅部分的情形中，可更有效地在高溫下控制翹曲。
將不再對與先前闡述的配置重疊的配置予以贅述。同時，上述扇出型半導體封裝100B的說明亦可被應用於扇出型半導體封裝100C。
圖16是說明扇出型半導體封裝的另一實例的示意性剖視圖。
參照所述圖式，在根據本發明中的另一示例性實施例的扇出型半導體封裝100D中，第一連接構件110可包括：第一絕緣層111a；第一重佈線層112a及第二重佈線層112b，分別安置於第一絕緣層111a的兩個表面上；第二絕緣層111b，安置於第一絕緣層111a上且覆蓋第一重佈線層112a；第三重佈線層112c，安置於第二絕緣層111b上；第三絕緣層111c，安置於第一絕緣層111a上且覆蓋第二重佈線層112b；以及第四重佈線層112d，安置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、及第四重佈線層112d可電性連接至連接墊122a及連接墊122b。由於第一連接構件110可包括較大數目的重佈線層112a、重佈線層112b、重佈線層112c、及重佈線層112d，因此可進一步簡化第二連接構件140。因此，可改善因在形成第二連接構件140的製程中出現的缺陷而導致的良率的下降。同時，第一重佈線層112a、第二重佈線層112b、第三重佈線層112c、及第四重佈線層112d可經由穿透過第一絕緣層111a、第二絕緣層111b、及第三絕緣層、111c的第一介層窗至第三介層窗（圖中未示出）而電性連接至彼此。
第一絕緣層111a可具有較第二絕緣層111b及第三絕緣層111c的厚度大的厚度。第一絕緣層111a可基本上為相對厚的以維持剛度，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數目的重佈線層112c及重佈線層112d。第一絕緣層111a可包括與第二絕緣層111b及第三絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可為例如包含核心材料、無機填料、及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包含無機填料及絕緣樹脂的味之素構成膜或感光性絕緣膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。
可在較半導體晶片120的連接墊122的下表面低的水平高度上安置第一連接構件110的第三重佈線層112c的下表面。另外，第二連接構件140的重佈線層142與第一連接構件110的第三重佈線層112c之間的距離可較第二連接構件140的重佈線層142與半導體晶片120的連接墊122之間的距離小。原因在於第三重佈線層112c可以突出的形式安置於第二絕緣層111b上，從而接觸第二連接構件140。可在半導體晶片120的主動表面與被動表面之間的水平高度上安置第一連接構件110的第一重佈線層112a及第二重佈線層112b。可以與半導體晶片120的厚度對應的厚度形成第一連接構件110。因此，可在半導體晶片120的主動表面與被動表面之間的水平高度上安置形成於第一連接構件110中的第一重佈線層112a及第二重佈線層112b。
第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c、及重佈線層112d的厚度可較第二連接構件140的重佈線層142的厚度大。由於第一連接構件110可具有與半導體晶片120的厚度相等或較半導體晶片120的厚度大的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c、及重佈線層112d亦可被形成為相對大的。另一方面，第二連接構件140的重佈線層142可被形成為相對小的以達成薄度。
第四重佈線層112d的厚度可較第三重佈線層112c的厚度大。另外，包含於第四重佈線層112d中的銅的含量可較包含於第三重佈線層112c中的銅的含量大。可引入第一連接構件110，以使得扇出型半導體封裝100D的翹曲可與虛設晶片125a一起得以更有效地控制。此處，在其中安置於相對最高的水平高度處的第四重佈線層112d被設計成較安置於相對最低的水平高度處的第三重佈線層112c大且具有較第三重佈線層112c的銅部分大的銅部分的情形中，可更有效地在高溫下控制翹曲。
將不再對與先前闡述的配置重疊的配置予以贅述。同時，上述扇出型半導體封裝100B的說明亦可被應用於扇出型半導體封裝100D。
圖17是說明其中未安置虛設晶片的扇出型半導體封裝的實例的示意性剖視圖。
圖18是沿圖17所示線III-III'截取的扇出型半導體封裝的示意性平面圖。
參照所述圖式，其中未安置虛設晶片的扇出型半導體封裝可包括：第一連接構件110'，具有第一貫穿孔110Ha'及第二貫穿孔110Hb'；第一半導體晶片120a'及第二半導體晶片120b'，分別安置於第一連接構件110'的第一貫穿孔110Ha'及第二貫穿孔110Hb'中且具有主動表面及被安置成與所述主動表面相對的被動表面，所述主動表面上安置有連接墊；囊封體130'，囊封第一連接構件110'的至少某些部分以及第一半導體晶片120a'及第二半導體晶片120b'的被動表面的至少某些部分；第二連接構件140'，安置於第一連接構件110'上、以及第一半導體晶片120a'及第二半導體晶片120b'的主動表面上；保護層150'，安置於第二連接構件140'上；凸塊下金屬層160'，形成於保護層150'的開口151'上；以及連接端子170'，安置於凸塊下金屬層160'上。
如上所述，在其中半導體晶片120a'及半導體晶片120b'被安置成偏向扇出型半導體封裝的一個側的情形中，當在回焊製程中向扇出型半導體封裝施加熱量時，其中安置有半導體晶片120a'及半導體晶片120b'的區的局部翹曲與其中未安置半導體晶片120a'及半導體晶片120b'的區的局部翹曲可彼此不同。因此，可能難以控制扇出型半導體封裝的總體翹曲。亦即，在其中安置有半導體晶片120a'及半導體晶片120b'的區中因半導體晶片120a'及半導體晶片120b'被偏向安置而產生局部翹曲的情形中，在其中未安置半導體晶片120a'及半導體晶片120b'的區中的相對方向上可產生局部翹曲。在此種情形中，當一個方向上的翹曲得以改善時，另一方向上的翹曲會被劣化，以使得可能難以控制扇出型半導體封裝的總體翹曲。
圖19A及圖19B是說明其中未安置虛設晶片的情形中的翹曲的示意圖。
圖20A及圖20B是說明其中安置有虛設晶片的情形中的翹曲的示意圖。
圖21及圖22是說明因安置虛設晶片而使翹曲減小的示意圖。
參照所述圖式，可理解，在其中未安置虛設晶片的情形中，其中安置有半導體晶片的區的局部翹曲與未安置所述半導體晶片的區的局部翹曲可彼此不同，且因此，可產生扇出型半導體封裝的嚴重的總體翹曲。另一方面，可理解，在其中安置有虛設晶片的情形中，即使所述半導體晶片被安置成偏向扇出型半導體封裝的一個側，在兩個區中的不同方向上產生的局部翹曲亦可互相抵消，且因此，扇出型半導體封裝的總體翹曲可得以改善。
如上所述，根據本發明中的示例性實施例，可提供其中翹曲問題可得以有效解決的扇出型半導體封裝。
本文中所使用的用語「示例性實施例」並不指代同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在本文中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一示例性實施例相關的說明。
在說明中一組件與另一組件的「連接」的意義包括經由第三組件的間接連接以及兩個組件之間的直接連接。另外，「電性連接」意為包括實體連接及實體斷開的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在某些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
在本文中，上部部分、下部部分、上側、下側、上表面、下表面等是在附圖中進行判定。舉例而言，第一連接構件安置於較重佈線層高的水平高度上。然而，本申請專利範圍並非僅限於此。另外，垂直方向指代上述向上方向及向下方向，且水平方向指代與上述向上方向及向下方向垂直的方向。在此種情形中，垂直橫截面指代沿垂直方向上的平面截取的情形，且垂直橫截面的實例可為圖式中所示的剖視圖。另外，水平橫截面指代沿水平方向上的平面截取的情形，且水平橫截面的實例可為圖式中所示的平面圖。
使用本文中所使用的用語僅為了闡述示例性實施例而非限制本發明。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。
儘管以上已示出並闡述了各示例性實施例，然而對於熟習此項技術者而言將顯而易見，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100‧‧‧半導體封裝
100A、100B、100C、100D、100E、2100‧‧‧扇出型半導體封裝
110、110'‧‧‧第一連接構件
110H、110Ha、110Ha'、110Hb、110Hb'、110Hc、110Hd‧‧‧貫穿孔
111、111'、141、141'、2141、2241‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a、112a'、112b、112b'、112c、112d‧‧‧重佈線層
113、113'、143、143'、2143、2243‧‧‧介層窗
120a、120a'、120b、120b'‧‧‧半導體晶片
121a、121a'、121b、121b'、1101、2121、2221‧‧‧主體
122a、122a'、122b、122b'、2122、2222‧‧‧連接墊
123a、123a'、123b、123b'、150、150'、2150、2223、2250‧‧‧保護層
125a、125b‧‧‧虛設晶片
130、130'、2130‧‧‧囊封體
131、131'、151、151'、2251‧‧‧開口
140、140'‧‧‧第二連接構件
142、142'、2142‧‧‧重佈線層
160、160'、2160、2260‧‧‧凸塊下金屬層
170‧‧‧連接端子
170'‧‧‧焊料球/連接端子
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1120‧‧‧電子組件
2120、2220‧‧‧半導體晶片
2140、2240‧‧‧連接構件
2170、2270‧‧‧焊料球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2243h‧‧‧介層窗孔
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧插板基板
I-I'、II-II'、III-III'‧‧‧線
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本發明的以上及其他態樣、特徵、及優點，在附圖中： 圖1是說明電子裝置系統的實例的示意性方塊圖。 圖2是說明電子裝置的實例的示意性立體圖。 圖3A及圖3B是說明扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4是說明扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5是說明扇入型半導體封裝安裝於插板基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖6是說明扇入型半導體封裝嵌於插板基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖7是說明扇出型半導體封裝的示意性剖視圖。 圖8是說明扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。 圖9是說明扇出型半導體封裝的實例的示意性剖視圖。 圖10是沿圖9所示線I-I'截取的扇出型半導體封裝的示意性平面圖。 圖11是沿圖9所示線I-I'截取的扇出型半導體封裝的另一示意性平面圖。 圖12是說明扇出型半導體封裝的另一實例的示意性剖視圖。 圖13是沿圖12所示線II-II'截取的扇出型半導體封裝的示意性平面圖。 圖14是沿圖12所示線II-II'截取的扇出型半導體封裝的另一示意性平面圖。 圖15是說明扇出型半導體封裝的另一實例的示意性剖視圖。 圖16是說明扇出型半導體封裝的另一實例的示意性剖視圖。 圖17是說明其中未安置虛設晶片的扇出型半導體封裝的實例的示意性剖視圖。 圖18是沿圖17所示線III-III'截取的扇出型半導體封裝的示意性平面圖。 圖19A及圖19B是說明未安置虛設晶片的情形中的翹曲的示意圖。 圖20A及圖20B是說明安置有虛設晶片的情形中的翹曲的示意圖。 圖21及圖22是說明因安置虛設晶片而使翹曲減小的示意圖。

Claims (20)

  1. 一種扇出型半導體封裝，包括： 第一連接構件，具有貫穿孔； 半導體晶片，安置於所述貫穿孔中且具有主動表面及被動表面，所述主動表面上安置有連接墊且所述被動表面與所述主動表面相對地安置； 虛設晶片，安置於所述貫穿孔中且與所述半導體晶片間隔開； 第二連接構件，安置於所述第一連接構件上、所述虛設晶片上及所述半導體晶片的所述主動表面上；以及 囊封體，囊封所述第一連接構件的至少某些部分、所述虛設晶片的至少某些部分及所述半導體晶片的所述被動表面的至少某些部分， 其中所述第一連接構件及所述第二連接構件各自包括重佈線層，所述重佈線層電性連接至所述連接墊。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述虛設晶片與所述半導體晶片電性絕緣。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述虛設晶片使因安置所述半導體晶片而產生的翹曲減小。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一重佈線層及第二重佈線層，所述第一重佈線層暴露至所述第一連接構件的第一表面且與所述第二連接構件接觸，所述第二重佈線層暴露至所述第一連接構件的第二表面且與所述囊封體接觸，且 所述第二重佈線層的厚度較所述第一重佈線層的厚度大。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中包含於所述第二重佈線層中的銅的含量較包含於所述第一重佈線層中的銅的含量大。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述貫穿孔的數目是多個，且 所述半導體晶片及所述虛設晶片各自安置於多個所述貫穿孔中。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述貫穿孔的數目是一個，且 所述半導體晶片及所述虛設晶片一起安置於一個所述貫穿孔中。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層與所述第二連接構件接觸並嵌於所述第一絕緣層中，所述第二重佈線層安置於所述第一絕緣層的與所述第一絕緣層的嵌有所述第一重佈線層的第一表面相對的第二表面上，且 所述第一重佈線層及所述第二重佈線層電性連接至所述連接墊。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一連接構件更包括第二絕緣層及第三重佈線層，所述第二絕緣層安置於所述第一絕緣層上且覆蓋所述第二重佈線層，所述第三重佈線層安置於所述第二絕緣層上，且 所述第三重佈線層電性連接至所述連接墊。
  10. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第二連接構件的所述重佈線層與所述第一重佈線層之間的距離較所述第二連接構件的所述重佈線層與所述連接墊之間的距離大。
  11. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一重佈線層的厚度較所述第二連接構件的所述重佈線層的厚度大。
  12. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一重佈線層的下表面安置於較所述連接墊的下表面高的水平高度上。
  13. 如申請專利範圍第9項所述的扇出型半導體封裝，其中所述第二重佈線層安置於所述半導體晶片的所述主動表面與所述被動表面之間的水平高度上。
  14. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、各自安置於所述第一絕緣層的兩個表面上的第一重佈線層及第二重佈線層、安置於所述第一絕緣層上並覆蓋所述第一重佈線層的第二絕緣層以及安置於所述第二絕緣層上的第三重佈線層，且 所述第一重佈線層至所述第三重佈線層電性連接至所述連接墊。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一連接構件更包括安置於所述第一絕緣層上並覆蓋所述第二重佈線層的第三絕緣層以及安置於所述第三絕緣層上的第四重佈線層，且 所述第四重佈線層電性連接至所述連接墊。
  16. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度較所述第二絕緣層的厚度大。
  17. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第三重佈線層的厚度較所述第二連接構件的所述重佈線層的厚度大。
  18. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第一重佈線層安置於所述半導體晶片的所述主動表面與所述被動表面之間的水平高度上。
  19. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述第三重佈線層的下表面安置於較所述連接墊的下表面低的水平高度上。
  20. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述虛設晶片安置於所述扇出型半導體封裝的未安置所述半導體晶片的區中。
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