TW201926632A - 扇出型半導體封裝 - Google Patents

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張珉碩
李相珍
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南韓商三星電機股份有限公司
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Abstract

一種扇出型半導體封裝包括：第一半導體晶片，具有主動面及與主動面相對的非主動面，主動面上設置有第一連接墊；第二半導體晶片，具有主動面及與主動面相對的非主動面，主動面上設置有第二連接墊；包封體，包封第一半導體晶片及第二半導體晶片中的每一者的至少部分；以及連接構件，設置於第一半導體晶片及第二半導體晶片中的每一者的主動面上且包括重佈線層，重佈線層電性連接至第一連接墊及第二連接墊，其中第一半導體晶片與第二半導體晶片彼此實體整合，且第一半導體晶片及第二半導體晶片分別具有內部電路。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，是有關於一種其中電性連接結構可在設置有半導體晶片的區域之外延伸的扇出型半導體封裝。 [相關申請案的交叉參考]
本申請案主張於2017年11月28日在韓國智慧財產局提出申請的韓國專利申請案第10-2017-0160830號的優先權，所述韓國專利申請案的揭露內容全文併入本案供參考。
與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的大小。因此，在封裝技術的領域中，隨著對小型半導體晶片等的需求快速增加，已經需要實作出在包括多個引腳的同時具有緊湊大小的半導體封裝。
為滿足上述技術要求所建議的一種封裝技術是扇出型封裝。此種扇出型封裝藉由在設置有半導體晶片的區域之外對電性連接結構進行重佈線而具有緊湊的大小且可達成對多個引腳的實作。
本揭露的態樣可提供一種製程的數目可減少、安裝精確度及匹配性質可得到改善、產品的大小可減小且因包封體而引起的連接墊的滲漏缺陷可得到抑制的扇出型半導體封裝。
根據本揭露的態樣，可提供一種其中分別具有內部電路的第一半導體晶片及第二半導體晶片以下述狀態一起封裝於單個封裝中的扇出型半導體封裝：以第一半導體晶片及第二半導體晶片不會被切割處理器（dicing processor）或類似裝置切粒的狀態，即第一半導體晶片與第二半導體晶片彼此實體整合的狀態。
根據本揭露的態樣，一種扇出型半導體封裝可包括：第一半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上設置有第一連接墊；第二半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上設置有第二連接墊；包封體，包封所述第一半導體晶片及所述第二半導體晶片中的每一者的至少部分；以及連接構件，設置於所述第一半導體晶片及所述第二半導體晶片中的每一者的所述主動面上且包括重佈線層，所述重佈線層電性連接至所述第一連接墊及所述第二連接墊，其中所述第一半導體晶片與所述第二半導體晶片彼此實體整合，且所述第一半導體晶片及所述第二半導體晶片分別具有內部電路。
以下，將參照附圖闡述本揭露中的各例示性實施例。在所述附圖中，為清晰起見，可將各組件的形狀、大小等誇大或風格化。
然而，本揭露可例示為諸多不同形式，且不應被視為僅限於本文中提出的具體實施例。確切而言，提供該些實施例是為了使此揭露內容將透徹及完整並將向熟習此項技術者充分傳達本揭露的範圍。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一例示性實施例中闡述在特定例示性實施例中闡述的一個元件，然而除非在本文中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
在說明中組件與另一組件的「連接（connection）」的意義包括經由第三組件的間接連接以及兩個組件之間的直接連接。另外，「電性連接（electrically connected）」意為包括實體連接及實體斷開（disconnection）的概念。應理解，當以「第一（first）」及「第二（second）」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
在本文中，上部部分、下部部分、上側、下側、上表面、下表面等是在附圖中進行判定。舉例而言，第一連接構件設置於高於重佈線層的水平高度上。然而，本申請專利範圍並非僅限於此。另外，垂直方向指代上述向上方向及向下方向，且水平方向指代與上述向上方向及向下方向垂直的方向。在此種情形中，垂直橫截面指代沿垂直方向上的平面截取的情形，且垂直橫截面的實例可為圖式中所示的剖視圖。另外，水平橫截面指代沿水平方向上的平面截取的情形，且水平橫截面的實例可為圖式中所示的平面圖。
使用本文中所使用的用語僅是為了闡述例示性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。電子裝置
圖1是示出電子裝置系統的實例的示意性方塊圖。
參照圖1，電子裝置1000中可容置有主板1010。主板1010可包括實體連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。該些組件可連接至以下將闡述的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如，動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如，唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如，中央處理單元（central processing unit，CPU））、圖形處理器（例如，圖形處理單元（graphics processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關元件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定及5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括各種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器、鐵氧體珠粒、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起相互組合。
端視電子裝置1000的類型而定，電子裝置1000可包括可實體地連接至或電性地連接至主板1010或可不實體地連接至或不電性地連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（圖中未示出）、視訊編解碼器（圖中未示出）、功率放大器（圖中未示出）、羅盤（圖中未示出）、加速度計（圖中未示出）、陀螺儀（圖中未示出）、揚聲器（圖中未示出）、大容量儲存單元（例如，硬碟驅動機）（圖中未示出）、光碟（compact disk，CD）驅動機（圖中未示出）、數位多功能光碟（digital versatile disk，DVD）驅動機（圖中未示出）等。然而，該些其他組件並非僅限於此，而是端視電子裝置1000等的類型等亦可包括用於各種目的之其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、膝上型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2是示出電子裝置的實例的示意性立體圖。
參照圖2，半導體封裝可出於各種目的而在如上所述的各種電子裝置1000中使用。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可實體地連接至或電性地連接至主板1110。另外，可實體地連接至或電性地連接至主板1110或可不實體地連接至或不電性地連接至主板1110的其他組件（例如照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件（例如，半導體封裝1121），但並非僅限於此。所述電子裝置未必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有諸多精細的電路。然而，半導體晶片本身可能無法用作成品的半導體產品，且可因外部物理衝擊或化學衝擊而被損壞。因此，半導體晶片可能無法單獨使用，而是可被封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，需要進行半導體封裝，乃因於電性連接方面，半導體晶片與電子裝置的主板之間存在電路寬度差。詳細而言，半導體晶片的連接墊的大小及半導體晶片的各連接墊之間的間隔是非常精細的，但在電子裝置中使用的主板的組件安裝接墊的大小及主板的各組件安裝接墊之間的間隔顯著地大於半導體晶片的連接墊的大小及各連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，且可能需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
利用封裝技術製造的半導體封裝可端視半導體封裝的結構及目的而被劃分成扇入型半導體封裝或扇出型半導體封裝。
以下將參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。扇入型 半導體封裝
圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。
圖4是示出扇入型半導體封裝的封裝製程的示意性剖視圖。
參照圖3及圖4，半導體晶片2220可為例如處於裸露狀態的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包含矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包含例如鋁（Al）等導電材料；以及例如氧化物膜、氮化物膜等鈍化層2223，形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此種情形中，由於連接墊2222是顯著小的，因此難以將積體電路（IC）安裝於中級的印刷電路板（printed circuit board，PCB）上以及電子裝置的主板上等。
因此，連接構件2240可端視半導體晶片2220的大小而形成於半導體晶片2220上以對連接墊2222進行重佈線。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等的絕緣材料在半導體晶片2220上形成絕緣層2241；形成使連接墊2222敞露的通孔孔洞2243h；且接著形成重佈線層2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251、及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有其中半導體晶片的所有連接墊（例如，輸入/輸出（input/output，I/O）端子）皆設置於半導體晶片內部的封裝形式，並且可具有優異的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳細而言，已開發出安裝於智慧型電話中的諸多元件以在具有緊湊大小的同時實施快速訊號轉移。
然而，由於所有的輸入/輸出端子皆需要設置於扇入型半導體封裝中的半導體晶片內，因此扇入型半導體封裝具有顯著的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有緊湊大小的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝及使用。原因在於即使在其中藉由重佈線製程增大了半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的大小及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以將扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5是示出其中扇入型半導體封裝安裝於球柵陣列（BGA）基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
圖6是示出其中扇入型半導體封裝嵌入於球柵陣列基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可經由球柵陣列基板2301進行重佈線，且扇入型半導體封裝2200可在扇入型半導體封裝2200安裝於球柵陣列基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可以模製材料2290等覆蓋。作為另一選擇，扇入型半導體封裝2200可嵌入於單獨的球柵陣列基板2302中，半導體晶片2220的連接墊2222（即，輸入/輸出端子）可在其中扇入型半導體封裝2200嵌入於球柵陣列基板2302中的狀態下藉由球柵陣列基板2302進行重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以在電子裝置的主板上直接安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的球柵陣列基板上且接著藉由封裝製程安裝於電子裝置的主板上，或者可在其中扇入型半導體封裝嵌入於球柵陣列基板中的狀態下在電子裝置的主板上安裝及使用。扇出型 半導體封裝
圖7是示出扇出型半導體封裝的示意性剖視圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側可受到包封體2130的保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而被重佈線至半導體晶片2120之外。在此種情形中，可在連接構件2140上進一步形成鈍化層2150，且可在鈍化層2150的開口中進一步形成凸塊下金屬層2160。可在凸塊下金屬層2160上進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未示出）等的積體電路（IC）。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，所述扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於所述半導體晶片上的連接構件被重佈線及設置至所述半導體晶片之外的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子皆需要設置於半導體晶片內。因此，當半導體晶片的大小減小時，需要減小球的大小及節距，進而使得可能無法在扇入型半導體封裝中使用標準化球佈局。另一方面，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由如上所述的形成於所述半導體晶片上的連接構件而被重佈線並安置至所述半導體晶片之外的形式。因此，即使在半導體晶片的大小減小的情形中，仍可照樣在扇出型半導體封裝中使用標準化球佈局，進而使得所述扇出型半導體封裝無需使用單獨的球柵陣列基板便可安裝於電子裝置的主板上，如以下所闡述。
圖8是示出其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。
參照圖8，可藉由焊球2170或類似組件而將扇出型半導體封裝2100安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的大小之外的扇出區域，進而使得可照樣在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100無需使用單獨的球柵陣列基板等便可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無需使用單獨的球柵陣列基板便可安裝於電子裝置的主板上，因此扇出型半導體封裝可以較使用球柵陣列基板的扇入型半導體封裝的厚度小的厚度實施。因此，扇出型半導體封裝可進行微型化及薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）型的形式更為緊湊的形式實施，且可解決因出現翹曲（warpage）現象而產生的問題。
同時，扇出型半導體封裝指代用於如上所述將半導體晶片安裝於電子裝置等的主板上且保護所述半導體晶片不受外部衝擊的封裝技術，且與例如球柵陣列基板或類似基板等印刷電路板（PCB）在概念方面不同，印刷電路板具有與扇出型半導體封裝的規格、目的等不同的規格、目的等，且所述印刷電路板中嵌入有扇入型半導體封裝。
以下將參照圖式闡述一種製程的數目可減少、安裝精確度及匹配性質可得到改善、產品的大小可減小且因包封體而引起的連接墊的滲漏缺陷可得到抑制的扇出型半導體封裝。
圖9是示出扇出型半導體封裝的實例的示意性剖視圖。
圖10是沿圖9所示扇出型半導體封裝的線I-I'截取的示意性平面圖。
圖11是示出圖9所示扇出型半導體晶片中所使用的第一半導體晶片及第二半導體晶片在晶圓上的形式的示意性平面圖。
參照圖9至圖11，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括：核心構件110，具有彼此間隔開的第一貫穿孔110HA及第二貫穿孔110HB；第一半導體晶片121，設置於第一貫穿孔110HA中且具有主動面及與所述主動面相對的非主動面，所述主動面上設置有第一連接墊121P；第二半導體晶片122，設置於第一貫穿孔110HA中且具有主動面及與所述主動面相對的非主動面，所述主動面上設置有第二連接墊122P；第三半導體晶片123，設置於第二貫穿孔110HB中且具有主動面及與所述主動面相對的非主動面，所述主動面上設置有第三連接墊123P；連接構件140，設置於核心構件110及第一半導體晶片121的主動面、第二半導體晶片122的主動面及第三半導體晶片123的主動面上且包括重佈線層142，重佈線層142電性連接至第一半導體晶片121、第二半導體晶片122及第三半導體晶片123；鈍化層150，設置於連接構件140上；凸塊下金屬層160，設置於鈍化層150的開口中；以及電性連接結構170，設置於凸塊下金屬層160上。可分別在第一貫穿孔110HA及第二貫穿孔110HB中進一步設置一或多個第一被動組件125A及第二被動組件125B以及第三被動組件125C。核心構件110可更具有第三貫穿孔110HC，且可在第三貫穿孔110HC中設置一或多個第四被動組件125D。
在根據例示性實施例的扇出型半導體封裝100A中，第一半導體晶片121與第二半導體晶片122可彼此實體整合且設置於核心構件110的第一貫穿孔110HA中。亦即，如於圖11中以舉例方式所示，於晶圓上形成的同一種積體電路的第一半導體晶片121及第二半導體晶片122可在未切粒的狀態下製備，且可一起設置於第一貫穿孔110HA中。在此種情形中，僅形成一個第一貫穿孔110HA便足夠，且因此製程的數目可減少，並且第一半導體晶片121及第二半導體晶片122被設置成處於第一半導體晶片121與第二半導體晶片122彼此整合的狀態，且可提高精確度。另外，可進一步改善第一半導體晶片121的第一連接墊121P及第二半導體晶片122的第二連接墊122P與連接構件140的通孔143之間的匹配性質。在第一半導體晶片121與第二半導體晶片122之間不存在核心構件110的分隔壁，且因此可防止損壞分隔壁。同時，當形成包封體130時，將可能會出現包封體130的材料滲漏至在核心構件110的分隔壁附近設置的連接墊中從而污染連接墊的滲漏缺陷。另一方面，在例示性實施例中，第一半導體晶片121與第二半導體晶片122彼此整合，且沿第一半導體晶片121與第二半導體晶片122之間的邊界形成的第一連接墊121P及第二連接墊122P（即，在彼此整合的第一半導體晶片121與第二半導體晶片122的整體的中央部分處設置的連接墊）因此與分隔壁間隔開，因而使得滲漏將不可能出現。結果，相較於其中第一半導體晶片121與第二半導體晶片122分別設置於單獨的貫穿孔中的情形而言，滲漏缺陷可減少。另外，第一半導體晶片121與第二半導體晶片122彼此整合，且因此可顯著減小第一半導體晶片121與第二半導體晶片122之間的距離。結果，亦可顯著縮短第一連接墊121P與第二連接墊122P之間的電性通路。
同時，在根據例示性實施例的扇出型半導體封裝100A中，核心構件110可具有如上所述與第一貫穿孔110HA分隔開的第二貫穿孔110HB，且可於第二貫穿孔110HB中設置種類與第一半導體晶片121及第二半導體晶片122的種類不同的積體電路（IC）。舉例而言，第一半導體晶片121與第二半導體晶片122可為用於記憶體的同一種積體電路，且第三半導體晶片123可為用於應用處理器（application processor，AP）的積體電路，所述用於應用處理器的積體電路經由重佈線層142電性連接至用於記憶體的積體電路。在此種情形中，所述記憶體與所述應用處理器是以並排的方式彼此電性連接，且因此可顯著縮短電性通路。另外，經由重佈線層142電性連接至第一連接墊121P及第二連接墊122P以及第三連接墊123P的第一被動組件125A及第二被動組件125B以及第三被動組件125C可分別設置於第一貫穿孔110HA及第二貫穿孔110HB中，並且藉由整合設置，根據例示性實施例的扇出型半導體封裝100A可被微型化且電性通路可顯著縮短。另外，藉由在核心構件110中進一步形成第三貫穿孔110HC及在第三貫穿孔110HC中進一步設置第四被動組件125D可達成各種設計。
以下將更詳細地闡述包含於根據例示性實施例的扇出型半導體封裝100A中的個別組件。
核心構件110可端視某些材料而提高扇出型半導體封裝100A的剛性，且用於確保包封體130的厚度的均勻性。當在核心構件110中形成貫穿配線（through-wiring）或類似組件時，扇出型半導體封裝100A可用作疊層封裝（POP）型封裝。核心構件110可具有第一貫穿孔110HA、第二貫穿孔110HB及第三貫穿孔110HC。第一半導體晶片121及第二半導體晶片122以及第一被動組件125A及第二被動組件125B可在第一貫穿孔110HA中被設置成與核心構件110間隔開預定距離。第三半導體晶片123及第三被動組件125C可在第二貫穿孔110HB中被設置成與核心構件110間隔開預定距離。第四被動組件125D可在第三貫穿孔110HC中被設置成與核心構件110間隔開預定距離。若需要則可省略核心構件110，但就達成本揭露所預期的效果而言，可能較佳的是扇出型半導體封裝100A具有核心構件110。同時，若需要，則可省略第二貫穿孔110HB及第三貫穿孔110HC、第三半導體晶片123、以及第一被動組件125A、第二被動組件125B及第三被動組件125C中的一些或全部。
核心構件110可包括絕緣層111。可使用絕緣材料作為絕緣層111的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合或者與無機填料一起浸入於例如玻璃纖維（或玻璃布或玻璃織物）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。
第一半導體晶片121及第二半導體晶片122中的每一者可為被設置成將數百個至數百萬個數量的元件或更多元件整合於單個晶片中的積體電路（IC）。在此種情形中，所述積體電路可為用於記憶體的積體電路，所述記憶體例如為揮發性記憶體（例如，動態隨機存取記憶體）、非揮發性記憶體（例如，唯讀記憶體）、快閃記憶體等。第一半導體晶片121及第二半導體晶片122可基於晶圓而形成。在此種情形中，第一半導體晶片121的本體及第二半導體晶片122的本體中的每一者的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。可在所述本體中的每一者上形成各種內部電路，且第一半導體晶片121的內部電路與第二半導體晶片122的內部電路可具有同一設計。亦即，第一半導體晶片121與第二半導體晶片122可為用於記憶體的同一種積體電路。第一半導體晶片121及第二半導體晶片122自身的內部電路可彼此電性絕緣，且第一半導體晶片121的第一連接墊121P及第二半導體晶片122的第二連接墊122P可經由重佈線層142彼此電性連接，以使得第一半導體晶片121的內部電路與第二半導體晶片122的內部電路可彼此電性連接。第一連接墊121P及第二連接墊122P可將第一半導體晶片121及第二半導體晶片122電性連接至其他組件。第一連接墊121P及第二連接墊122P中的每一者的材料可為例如鋁（Al）等導電材料。在此種情形中，作為同一種半導體的第一半導體晶片121與第二半導體晶片122可藉由同一製程來製造，且第一半導體晶片121的主動面上的第一連接墊121P的設置形式可相同於第二半導體晶片122的主動面上的第二連接墊122P的設置形式。可在本體中的每一者上形成暴露出第一連接墊121P及第二連接墊122P中的每一者的鈍化層（圖中未示出），且所述鈍化層可為氧化物膜、氮化物膜等或者由氧化物層與氮化物層構成的雙層。亦可在其他需要的位置中進一步設置絕緣層（圖中未示出）等。第一半導體晶片121及第二半導體晶片122中的每一者可為裸晶粒，但若需要，則可在第一半導體晶片121的主動面及第二半導體晶片122的主動面中的每一者上進一步形成重佈線層（圖中未示出）。
第三半導體晶片123可為被設置成將數百個至數百萬個數量的元件或更多元件整合於單個晶片中的積體電路。在此種情形中，所述積體電路可例如為處理器晶片（更具體而言，應用處理器（AP）），例如中央處理器（例如，中央處理單元）、圖形處理器（例如，圖形處理單元）、現場可程式化閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。第三半導體晶片123可基於晶圓而形成。在此種情形中，第三半導體晶片123的本體的基材可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。可在本體上形成各種內部電路。第三連接墊123P可將第三半導體晶片123電性連接至其他組件，且可使用例如鋁（Al）等導電材料作為第三連接墊123P中的每一者的材料。可在本體上形成暴露出第三連接墊123P的鈍化層（圖中未示出），且所述鈍化層可為氧化物膜、氮化物膜等或者由氧化物層與氮化物層構成的雙層。亦可在其他需要的位置中進一步設置絕緣層（圖中未示出）等。第三半導體晶片123可為裸晶粒，但若需要，則可在第三半導體晶片121的主動面上進一步形成重佈線層（圖中未示出）。
第一被動組件125A、第二被動組件125B、第三被動組件125C及第四被動組件125D中的每一者的數目可為一個或多個，且第一被動組件125A、第二被動組件125B、第三被動組件125C及第四被動組件125D可為任何合適的被動組件。舉例而言，第一被動組件125A、第二被動組件125B、第三被動組件125C及第四被動組件125D可為例如電容器、電感器、珠粒等電阻器組件，但並非僅限於此。第一被動組件125A、第二被動組件125B、第三被動組件125C及第四被動組件125D可經由重佈線層142電性連接至第一半導體晶片121的第一連接墊121P、第二半導體晶片122的第二連接墊122P及第三半導體晶片123的第三連接墊123P。第一被動組件125A、第二被動組件125B、第三被動組件125C及第四被動組件125D的數量可多於或少於圖式中所示者。
包封體130可保護核心構件110、半導體晶片121、半導體晶片122及半導體晶片123、被動組件125A、被動組件125B、被動組件125C及被動組件125D等。包封體130的包封形式無特別限制，但可為其中包封體130環繞核心構件110的至少部分、半導體晶片121、半導體晶片122及半導體晶片123的至少部分、被動組件125A、被動組件125B、被動組件125C及被動組件125D的至少部分等的形式。舉例而言，包封體130可覆蓋核心構件110、半導體晶片121的非主動面、半導體晶片122的非主動面及半導體晶片123的非主動面以及被動組件125A、被動組件125B、被動組件125C及被動組件125D，且可填充貫穿孔110HA、貫穿孔110HB及貫穿孔110HC中的每一者的至少部分。
包封體130的材料無特別限制。舉例而言，可使用絕緣材料作為包封體130的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合或者與無機填料一起浸入於例如玻璃纖維（或玻璃布或玻璃織物）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。作為另一選擇，亦可使用感光成像介電樹脂作為所述絕緣材料。
連接構件140可被配置成對半導體晶片121、半導體晶片122及半導體晶片123的連接墊121P、連接墊122P及連接墊123P進行重佈線。具有各種功能的數十至數百個連接墊121P、122P及123P可藉由連接構件140而進行重佈線，且端視所述功能可經由以下將闡述的電性連接結構170而實體地連接至或電性地連接至外部。另外，連接墊121P、連接墊122P及連接墊123P可彼此電性連接，且亦可電性連接至被動組件125A、125B、125C及125D。連接構件140可包括：絕緣層141；重佈線層142，設置於絕緣層141上；以及通孔143，貫穿絕緣層141且將各重佈線層142彼此連接。在根據例示性實施例的扇出型半導體封裝體100A中，連接構件140可包括多個重佈線層142，但並非僅限於此。亦即，連接構件140亦可包括單個層。另外，連接構件140亦可包括不同數目的層。
絕緣層141中的每一者的材料可為絕緣材料。在此種情形中，亦可使用例如感光成像介電樹脂等感光性絕緣材料作為所述絕緣材料。在此種情形中，絕緣層141可被形成為具有較小的厚度，且可更易於達成通孔143的精細節距。若需要，則絕緣層141的材料可彼此相同或可彼此不同。絕緣層141可端視製程而彼此整合，以使得各絕緣層141之間的邊界可不明顯。
重佈線層142可實質上用於對連接墊121P、連接墊122P及連接墊123P進行重佈線。重佈線層142中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料。重佈線層142可端視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、電性連接結構接墊等。
若需要，則可在重佈線層142中被暴露出的重佈線層142的一些部分上進一步形成表面處理層（圖中未示出）。所述表面處理層（圖中未示出）無特別限制，只要所述表面處理層在相關技術中是已知的即可，且所述表面處理層可藉由例如電解鍍金、無電鍍金、有機保焊劑（organic solderability preservative，OSP）或無電鍍錫、無電鍍銀、無電鍍鎳/置換鍍金、直接浸金（direct immersion gold，DIG）鍍覆、熱空氣焊料均塗（hot air solder leveling，HASL）等形成。
通孔143可將在不同層上形成的重佈線層142、連接墊121P、連接墊122P及連接墊123P、被動組件125A、被動組件125B、被動組件125C及被動組件125D等彼此電性連接，進而在扇出型半導體封裝100A中形成電性通路。通孔143中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料。通孔143中的每一者可被導電材料完全填充，或導電材料亦可沿通孔中的每一者的壁形成。另外，通孔143中的每一者可具有錐形形狀等。
可另外配置鈍化層150以保護連接構件140不受外部物理衝擊或化學衝擊。鈍化層150可具有開口，所述開口暴露出連接構件140的重佈線層142中的一些重佈線層的至少部分。開口可暴露出重佈線層142的整個表面或重佈線層142的表面的僅一些部分。鈍化層150的材料無特別限制，而是可為例如感光成像介電樹脂等感光性絕緣材料。作為另一選擇，亦可使用阻焊劑作為鈍化層150的材料。作為另一選擇，可使用不包含核心材料而是包含填料的絕緣樹脂（例如，包含無機填料及環氧樹脂的味之素構成膜）作為鈍化層150的材料。
可另外配置凸塊下金屬層160以提高電性連接結構170的連接可靠性以提高扇出型半導體封裝100A的板級可靠性（board level reliability）。凸塊下金屬層160可設置於鈍化層150的開口中的壁上及連接構件140的被暴露的重佈線層142的壁上。凸塊下金屬層160可藉由已知金屬化方法使用已知導電材料（例如，金屬）而形成。
可另外配置電性連接結構170以將扇出型半導體封裝100A實體地或電性地連接至外部。舉例而言，扇出型半導體封裝100A可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由低熔點金屬（例如，焊料，例如錫（Sn）-鋁（Al）-銅（Cu）合金等）形成。然而，此僅為實例，且電性連接結構170中的每一者的材料並非僅限於此。電性連接結構170中的每一者可為接腳（land）、球、引腳等。電性連接結構170可被形成為多層結構或單層結構。當電性連接結構170被形成為多層結構時，電性連接結構170可包含銅（Cu）柱及焊料。當電性連接結構170被形成為單層結構時，電性連接結構170可包含錫-銀焊料或銅（Cu）。然而，此僅為實例，且電性連接結構170並非僅限於此。電性連接結構170的數目、間距、設置形式等無特別限制，且可由熟習此項技術者端視計特定細節而充分地進行修改。舉例而言，電性連接結構170可根據連接墊121P、連接墊122P及連接墊123P的數目而被設置成數十至數千的數量；或者可被設置成數十至數千或更多的數量或者數十至數千或更少的數量。
電性連接結構170中的至少一者可設置於扇出區域中。所述扇出區域指代除設置有第一半導體晶片121、第二半導體晶片122及第三半導體晶片123的區域之外的區域。亦即，根據例示性實施例的扇出型半導體封裝100A可為扇出型封裝。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，扇出型封裝可實施多個輸入/輸出（I/O）端子，且可有利於三維內連線（3D interconnection）。另外，相較於球柵陣列（BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝無需單獨的板便可安裝於電子裝置上。因此，扇出型封裝可被製造成具有小的厚度，且可具有價格競爭力。
圖12是示出扇出型半導體封裝的另一實例的示意性剖視圖。
圖13是沿圖12所示扇出型半導體封裝的線II-II'截取的示意性平面圖。
參照圖12及圖13，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100B中，核心構件110可包括：第一絕緣層111a，接觸連接構件140；第一配線層112a，接觸連接構件140且嵌入於第一絕緣層111a中；第二配線層112b，設置於第一絕緣層111a的與第一絕緣層111a的嵌入有第一配線層112a的表面相對的另一表面上；第二絕緣層111b，設置於第一絕緣層111a上且覆蓋第二配線層112b；以及第三配線層112c，設置於第二絕緣層111b上。第一配線層112a、第二配線層112b及第三配線層112c可電性連接至連接墊121P、連接墊122P及連接墊123P。第一配線層112a及第二配線層112b與第二配線層112b及第三配線層112c可經由分別貫穿第一絕緣層111a及第二絕緣層111b的第一通孔113a及第二通孔113b彼此電性連接。
當第一配線層112a嵌入於第一絕緣層111a中時，可顯著減少因第一配線層112a的厚度而產生的台階（step），且連接構件140的絕緣距離可因此變為恆定的。亦即，自連接構件140的重佈線層142至第一絕緣層111a的下表面的距離與自連接構件140的重佈線層142至第一半導體晶片121、第二半導體晶片122及第三半導體晶片123的連接墊121P、連接墊122P及連接墊123P的距離的差可小於第一配線層112a的厚度。因此，可達成連接構件140的高密度配線設計。
核心構件110的第一配線層112a的下表面可設置於高於第一半導體晶片121、第二半導體晶片122及第三半導體晶片123的連接墊121P、連接墊122P及連接墊123P中的每一者的下表面的水平高度上。另外，連接構件140的重佈線層142與核心構件110的第一配線層112a之間的距離可大於連接構件140的重佈線層142與第一半導體晶片121、第二半導體晶片122及第三半導體晶片123的連接墊121P、連接墊122P及連接墊123P中的每一者之間的距離。原因在於第一配線層112a可凹陷於第一絕緣層111a中。如上所述，當第一配線層112a凹陷於第一絕緣層111a中進而使得在第一絕緣層111a的下表面與第一配線層112a的下表面之間具有台階時，可防止其中包封體130的材料滲漏出而污染第一配線層112a的現象。核心構件110的第二配線層112b可設置於第一半導體晶片121、第二半導體晶片122及第三半導體晶片123的主動面與非主動面之間的水平高度上。核心構件110可被形成有與第一半導體晶片121、第二半導體晶片122及第三半導體晶片123中的每一者的厚度對應的厚度。因此，在核心構件110中形成的第二配線層112b可設置於第一半導體晶片121、第二半導體晶片122及第三半導體晶片123的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、配線層112b及配線層112c的厚度可大於連接構件140的重佈線層142的厚度。由於核心構件110可具有與第一半導體晶片121、第二半導體晶片122及第三半導體晶片123中的每一者的厚度相等或較第一半導體晶片121、第二半導體晶片122及第三半導體晶片123中的每一者的厚度大的厚度，因此配線層112a、配線層112b及配線層112c可端視核心構件110的規格而被形成為大的大小。另一方面，連接構件140的重佈線層142可被形成為較配線層112a、配線層112b及配線層112c的大小相對小的大小以達成薄度。
絕緣層111a及絕緣層111b中的每一者的材料無特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b中的每一者的材料。在此種情形中，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合或者與無機填料一起浸入於例如玻璃纖維（或玻璃布或玻璃織物）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。作為另一選擇，亦可使用感光成像介電樹脂作為所述絕緣材料。
配線層112a、配線層112b及配線層112c可用於對第一半導體晶片121、第二半導體晶片122及第三半導體晶片123的連接墊121P、連接墊122P及連接墊123P進行重佈線。配線層112a、配線層112b及配線層112c中的每一者的材料可為例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）、或其合金等導電材料。配線層112a、配線層112b及配線層112c可端視其對應層的設計而執行各種功能。舉例而言，配線層112a、配線層112b及配線層112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號（S）圖案可包括除接地（GND）圖案、電源（PWR）圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、配線層112b及配線層112c可包括通孔接墊、導線接墊、電性連接結構接墊等。
通孔113a及通孔113b可將在不同層上形成的配線層112a、配線層112b及配線層112c彼此電性連接，進而在核心構件110中形成電性通路。通孔113a及通孔113b中的每一者的材料可為導電材料。通孔113a及113b中的每一者可被導電材料完全填充，或者導電材料亦可沿通孔孔洞中的每一者的壁形成。另外，通孔113a及113b中的每一者可具有在相關技術中已知的所有形狀，例如錐形形狀、圓柱形形狀等。當形成第一通孔113a的孔洞時，第一配線層112a的接墊中的一些接墊可用作終止元件（stopper），且因此藉由使第一通孔113a中的每一者具有上表面的寬度較下表面的寬度大的錐形形狀在製程可為有利的。在此種情形中，第一通孔113a可與第二配線層112b的接墊圖案整合。另外，當形成第二通孔113b的孔洞時，第二配線層112b的接墊中的一些接墊可用作終止元件，且因此藉由使第二通孔113b中的每一者具有上表面的寬度較下表面的寬度大的錐形形狀在製程中可為有利的。在此種情形中，第二通孔113b可與第三配線層112c的接墊圖案整合。其他配置的說明與上述說明重複，且因此被省略。
圖14是示出扇出型半導體封裝的另一實例的示意性剖視圖。
圖15是沿圖14所示扇出型半導體封裝的線III-III'截取的示意性平面圖。
參照所述圖式，在根據本揭露中的另一例示性實施例的扇出型半導體封裝100C中，核心構件110可包括：第一絕緣層111a；第一配線層112a及第二配線層112b，分別設置於第一絕緣層111a的相對表面上；第二絕緣層111b，設置於第一絕緣層111a上且覆蓋第一配線層112a；第三配線層112c，設置於第二絕緣層111b上；第三絕緣層111c，設置於第一絕緣層111a上且覆蓋第二配線層112b；以及第四配線層112d，設置於第三絕緣層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至連接墊121P、連接墊122P及連接墊123P。由於核心構件110可包括許多配線層112a、112b、112c及112d，因此連接構件140可進一步簡化。因此，可抑制在形成連接構件140的製程中出現的缺陷所導致的良率下降。同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c彼此電性連接。
第一絕緣層111a可具有較第二絕緣層111b的厚度及第三絕緣層111c的厚度大的厚度。第一絕緣層111a可為相對厚的以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數目的配線層112c及配線層112d。第一絕緣層111a可包含與第二絕緣層111b及第三絕緣層111c的絕緣材料不同的絕緣材料。舉例而言，第一絕緣層111a可為例如包含核心材料、填料及絕緣樹脂的預浸體，而第二絕緣層111b及第三絕緣層111c可為包含填料及絕緣樹脂的味之素構成膜或感光成像介電膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一通孔113a可具有較分別貫穿第二絕緣層111b及第三絕緣層111c的第二通孔113b的直徑及第三通孔113c的直徑大的直徑。
核心構件110的第三配線層112c的下表面可設置於低於第一半導體晶片121、第二半導體晶片122及第三半導體晶片123的連接墊121P、連接墊122P及連接墊123P中的每一者的下表面的水平高度上。另外，連接構件140的重佈線層142與核心構件110的第三配線層112c之間的距離可小於連接構件140的重佈線層142與第一半導體晶片121、第二半導體晶片122及第三半導體晶片123的連接墊121P、連接墊122P及連接墊123P中的每一者之間的距離。原因在於第三配線層112c可以突出的形式設置於第二絕緣層111b上，因而接觸連接構件140。核心構件110的第一配線層112a及第二配線層112b可設置於第一半導體晶片121、第二半導體晶片122及第三半導體晶片123的主動面與非主動面之間的水平高度上。由於核心構件110可被形成有與第一半導體晶片121、第二半導體晶片122及第三半導體晶片123中的每一者的厚度對應的厚度，因此在核心構件110中形成的第一配線層112a及第二配線層112b可設置於第一半導體晶片121、第二半導體晶片122及第三半導體晶片123的主動面與非主動面之間的水平高度上。
核心構件110的配線層112a、配線層112b、配線層112c及配線層112d的厚度可大於連接構件140的重佈線層142的厚度。由於核心構件110可具有與第一半導體晶片121、第二半導體晶片122及第三半導體晶片123中的每一者的厚度相等或較第一半導體晶片121、第二半導體晶片122及第三半導體晶片123中的每一者的厚度大的厚度，因此配線層112a、配線層112b、配線層112c及配線層112d亦可被形成為大的大小。另一方面，連接構件140的重佈線層142可被形成為相對小的大小以達成薄度。
其他內容與上述內容重複，且因此不再對其予以贅述。
如上所述，根據本揭露中的例示性實施例，可提供一種其中製程的數目可減少、安裝精確度及匹配性質可得到改善、產品的大小可減小且因包封體而引起的連接墊的滲漏缺陷可得到抑制的扇出型半導體封裝。
儘管以上已示出並闡述了各例示性實施例，然而對於熟習此項技術者而言將顯而易見的是，在不背離由隨附申請專利範圍所界定的本發明的範圍的條件下，可作出修改及變型。
100A、100B、100C、2100‧‧‧扇出型半導體封裝
110‧‧‧核心構件
110HA、110HB、110HC‧‧‧貫穿孔
111、111a、111b、111c、141、2141、2241‧‧‧絕緣層
112a、112b、112c、112d‧‧‧配線層
113a、113b、113c、143、2143、2243‧‧‧通孔
120‧‧‧晶圓
121、122、123、2120、2220‧‧‧半導體晶片
121P、122P、123P、2122、2222‧‧‧連接墊
125A、125B、125C、125D‧‧‧被動組件
130、2130‧‧‧包封體
140、2140、2240‧‧‧連接構件
142、2142、2242‧‧‧重佈線層
150、2223、2150、2250‧‧‧鈍化層
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050、1130‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1101、2121、2221‧‧‧本體
1120‧‧‧電子組件
1121‧‧‧半導體封裝
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2243h‧‧‧通孔孔洞
2251‧‧‧開口
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧球柵陣列基板
I-I'、II-II'、III-III'‧‧‧線
藉由結合附圖閱讀以下詳細說明，將更清晰地理解本揭露的以上及其他態樣、特徵及優點，在附圖中： 圖1是示出電子裝置系統的實例的示意性方塊圖。 圖2是示出電子裝置的實例的示意性立體圖。 圖3A及圖3B是示出扇入型半導體封裝在被封裝之前及被封裝之後的狀態的示意性剖視圖。 圖4是示出扇入型半導體封裝的封裝製程的示意性剖視圖。 圖5是示出其中扇入型半導體封裝安裝於球柵陣列（ball grid array，BGA）基板上且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖6是示出其中扇入型半導體封裝嵌入於球柵陣列基板中且最終安裝於電子裝置的主板上的情形的示意性剖視圖。 圖7是示出扇出型半導體封裝的示意性剖視圖。 圖8是示出其中扇出型半導體封裝安裝於電子裝置的主板上的情形的示意性剖視圖。 圖9是示出扇出型半導體封裝的實例的示意性剖視圖。 圖10是沿圖9所示扇出型半導體封裝的線I-I'截取的示意性平面圖。 圖11是示出圖9所示扇出型半導體晶片中所使用的第一半導體晶片及第二半導體晶片在晶圓上的形式的示意性平面圖。 圖12是示出扇出型半導體封裝的另一實例的示意性剖視圖。 圖13是沿圖12所示扇出型半導體封裝的線II-II'截取的示意性平面圖。 圖14是示出扇出型半導體封裝的另一實例的示意性剖視圖。 圖15是沿圖14所示扇出型半導體封裝的線III-III'截取的示意性平面圖。

Claims (19)

  1. 一種扇出型半導體封裝，包括： 第一半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上設置有第一連接墊； 第二半導體晶片，具有主動面及與所述主動面相對的非主動面，所述主動面上設置有第二連接墊； 包封體，包封所述第一半導體晶片及所述第二半導體晶片中的每一者的至少部分；以及 連接構件，設置於所述第一半導體晶片及所述第二半導體晶片中的每一者的所述主動面上且包括重佈線層，所述重佈線層電性連接至所述第一連接墊及所述第二連接墊， 其中所述第一半導體晶片與所述第二半導體晶片彼此實體整合，且 所述第一半導體晶片及所述第二半導體晶片中的每一者具有內部電路。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一半導體晶片的所述內部電路與所述第二半導體晶片的所述內部電路是相同的。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一半導體晶片與所述第二半導體晶片是用於記憶體的同一種積體電路（IC）。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一半導體晶片的所述主動面上的所述第一連接墊的設置形式相同於所述第二半導體晶片的所述主動面上的所述第二連接墊的設置形式。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接墊及所述第二連接墊中的每一者中的一些連接墊沿所述第一半導體晶片與所述第二半導體晶片之間的邊界設置。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括具有第一貫穿孔的核心構件， 其中所述第一半導體晶片及所述第二半導體晶片設置於所述第一貫穿孔中，且 所述包封體填充所述第一貫穿孔的至少部分。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，更包括設置於所述第一貫穿孔中的一或多個第一被動組件及第二被動組件， 其中所述第一被動組件及所述第二被動組件經由所述重佈線層電性連接至所述第一連接墊及所述第二連接墊。
  8. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述核心構件更具有與所述第一貫穿孔間隔開的第二貫穿孔， 第三半導體晶片設置於所述第二貫穿孔中，所述第三半導體晶片具有主動面及與所述主動面相對的非主動面，所述主動面上設置有第三連接墊， 所述包封體填充所述第二貫穿孔的至少部分，且 所述第三連接墊經由所述重佈線層電性連接至所述第一連接墊及所述第二連接墊。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，更包括設置於所述第二貫穿孔中的一或多個第三被動組件， 其中所述第三被動組件經由所述重佈線層電性連接至所述第三連接墊。
  10. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一半導體晶片與所述第二半導體晶片是用於記憶體的同一種積體電路，且 所述第三半導體晶片是用於應用處理器（AP）的積體電路。
  11. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、第一配線層及第二配線層，所述第一配線層接觸所述連接構件且嵌入於所述第一絕緣層中，所述第二配線層設置於所述第一絕緣層的與所述第一絕緣層的其中嵌入有所述第一配線層的第一表面相對的第二表面上，且 所述第一配線層及所述第二配線層電性連接至所述第一連接墊及所述第二連接墊。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第一絕緣層的下表面相對於所述第一配線層的下表面具有台階。
  13. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述核心構件包括第一絕緣層、第一配線層及第二配線層、第二絕緣層、第三配線層、第三絕緣層、及第四配線層，所述第一配線層及所述第二配線層分別設置於所述第一絕緣層的相對表面上，所述第二絕緣層設置於所述第一絕緣層上且覆蓋所述第一配線層，所述第三配線層設置於所述第二絕緣層上，所述第三絕緣層設置於所述第一絕緣層上且覆蓋所述第二配線層，所述第四配線層設置於所述第三絕緣層上，且 所述第一配線層至所述第四配線層電性連接至所述第一連接墊及所述第二連接墊。
  14. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述第一絕緣層具有較所述第二絕緣層及所述第三絕緣層的厚度大的厚度。
  15. 一種扇出型半導體封裝，包括： 絕緣核心構件，具有第一貫穿孔； 第一半導體晶片及第二半導體晶片，各自具有主動面，所述主動面上設置有連接墊，所述第一半導體晶片及所述第二半導體晶片設置於所述第一貫穿孔中且與所述絕緣核心構件間隔開； 連接構件，設置於所述第一半導體晶片的所述主動面及所述第二半導體晶片的所述主動面上，所述連接構件包括重佈線層，所述重佈線層電性連接所述第一半導體晶片的所述連接墊及所述第二半導體晶片的所述連接墊， 其中所述第一半導體晶片與所述第二半導體晶片共享基板且能夠沿邊界分離，且 所述第一半導體晶片及所述第二半導體晶片中的每一者被配置成若沿所述邊界分離，則獨立地發揮功能。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一半導體晶片及所述第二半導體晶片中的每一者的所述連接墊中的至少一者沿所述邊界設置。
  17. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述第一半導體晶片及所述第二半導體晶片包括未分離的晶圓的晶粒，所述晶圓包括多個晶粒。
  18. 如申請專利範圍第15項所述的扇出型半導體封裝，更包括設置於所述絕緣核心構件中的第二貫穿孔中的第三半導體晶片，所述第二貫穿孔與所述第一貫穿孔間隔開。
  19. 如申請專利範圍第15項所述的扇出型半導體封裝，更包括包封體，所述包封體包封所述第一半導體晶片的至少部分及所述第二半導體晶片的至少部分且填充位於所述絕緣核心構件與所述第一貫穿孔中的所述第一半導體晶片及所述第二半導體晶片之間的空間的至少部分。
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