TWI683406B - 扇出型半導體封裝 - Google Patents

扇出型半導體封裝 Download PDF

Info

Publication number
TWI683406B
TWI683406B TW107119309A TW107119309A TWI683406B TW I683406 B TWI683406 B TW I683406B TW 107119309 A TW107119309 A TW 107119309A TW 107119309 A TW107119309 A TW 107119309A TW I683406 B TWI683406 B TW I683406B
Authority
TW
Taiwan
Prior art keywords
fan
semiconductor wafer
connection member
hole
semiconductor package
Prior art date
Application number
TW107119309A
Other languages
English (en)
Other versions
TW201926604A (zh
Inventor
李昌普
俊錫 吳
鄭玄喆
呂政浩
Original Assignee
南韓商三星電子股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 南韓商三星電子股份有限公司 filed Critical 南韓商三星電子股份有限公司
Publication of TW201926604A publication Critical patent/TW201926604A/zh
Application granted granted Critical
Publication of TWI683406B publication Critical patent/TWI683406B/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
    • H01L25/0657—Stacked arrangements of devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3114—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed the device being a chip scale package, e.g. CSP
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/482—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body
    • H01L23/485—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of lead-in layers inseparably applied to the semiconductor body consisting of layered constructions comprising conductive layers and insulating layers, e.g. planar contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5383—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5384—Conductive vias through the substrate with or without pins, e.g. buried coaxial conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5386—Geometry or layout of the interconnection structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/20—Structure, shape, material or disposition of high density interconnect preforms
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/182—Printed circuits structurally associated with non-printed electric components associated with components mounted in the printed circuit board, e.g. insert mounted components [IMC]
    • H05K1/185—Components encapsulated in the insulating substrate of the printed circuit or incorporated in internal layers of a multilayer circuit
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0231—Manufacturing methods of the redistribution layers
    • H01L2224/02311—Additive methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02377—Fan-in arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/023—Redistribution layers [RDL] for bonding areas
    • H01L2224/0237—Disposition of the redistribution layers
    • H01L2224/02379—Fan-out arrangement
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05569—Disposition the external layer being disposed on a redistribution layer on the semiconductor or solid-state body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/12105—Bump connectors formed on an encapsulation of the semiconductor or solid-state body, e.g. bumps on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/214—Connecting portions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/20—Structure, shape, material or disposition of high density interconnect preforms
    • H01L2224/21—Structure, shape, material or disposition of high density interconnect preforms of an individual HDI interconnect
    • H01L2224/215—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73203—Bump and layer connectors
    • H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L24/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L24/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L24/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L24/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3511—Warping

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Geometry (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一種扇出型半導體封裝，包括：具有貫穿孔的第一連接構件、配置於所述貫穿孔中的第一半導體晶片及第二半導體晶片、包封所述第一半導體晶片及所述第二半導體晶片的包封體、配置於所述第一半導體晶片及所述第二半導體晶片的至少一側上且包括電性連接至所述第一半導體晶片及所述第二半導體晶片的重佈線層的第二連接構件以及其中以厚度方向移除所述第一連接構件的至少部分並以絕緣材料填充的絕緣通孔。

Description

扇出型半導體封裝 [相關申請案的交叉引用]
本申請案主張2017年11月30日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0163039號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露是有關於一種半導體封裝，更具體而言，有關於一種其中電性連接結構可朝向半導體晶片所配置的區域之外延伸的扇出型半導體封裝。
半導體晶片相關技術發展中的近期重大趨勢為減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對於小尺寸半導體晶片等的需求快速增加，需要實現具有緊密尺寸並包括多個引腳的半導體封裝。
被建議來滿足上所述技術需求的半導體封裝技術的一種類型是扇出型半導體封裝。此種扇出型封裝具有小型尺寸，並可藉由朝半導體晶片所配置的區域之外對連接端子進行重佈線而實 現多個引腳。
在這樣的半導體封裝中，由於半導體晶片中所包括的半導體晶片、配線層、絕緣層等的熱膨脹特性彼此不同，可能發生翹曲，且因此已經試圖減少翹曲。
本揭露的一個態樣可提供一種其中結構穩定性可藉由減少翹曲而得到改善的扇出型半導體封裝。
根據本揭露的一個態樣，扇出型半導體封裝可包括：第一連接構件，具有貫穿孔；第一半導體晶片及第二半導體晶片，配置於所述貫穿孔中；包封體，包封所述第一半導體晶片及所述第二半導體晶片；第二連接構件，配置於所述第一半導體晶片及所述第二半導體晶片的至少一側上且包括電性連接至所述第一半導體晶片及所述第二半導體晶片的重佈線層；以及絕緣通孔，其中將所述第一連接構件的至少部分以厚度方向移除並以絕緣材料填充。
所述第一半導體晶片的尺寸可大於所述第二半導體晶片的尺寸。
當所述第一半導體晶片及所述第二半導體晶片排列的方向為第一方向時，所述扇出型半導體封裝相對於垂直第一方向的中心線可為左右不對稱結構。
在所述第一連接構件中，就所述第一方向的寬度而言，所 述第一半導體晶片的外部區域的寬度可大於所述第二半導體晶片的外部區域的寬度。
相對於垂直第一方向的中心線，在所述第二半導體晶片所配置的半邊區域中的包封體的量可大於在所述第一半導體晶片所配置的半邊區域中的包封體的量。
所述絕緣通孔可僅配置於所述第一半導體晶片的外部區域中。
所述第一連接構件可包括貫穿所述第一連接構件的多個導電通孔，且所述多個導電通孔可沿著所述第一連接構件的外部部分排列。
所述絕緣通孔可配置於所述多個導電通孔之間。
形成所述絕緣通孔的絕緣材料的熱膨脹係數可與所述包封體的熱膨脹係數相同。
形成所述絕緣通孔的絕緣材料可為形成所述包封體的材料。
可形成具有圓柱形狀的多個絕緣通孔且所述多個絕緣通孔可以一方向對齊並配置。
所述絕緣通孔可具有貫穿所述第一連接構件的形狀。
所述絕緣通孔可具有不貫穿所述第一連接構件的溝槽形狀。
所述絕緣通孔可與在所述第一連接構件中所包括的配線層接觸。
100A、100B、100C、2100‧‧‧扇出型半導體封裝
100‧‧‧半導體封裝
110‧‧‧第一連接構件
110H、111H‧‧‧貫穿孔
111、111a、111b、111c、141a、141b、141c、2141、2241‧‧‧絕緣層
112a、112b、112c、112d‧‧‧配線層
113a、113b、113c、143a、143b、143c、2143、2243‧‧‧通孔
120A、120B、2120、2220‧‧‧半導體晶片
121、124、1101、2121、2221‧‧‧本體
122、125、2122、2222‧‧‧連接墊
123、126、150、2150、2223、2250‧‧‧鈍化層
130、2130‧‧‧包封體
131‧‧‧絕緣通孔
140‧‧‧第二連接構件
142a、142b、142c、2142‧‧‧重佈線層
151、2251‧‧‧開口
160、2160、2260‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
1000‧‧‧電子裝置
1010、1110、2500‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1120‧‧‧組件
1130‧‧‧照相機
2140、2240‧‧‧連接構件
2170、2270‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2242‧‧‧配線圖案
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2243h‧‧‧通孔孔洞
I-I'‧‧‧剖線
根據以下結合所附圖式的詳細闡述，將更清楚地理解本揭露的上述及其他樣態、特徵及其他優點，其中：圖1為說明電子裝置系統的實例的方塊示意圖。
圖2為說明電子裝置的實例的立體示意圖。
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為說明扇出型半導體封裝的剖面示意圖。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為說明扇出型半導體封裝的一實例的剖面示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
圖11至圖14示意性地說明根據修改實例中的每一者的扇出型半導體封裝。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
電子裝置
圖1為說明電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接至或電性連接至主板1010的晶片相關組件1020、網路相關組件1030、其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))或快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器或微控制器等；及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)或應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關 組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-firing ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010或可不物理連接至或不電性連接至主板1010的其他組件。這些其他組件可包括例如照相機1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)或數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，這些其他組件不限於此，而是亦可包括取決於電子裝置1000的類型等用於各種目的的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(PC)、筆記 型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的一實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的各種電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1110的其他組件(例如：照相機1130)可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用處理器，但不以此為限。所述電子裝置不僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精 密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
取決於半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。
(扇入型半導體封裝)
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
參照所述圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)或砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上並覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222在尺寸上是顯著小的，因此難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220 上形成連接構件2240以對連接墊2222進行重佈線。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成配線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，已經以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已開發安裝於智慧型電話中的許多元件以在具有小型尺寸的同時實施快速訊號傳遞。
然而，由於所有輸入/輸出端子都需要配置於扇入型半導體封裝的半導體晶片內部，因此扇入型半導體封裝具有較大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導 體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝及使用。
(扇出型半導體封裝)
圖7為說明扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子都需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)無法在扇入型半導體封裝中使用。另一方面，如上所述，扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件朝半導體晶片之外進行重佈線並配置的形式。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出 型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局照樣可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100可安裝在電子裝置的主板2500上而無需使用單獨的中介基板等。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可以較使用印刷電路板(PCB)的一般層疊封裝(POP)型的形式更小型(compact)的形式實施，且可解決因出現翹曲(warpage)現象而造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免 受外部影響，且其與例如中介基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
以下將參照圖式闡述根據本揭露中的例示性實施例的扇出型半導體封裝。
圖9為說明扇出型半導體封裝的一實例的剖面示意圖。圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
參照圖式，根據本揭露的例示性實施例的扇出型半導體封裝100A可包括：具有貫穿孔110H及貫穿孔111H的第一連接構件110、第一半導體晶片120A及第二半導體晶片120B、包封體130以及第二連接構件140。可形成其中以絕緣材料填充以第一連接構件110的厚度方向貫穿第一連接構件110的孔洞的絕緣通孔131。除了上述組件之外，扇出型半導體封裝100A可包括鈍化層150、凸塊下金屬層160、電性連接結構170等。
第一連接構件110可視特定材料而進一步改善扇出型半導體封裝100A的剛性，且可用以確保包封體130的厚度的均勻性。當如下面將描述的例示性實施例中那樣於第一連接構件110中形成貫通佈線(through-wirings)等時，扇出型半導體封裝100A也可作為疊層封裝(POP)型封裝使用。根據本例示性實施例，第一連接構件110可具有多個貫穿孔110H及貫穿孔111H，其可分別被稱為第一貫穿孔110H及第二貫穿孔111H。第一半導體晶片 120A可配置於第一貫穿孔110H中及第二半導體晶片120B可配置於第二貫穿孔111H中。在這種情況下，半導體晶片120A的側表面及半導體晶片120B的側表面可被第一連接構件110圍繞。然而，此形式僅為一舉例說明，並可經由各式修改以具有其他形式，且第一連接構件110可依此形式而執行另外的功能。必要時，可省略第一連接構件110，但當扇出型半導體封裝100A包括第一連接構件110時，可更有利於確保板級可靠性。另外，本例示性實施例繪示其中第一半導體晶片120A及第二半導體晶片120B配置於不同的貫穿孔110H及貫穿孔111H中的情況，但第一半導體晶片120A及第二半導體晶片120B亦可配置於一貫穿孔中。
第一連接構件110可包括絕緣層111。絕緣材料可作為絕緣層111的材料。在此情況下，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或者核心材料(例如：玻璃纖維、或玻璃纖維、玻璃布或玻璃織物)及/或無機填料一起浸漬於熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4或雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。這樣的第一連接構件110可用作支撐構件。
第一半導體晶片120A及第二半導體晶片120B可為以數百至數百萬個或更多個的數量的元件整合於單一晶片中提供的積體電路(IC)。在此情況下，舉例而言，所述積體電路可為處理器 晶片(更具體而言，應用處理器(AP))，例如中央處理器(比如中央處理單元)、圖形處理器(比如圖形處理單元)、場域可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器或微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器或應用專用積體電路(ASIC)等，或可為記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(DRAM))、非揮發性記憶體(比如唯讀記憶體(ROM))或快閃記憶體等。另外，上述元件亦可彼此組合而配置。
第一半導體晶片120A及第二半導體晶片120B可以主動晶圓為基礎而形成。在此情形下，本體121及本體124的基礎材料(base material)可為矽(Si)、鍺(Ge)或砷化鎵(GaAs)等。在本體121及本體124上可形成各種電路。連接墊122及連接墊125可將第一半導體晶片120A及第二半導體晶片120B電性連接至其他組件，且諸如鋁(Al)等導電材料可用作為連接墊122及連接墊125中的每一者的材料。在本體121及本體124上可形成暴露出連接墊122及連接墊125的鈍化層123及鈍化層126，且鈍化層123及鈍化層126可為氧化物膜或氮化物膜等或氧化物層與氮化物層所構成的雙層。經由相應的鈍化層123及鈍化層126，連接墊122及連接墊125中的每一者的下表面相對於包封體130的下表面可具有台階。因此，在一定程度上可防止包封體130滲透入連接墊122及連接墊125中的每一者的下表面的現象。亦可 在其他需要的位置上進一步配置絕緣層(未繪示)等。第一半導體晶片120A及第二半導體晶片120B可為裸晶粒。或者，必要時，可進一步在第一半導體晶片120A及第二半導體晶片120B的主動面上形成重佈線層(未繪示)，並可將凸塊(未繪示)等連接至連接墊122及連接墊125。第一半導體晶片120A及第二半導體晶片120B可為相同種類的晶片或可為不同種類的晶片。儘管本例示性實施例描述了使用兩個半導體晶片120A及120B的例子，但是也可使用三個或更多個半導體晶片。
根據本例示性實施例，如所繪示的，第一半導體晶片120A的尺寸可大於第二半導體晶片120B的尺寸。在如上所述具有不同尺寸的半導體晶片120A及半導體晶片120B配置於一扇出型半導體封裝100A中的情況下，扇出型半導體封裝100A成為不對稱結構且翹曲問題可能進一步加劇。詳言之，當具有不同尺寸的第一半導體晶片120A及第二半導體晶片120B排列的方向為第一方向(I-I'方向)時，根據本例示性實施例的扇出型半導體封裝100A就垂直於第一方向的中心線而言可具有不對稱結構。
如於圖10所繪示的，在這樣的不對稱結構中，就第一方向的寬度而言，在第一連接構件110中，第一半導體晶片120A的外部區域(圖10中的右邊)的寬度可大於第二半導體晶片120B的外部區域(圖10中的左邊)的寬度。因此，扇出型半導體封裝100A的個別組件可具有左右不對稱結構。例如，包封體130的量可在第一方向上的左邊及右邊變化。相對於垂直第一方向的中心 線，在第二半導體晶片120B所配置的半邊區域(左邊)中的包封體130的量可大於在第一半導體晶片120A所配置的半邊區域(右邊)中的包封體130的量。由於左邊區域中的包封體130的量大於右邊區域中的包封體130的量，所以當包封體130固化及收縮時，應力可集中在扇出型半導體封裝100A的左邊，這可能導致翹曲。隨著半導體晶片的數量或種類的增加，這樣的應力集中問題可能進一步增加。
根據本例示性實施例，為了解決這樣的問題，可使用其中第一連接構件110的至少部分以厚度方向移除並以絕緣材料填充的絕緣通孔131。絕緣通孔131可僅配置於其中包封體130的量相對較少的區域中，也就是第一半導體晶片120A的外部區域。形成絕緣通孔131的絕緣材料可具有與包封體130相同或相似的熱膨脹係數，從而減輕扇出型半導體封裝100A的熱膨脹特性在整個第一方向的差異。在這種情況下，絕緣通孔131亦可由形成包封體130的材料形成，且可藉由在形成包封體130的製程中，將形成包封體130的材料填充於第一連接構件110的孔洞中來形成。
如於圖9及圖10所繪示的，絕緣通孔131可具有貫穿第一連接構件110的形狀。另外，圓柱形狀的多個絕緣通孔131可以一方向對齊並配置，且對應區域的熱膨脹特性可藉由這樣的佈局方式而有效調整。
包封體130可保護第一連接構件110、半導體晶片120A及半導體晶片120B等。包封體130的包封形式不受特別限制，但 可為包封體130環繞第一連接構件110、半導體晶片120A及半導體晶片120B等的至少部分。舉例而言，包封體130可覆蓋第一連接構件110以及第一半導體晶片120A及第二半導體晶片120B的非主動面，且可填充貫穿孔110H的壁面與第一半導體晶片120A及第二半導體晶片120B的側表面之間的空間。另外，包封體130亦可填充第一半導體晶片120A及第二半導體晶片120B的鈍化層123及鈍化層126與第二連接構件140之間的空間的至少部分。包封體130可填充貫穿孔110H及貫穿孔111H，藉以充當黏合劑，並視特定材料而減少半導體晶片120A及半導體晶片120B的彎曲(buckling)。
包封體130的材料不受特定限制。舉例而言，可使用絕緣材料作為包封體130的材料。在此情況下，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或者核心材料(例如：玻璃纖維、玻璃布或玻璃織物)及/或無機填料一起浸漬於熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4或雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用感光成像介電(PID)樹脂作為絕緣材料。
第二連接構件140可對第一半導體晶片120A及第二半導體晶片120B的連接墊122及連接墊125進行重佈線。數十至數百個具有各種功能的第一半導體晶片120A及第二半導體晶片120B 的連接墊122及連接墊125可藉由第二連接構件140進行重佈線，且可視功能而定，藉由電性連接結構170與外部進行物理連接或電性連接。為此，第二連接構件140可包括重佈線層142a、重佈線層142b及重佈線層142c。作為實例，第二連接構件140可包括：配置於第一連接構件110及第一半導體晶片120A及第二半導體晶片120B的主動面上的第一絕緣層141a、配置於第一絕緣層141a上的第一重佈線層142a、將第一重佈線層142a與第一半導體晶片120A及第二半導體晶片120B的連接墊122及連接墊125彼此連接的第一通孔143a、配置於第一絕緣層141a上的第二絕緣層141b、配置於第二絕緣層141b上的第二重佈線層142b、貫穿第二絕緣層141b並將第一重佈線層142a與第二重佈線層142b彼此連接的第二通孔143b、配置於第二絕緣層141b上的第三絕緣層141c、配置於第三絕緣層141c上的第三重佈線層142c以及貫穿第三絕緣層141c並將第二重佈線層142b與第三重佈線層142c彼此連接的第三通孔143c。第一重佈線層142a、第二重佈線層142b及第三重佈線層142c可電性連接至第一半導體晶片120A及第二半導體晶片120B的連接墊122及連接墊125。然而，必要時，可改變重佈線層142a、重佈線層142b及重佈線層142c、絕緣層141a、絕緣層141b及絕緣層141c以及通孔143a、通孔143b及通孔143c的數量。
絕緣層141a、絕緣層141b及絕緣層141c中所包括的絕緣材料亦可為例如感光性絕緣材料。當絕緣層141a、絕緣層141b及 絕緣層141c具有感光特性時，絕緣層141a、絕緣層141b及絕緣層141c可形成為具有較小的厚度，且可更容易達成通孔143a、通孔143b及通孔143c的精密間距。絕緣層141a、絕緣層141b及絕緣層141c可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141a、絕緣層141b及絕緣層141c為多層時，絕緣層141a、絕緣層141b及絕緣層141c的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141a、絕緣層141b及絕緣層141c為多層時，絕緣層141a、絕緣層141b及絕緣層141c可視製程而彼此整合，進而使得絕緣層之間的邊界亦可為不明顯。可形成比圖式中所繪示的更多數量的絕緣層。
重佈線層142a、重佈線層142b及重佈線層142c可用於對連接墊122實質上進行重佈線。重佈線層142a、重佈線層142b及重佈線層142c中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層142a、重佈線層142b及重佈線層142c可視其對應層的設計而執行各種功能。舉例而言，重佈線層142a、重佈線層142b及重佈線層142c可包括接地圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142a、重佈線層142b及重佈線層142c可包括通孔接墊圖案、連接端子接墊圖案等。
通孔143a、通孔143b及通孔143c可將形成於不同層上的重佈線層142a、重佈線層142b、重佈線層142c及連接墊122及 連接墊125等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路。通孔143a、通孔143b及通孔143c中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。通孔143a、通孔143b及通孔143c中每一者可以導電材料完全填充，或者導電材料也可沿著各個通孔的壁面形成。另外，通孔143a、通孔143b及通孔143c中每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
鈍化層150可保護第二連接構件140免受外部物理性或化學性損傷等。鈍化層150可具有暴露第二連接構件140的重佈線層142a、重佈線層142b及重佈線層142c的至少部分的開口151。在鈍化層150中所形成的開口151的數量可為數十至數千個。鈍化層150的材料不受特定限制。例如，可使用絕緣材料作為包封體130的材料。在此情況下，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或者核心材料(例如：玻璃纖維、玻璃布或玻璃織物)及/或無機填料一起浸漬於熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4或雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用阻焊劑(solder resist)。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層 160可連接至經由鈍化層150的開口151而暴露的第二連接構件140的重佈線層142a、重佈線層142b及重佈線層142c。可藉由習知金屬化方法，使用習知導電金屬(例如金屬)以在鈍化層150的開口151中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可外部物理連接或外部電性連接扇出型半導體封裝100A。例如，扇出型半導體封裝100A可透過電性連接結構170安裝在電子裝置的主板上。電性連接結構170中的每一者可由傳導材料形成，例如焊料等。然而，此僅為舉例說明，且電性連接結構170中的每一者的材料並不特別以此為限。電性連接結構170中的每一者可為接腳(land)、球或引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包括銅(Cu)柱及焊料。當電性連接結構170形成為單層結構時，電性連接結構170可包括錫-銀焊料或銅(Cu)。然而，此僅為舉例說明，且電性連接結構170不限於此。
電性連接結構170的數量、間隔、配置形式等不受特別限制，並可由本技術領域中具有通常知識者根據設計細節而充分修改。舉例而言，電性連接結構170可根據連接墊122及連接墊125的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當電性連接結構170為焊球時，電性連接結構170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬層160的側表面，且連接可靠性可更加優異。
電性連接結構170的至少一者可配置於扇出區域中。扇出區域為第一半導體晶片120A及第二半導體晶片120B所配置的區域之外的區域。扇出型封裝可具有比扇入型封裝更高的可靠性，可實現多個輸入/輸出端子，並且可容易地執行三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝或接腳柵陣列(land grid array，LGA)封裝等，扇出型封裝可被製造為具有較小的厚度，並可具有價格競爭力。
同時，雖然未繪示於圖式中，可視需要在貫穿孔110H及貫穿孔111H的壁上形成金屬薄膜以散熱或阻擋電磁波。另外，必要時，貫穿孔110H及貫穿孔111H中可配置執行功能彼此相同或彼此不同的多個半導體晶片120A及半導體晶片120B。另外，必要時，貫穿孔110H中可配置單獨的被動組件，例如電感器或電容器等。另外，必要時，被動組件(例如：包括電感器或電容器等的表面安裝技術(SMT)組件)可配置於鈍化層150的表面上。
根據本揭露的另一例示性實施例的扇出型半導體封裝將參照圖11至圖14闡述。
首先，在根據圖11及圖12的例示性實施例的扇出型半導體封裝100B中，用於執行層間導電的多個導電通孔安裝在第一連接構件110中。詳言之，第一連接構件110可包括第一絕緣層111a、第一配線層112a、第二配線層112b、第二絕緣層111b以及第三配線112c。第一絕緣層111a接觸第二連接構件140，第一配線層112a接觸第二連接構件140且嵌入第一絕緣層111a中，第二 配線層112b配置於第一絕緣層111a的另一個表面上，該另一個表面相對於有第一配線層112a嵌入的第一絕緣層111a的一個表面，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二配線層112b，且第三配線層112c配置於第二絕緣層111b上。第一配線層112a、第二配線層112b以及第三配線層112c可電性連接至連接墊122及連接墊125。分別而言，第一配線層112a與第二配線層112b可經由貫穿第一絕緣層111a的第一通孔113a而彼此電性連接，而第二配線層112b與第三配線層112c可經由貫穿第二絕緣層111b的第二通孔113b而彼此電性連接。
當第一配線層112a嵌入第一絕緣層111a中時，因第一配線層112a的厚度而產生的台階可顯著地減小，且第二連接構件140的絕緣距離可因而成為固定。亦即，從第二連接構件140的第一配線層142a到第一絕緣層111a的下表面的距離以及從第二連接構件140的第一配線層142a到半導體晶片120A及半導體晶片120B的接墊122及連接墊125的距離，這兩者之間的差值可小於第一配線層112a的厚度。因此，可容易達成第二連接構件140的高密度佈線設計。
如於圖11所繪示的，第一連接構件110的第一配線層112a的下表面可配置在高於半導體晶片120A及半導體晶片120B的連接墊122及連接墊125的下表面的水平高度上。另外，第二連接構件140的第一重佈線層142a與第一連接構件110的第一配線層112a之間的距離可大於第二連接構件140的第一重佈線層142a與 半導體晶片120A及半導體晶片120B的連接墊122及連接墊125之間的距離。原因在於第一配線層112a可凹陷於第一絕緣層111a中。如上所述，當第一配線層112a凹陷於第一絕緣層111a中，進而使得第一絕緣層111a的下表面與第一配線層112a的下表面之間具有台階時，可防止包封體130的材料滲入而污染第一配線層112a的現象。第一連接構件110的第二配線層112b可配置於半導體晶片120A及半導體晶片120B的主動面與非主動面之間的水平高度上。第一連接構件110可以與半導體晶片120A及半導體晶片120B的厚度對應的厚度而形成。因此，形成於第一連接構件110中的第二配線層112b可配置在半導體晶片120A及半導體晶片120B的主動面與非主動面之間的水平高度上。
第一連接構件110的配線層112a、配線層112b及配線層112c的厚度可大於第二連接構件140的重佈線層142a、重佈線層142b及重佈線層142c的厚度。因為第一連接構件110的厚度可等於或大於半導體晶片120A及半導體晶片120B的厚度，所以配線層112a、配線層112b及配線層112c可取決於第一連接構件110的規格而以較大的尺寸形成。另一方面，考量薄度(thinness)，第二連接構件140的重佈線層142a、重佈線層142b及重佈線層142c可以相對小於配線層112a、配線層112b及配線層112c的尺寸形成。
絕緣層111a及絕緣層111b中每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b 的材料。在此情況下，絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或者核心材料(例如：玻璃纖維、玻璃布或玻璃織物)及/或無機填料一起浸漬於熱固性樹脂或熱塑性樹脂中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4或雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用感光成像介電(PID)樹脂作為絕緣材料。
配線層112a、配線層112b及配線層112c可用於對半導體晶片120A及半導體晶片120B的連接墊122及連接墊125進行重佈線。配線層112a、配線層112b及配線層112c中的每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。配線層112a、配線層112b及配線層112c可視其對應層的設計而執行各種功能。舉例而言，重佈線層142a、重佈線層142b及重佈線層142c可包括接地圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，配線層112a、配線層112b及配線層112c可包括通孔接墊、焊線接墊(wire pad)、連接端子接墊等。
通孔113a及通孔113b可將形成於不同層上的配線層112a、配線層112b及配線層112c彼此電性連接，從而在第一連接構件110中形成電性通路(electrical path)。通孔113a及通孔113b 中每一者的材料可為導電材料。通孔113a及通孔113b中每一者可以導電材料完全填充，或者導電材料也可沿著各個通孔孔洞的壁面形成。另外，通孔113a及通孔113b中每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。當第一通孔113a的孔洞形成時，第一配線層112a的一些接墊可作為終止元件(stopper)，因此，讓第一通孔113a中每一者具有上表面寬度大於下表面寬度的錐形可有利於製程。在這種情況下，第一通孔113a可與第二配線層112b的接墊圖案整合。另外，當第二通孔113b的孔洞形成時，第二配線層112b的一些接墊可作為終止元件，因此，讓第二通孔113b中每一者具有上表面寬度大於下表面寬度的錐形可有利於製程。在這種情況下，第二通孔113b可與第三配線層112c的接墊圖案整合。
如於圖12所繪示的，多個導電通孔113a可沿著第一連接構件110的外部部分配置。另外，絕緣通孔131可配置於多個導電通孔之間，從而更有效地調整熱膨脹特性。
於圖13所繪示的修改實例類似於圖11及圖12的實例，但絕緣通孔131的形狀與圖11及圖12的實例中的情況不同。根據本例示性實施例，絕緣通孔131可形成為不貫穿第一連接構件110。換句話說，絕緣通孔131可具有不貫穿第一連接構件110的溝槽形狀，且絕緣通孔131可接觸部分配線層112a、配線層112b及配線層112c。上述修改實例可有效地應用於不需要大量絕緣通孔131的情況，應用於在第一連接構件110中需要大量通孔113a 及113b或配線層112a、配線層112b及配線層112c且需要減小絕緣通孔131的量的情況等。
將闡述於圖14所繪示的根據另一修改實例的扇出型半導體封裝100C。在根據另一修改實例的扇出型半導體封裝100C中，第一連接構件110可包括：第一絕緣層111a；第一配線層112a及第二配線層112b，分別配置於第一絕緣層111a的相對表面上；第二絕緣層111b，配置於第一絕緣層111a上並覆蓋第一配線層112a；第三配線層112c，配置於第二絕緣層111b上；第三絕緣層111c，配置於第一絕緣層111a上並覆蓋第二配線層112b；以及第四配線層112d，配置於第三絕緣層111c上。第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可電性連接至連接墊122。因為第一連接構件110可包括數量較大的配線層112a、配線層112b、配線層112c及配線層112d，所以第二連接構件140可被進一步簡化。因此，因形成第二連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一配線層112a、第二配線層112b、第三配線層112c及第四配線層112d可經由各自貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a可相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較 多的配線層112c及配線層112d。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電(PID)膜。然而，第一絕緣層111a的材料、第二絕緣層111b的材料及第三絕緣層111c的材料不以此為限。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於貫穿第二絕緣層111b的第二通孔113b的直徑以及貫穿第三絕緣層111c的第三通孔113c的直徑。
第一連接構件110的第三重佈線層112c的下表面可配置在低於半導體晶片120A及半導體晶片120B的連接墊122及連接墊125的下表面的水平高度上。另外，第二連接構件140的第一重佈線層142a與第一連接構件110的第三配線層112c之間的距離可小於第二連接構件140的第一重佈線層142a與半導體晶片120A及半導體晶片120B的連接墊122及連接墊125之間的距離。原因在於第三配線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸第二連接構件140。第一連接構件110的第一配線層112a及第二配線層112b可配置於半導體晶片120A及半導體晶片120B的主動面與非主動面之間的水平高度上。第一連接構件110可以與半導體晶片120A及半導體晶片120B的厚度對應的厚度而形成。因此，形成於第一連接構件110中的第一配線層112a及第二配線層112b所配置的水平高度可在半導體晶片120A及半導體 晶片120B的主動面與非主動面之間。
第一連接構件110的配線層112a、配線層112b、配線層112c及配線層112d的厚度可大於第二連接構件140的重佈線層142a、重佈線層142b及重佈線層142c的厚度。因為第一連接構件110的厚度可等於或大於半導體晶片120A及半導體晶片120B的厚度，所以可形成較大尺寸的配線層112a、配線層112b、配線層112c及配線層112d。另一方面，考量薄度，可形成尺寸相對較小的第二連接構件140的重佈線層142a、重佈線層142b及重佈線層142c。
其他配置，例如參照圖9至圖13所描述的內容也可應用於根據另一例示性實施例的扇出型半導體封裝100C，且其詳細描述與上述扇出型半導體封裝100A中所描述的實質上相同。因此，其詳細描述將被省略。
在本文中，下側、下部部分、下表面等是用來指涉相對於圖式的橫截面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部部分、上表面等是用來指涉與所述方向相反的方向。然而，定義這些方向是為了方便說明，本申請專利範圍並不受上述定義之方向特別限制。
在說明書中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指稱元件時，所述元件不受限於此。使用「第 一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情況下，第一元件可稱作第二元件，而不偏離本文闡述的申請專利範圍的範疇。相似地，第二元件亦可稱作第一元件。
本文中所使用的用語「例示性實施例」並不意指同一例示性實施例，而是提供來強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性。然而，本文中所提供的例示性實施例被認為能夠藉由彼此整體地或部分地組合而實現。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
本文中所使用的用語僅為說明例示性實施例使用，而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。
如上所述，根據本揭露中的例示性實施例，可提供其中可藉由減少翹曲而使結構穩定性得到改善的扇出型半導體封裝。
雖然例示性實施例已顯示及闡述如上，但對於技術領域中具有通常知識者而言顯然可在不脫離如由所附的申請專利範圍所定義的本揭露的範圍下進行修改及變化。
100A‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H、111H‧‧‧貫穿孔
111、141a、141b、141c‧‧‧絕緣層
120A、120B‧‧‧半導體晶片
121、124‧‧‧本體
122、125‧‧‧連接墊
123、126、150‧‧‧鈍化層
130‧‧‧包封體
131‧‧‧絕緣通孔
140‧‧‧第二連接構件
142a、142b、142c‧‧‧重佈線層
143a、143b、143c‧‧‧通孔
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
I-I'‧‧‧剖線

Claims (17)

  1. 一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔；第一半導體晶片及第二半導體晶片，配置於所述貫穿孔中；包封體，包封所述第一半導體晶片及所述第二半導體晶片且至少部分地填充所述貫穿孔；第二連接構件，配置於所述第一半導體晶片及所述第二半導體晶片的至少一側上且包括電性連接至所述第一半導體晶片及所述第二半導體晶片的重佈線層；以及絕緣通孔，以厚度方向延伸通過所述第一連接構件的至少部分且填充有絕緣材料，其中所述包封體覆蓋所述第一連接構件的上表面且以所述厚度方向至少部分地透入所述第一連接構件以形成所述絕緣通孔。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一半導體晶片的尺寸大於所述第二半導體晶片的尺寸。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中當所述第一半導體晶片及所述第二半導體晶片排列的方向為第一方向時，所述扇出型半導體封裝相對於垂直所述第一方向的中心線為左右不對稱結構。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中在所述第一連接構件中，就所述第一方向的寬度而言，所述第一半導體晶片的外部區域的寬度大於所述第二半導體晶片的外部區域的寬度。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中相對於垂直所述第一方向的所述中心線，在所述第二半導體晶片所配置的半邊區域中的包封體的量大於在所述第一半導體晶片所配置的半邊區域中的包封體的量。
  6. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述絕緣通孔僅配置於所述第一半導體晶片的外部區域中。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述第一連接構件包括貫穿所述第一連接構件的多個導電通孔，且所述多個導電通孔沿著所述第一連接構件的外部部分排列。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述絕緣通孔配置於所述多個導電通孔之間。
  9. 如申請專利範圍第1項所述的扇出型半導體封裝，其中形成所述絕緣通孔的所述絕緣材料的熱膨脹係數與所述包封體的熱膨脹係數相同。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述絕緣通孔包括具有圓柱形狀且以一方向對齊並配置的多個絕緣通孔。
  11. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述絕緣通孔貫穿所述第一連接構件。
  12. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述絕緣通孔具有不貫穿所述第一連接構件的溝槽形狀。
  13. 如申請專利範圍第12項所述的扇出型半導體封裝，其中所述絕緣通孔與在所述第一連接構件中所包括的配線層接觸。
  14. 一種扇出型半導體封裝，包括：第一連接構件，具有第一貫穿孔及第二貫穿孔；第一半導體晶片及第二半導體晶片，分別配置於所述第一貫穿孔及所述第二貫穿孔中，所述第一半導體晶片的尺寸與所述第二半導體晶片的尺寸不同；包封體，配置於所述第一貫穿孔及所述第二貫穿孔中並包封所述第一半導體晶片及所述第二半導體晶片，使得所述第一貫穿孔中的所述包封體的量少於所述第二貫穿孔中的所述包封體的量；第二連接構件，配置於所述第一半導體晶片及所述第二半導體晶片的至少一側上且包括電性連接至所述第一半導體晶片及所述第二半導體晶片的重佈線層；以及絕緣通孔，延伸通過所述第一連接構件的至少部分且填充有絕緣材料，其中所述絕緣通孔配置為與所述第一貫穿孔相鄰並遠離所述第二貫穿孔，且其中所述包封體覆蓋所述第一連接構件的上表面且以厚度方向至少部分地透入所述第一連接構件以形成所述絕緣通孔。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述絕緣材料具有與所述包封體的熱膨脹係數實質相同的熱膨脹係數。
  16. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述絕緣通孔貫穿所述第一連接構件。
  17. 如申請專利範圍第14項所述的扇出型半導體封裝，其中所述絕緣通孔包括多個絕緣通孔。
TW107119309A 2017-11-30 2018-06-05 扇出型半導體封裝 TWI683406B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
KR10-2017-0163039 2017-11-30
??10-2017-0163039 2017-11-30
KR1020170163039A KR101982057B1 (ko) 2017-11-30 2017-11-30 팬-아웃 반도체 패키지

Publications (2)

Publication Number Publication Date
TW201926604A TW201926604A (zh) 2019-07-01
TWI683406B true TWI683406B (zh) 2020-01-21

Family

ID=66633516

Family Applications (1)

Application Number Title Priority Date Filing Date
TW107119309A TWI683406B (zh) 2017-11-30 2018-06-05 扇出型半導體封裝

Country Status (3)

Country Link
US (1) US10559540B2 (zh)
KR (1) KR101982057B1 (zh)
TW (1) TWI683406B (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10991660B2 (en) * 2017-12-20 2021-04-27 Alpha Anc Omega Semiconductor (Cayman) Ltd. Semiconductor package having high mechanical strength
US11227812B2 (en) * 2019-08-28 2022-01-18 Taiwan Semiconductor Manufacturing Company, Ltd. Package and manufacturing method thereof
JP2021150541A (ja) * 2020-03-19 2021-09-27 キオクシア株式会社 半導体パッケージ
CN113078149B (zh) * 2021-03-12 2023-11-10 上海易卜半导体有限公司 半导体封装结构、方法、器件和电子产品
US20240074054A1 (en) * 2022-08-25 2024-02-29 The Phoenix Company Of Chicago, Inc. Impedance matched via connections in a printed circuit board

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201643996A (zh) * 2015-06-09 2016-12-16 華亞科技股份有限公司 堆疊封裝構件及其製作方法
TW201737475A (zh) * 2016-04-11 2017-10-16 三星電機股份有限公司 用於照相機模組的基板和具有該基板的照相機模組
TW201737428A (zh) * 2016-03-22 2017-10-16 台灣積體電路製造股份有限公司 半導體封裝

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100627563B1 (ko) 2000-12-27 2006-09-22 앰코 테크놀로지 코리아 주식회사 몰드 플러시 제어 구조
KR101332916B1 (ko) * 2011-12-29 2013-11-26 주식회사 네패스 반도체 패키지 및 그 제조 방법
US9318429B2 (en) * 2014-03-31 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated structure in wafer level package
JP6350759B2 (ja) * 2015-08-18 2018-07-04 三菱電機株式会社 半導体装置
KR101922874B1 (ko) * 2015-12-21 2018-11-28 삼성전기 주식회사 전자 부품 패키지
KR102016492B1 (ko) * 2016-04-25 2019-09-02 삼성전기주식회사 팬-아웃 반도체 패키지
US9875970B2 (en) 2016-04-25 2018-01-23 Samsung Electro-Mechanics Co., Ltd. Fan-out semiconductor package
US10535632B2 (en) * 2016-09-02 2020-01-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor package structure and method of manufacturing the same
US10468345B2 (en) * 2017-05-19 2019-11-05 Taiwan Semiconductor Manufacturing Company Ltd. 3D IC decoupling capacitor structure and method for manufacturing the same

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201643996A (zh) * 2015-06-09 2016-12-16 華亞科技股份有限公司 堆疊封裝構件及其製作方法
TW201737428A (zh) * 2016-03-22 2017-10-16 台灣積體電路製造股份有限公司 半導體封裝
TW201737475A (zh) * 2016-04-11 2017-10-16 三星電機股份有限公司 用於照相機模組的基板和具有該基板的照相機模組

Also Published As

Publication number Publication date
US20190164908A1 (en) 2019-05-30
KR101982057B1 (ko) 2019-05-24
TW201926604A (zh) 2019-07-01
US10559540B2 (en) 2020-02-11

Similar Documents

Publication Publication Date Title
TWI684255B (zh) 扇出型半導體封裝
TWI689055B (zh) 半導體封裝
TWI689069B (zh) 扇出型半導體封裝
TWI651821B (zh) 扇出型半導體封裝
TWI673849B (zh) 扇出型半導體封裝
TWI651818B (zh) 扇出型半導體封裝
US10418317B2 (en) Fan-out semiconductor package
TWI689073B (zh) 扇出型半導體封裝
TWI772617B (zh) 扇出型半導體封裝
TWI818088B (zh) 半導體封裝
US10043758B1 (en) Fan-out semiconductor package
TWI683406B (zh) 扇出型半導體封裝
TWI702704B (zh) 扇出型半導體封裝
TW201926586A (zh) 扇出型半導體封裝
US20190139920A1 (en) Fan-out semiconductor package
TWI670812B (zh) 扇出型半導體封裝
TWI702697B (zh) 半導體封裝
TWI658560B (zh) 扇出型半導體封裝
TW201916269A (zh) 扇出型半導體封裝
US20190172793A1 (en) Fan-out semiconductor package
TWI689051B (zh) 扇出型半導體封裝
US10756044B2 (en) Fan-out semiconductor package
TW201824468A (zh) 扇出型半導體封裝
TWI791818B (zh) 半導體封裝
TWI706522B (zh) 扇出型半導體封裝