TWI702697B - 半導體封裝 - Google Patents

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TWI702697B TW107119360A TW107119360A TWI702697B TW I702697 B TWI702697 B TW I702697B TW 107119360 A TW107119360 A TW 107119360A TW 107119360 A TW107119360 A TW 107119360A TW I702697 B TWI702697 B TW I702697B
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Abstract

一種半導體封裝，包括：支撐構件，具有第一表面及第二表面，支撐構件具有空腔且包括佈線結構；半導體晶片，具有連接墊；連接構件，包括第一絕緣層、位於所述第一絕緣層上的第一重佈線層以及將所述佈線結構及所述連接墊連接至所述第一重佈線層多個第一通孔；以及包封體，包封所述半導體晶片。所述佈線結構包括配置於所述支撐構件的所述第二表面上的佈線圖案，且所述第一絕緣層包括：第一絕緣塗層，覆蓋所述佈線圖案；以及第二絕緣塗層，配置於所述第一絕緣塗層上且具有較第一絕緣塗層的平整度高的平整度。

Description

半導體封裝
本揭露是有關於一種半導體封裝。
相關申請案的交叉參考
本申請案主張2017年12月28日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0182059號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體封裝一直不斷要求在外形方面變得輕薄，且要求以在功能方面要求複雜性及多功能性的系統級封裝(system in package，SiP)形式實作。根據此種發展趨勢，扇出型晶圓級封裝(fan-out wafer level package，FOWLP)近來發展顯著，且已開始進行藉由將若干技術應用至FOWLP而滿足半導體封裝的要求的嘗試。
扇出型半導體封裝即為一種滿足上述技術需求而提出的封裝技術。此種扇出型半導體封裝具有小型尺寸，並可藉由朝半導體晶片所配置的區域之外對連接端子進行重佈線而實現多個引腳。
本揭露的一個態樣可提供一種半導體封裝，在所述半導體封裝中可藉由改善形成於圖案上的絕緣層的平整性而防止層間電路的短路。
根據本揭露的一個態樣，可提供一種半導體封裝，在所述半導體封裝中，藉由雙重塗佈而形成設置於圖案(具體而言，自支撐構件突出的佈線圖案)上的絕緣層以改善絕緣層的最終平整性。
根據本揭露的態樣，一種半導體封裝可包括：支撐構件，具有彼此相對的第一表面及第二表面，支撐構件具有貫穿所述第一表面及所述第二表面的空腔，且包括佈線結構；半導體晶片，配置於所述空腔中且具有上面配置有連接墊的主動面；連接構件，包括：第一絕緣層，配置於所述支撐構件的所述第二表面上；第一重佈線層，配置於所述第一絕緣層上；以及多個第一通孔，貫穿所述第一絕緣層中的每一者並將所述佈線結構及所述連接墊連接至所述第一重佈線層；以及包封體，包封配置於所述空腔中的所述半導體晶片並覆蓋所述支撐構件的所述第一表面，其中所述佈線結構包括自所述支撐構件的所述第二表面突出或凹陷地配置於所述支撐構件的所述第二表面中的佈線圖案，且所述第一絕緣層包括：第一絕緣塗層，配置於所述支撐構件的所述第二表面上且覆蓋所述佈線圖案；以及第二絕緣塗層，配置於所述第一絕緣塗層上且具有較所述第一絕緣塗層的平整度高的平整度。
根據本揭露的另一態樣，一種半導體封裝可包括：半導 體晶片，具有上面配置有連接墊的主動面；連接構件，包括：第一絕緣層，配置於所述半導體晶片的所述主動面上；第一重佈線層，配置於所述第一絕緣層上；第一通孔，貫穿所述第一絕緣層並將所述連接墊與所述第一重佈線層彼此電性連接；以及第二絕緣層，配置於所述第一絕緣層上且覆蓋所述第一重佈線層；以及包封體，配置於所述連接構件上且包封所述半導體晶片，其中所述第二絕緣層包括：第一絕緣塗層，配置於所述第一絕緣層上且覆蓋所述第一重佈線層；以及第二絕緣塗層，配置於所述第一絕緣塗層上且具有較所述第一絕緣塗層的平整度高的平整度，且所述第一絕緣塗層與所述第二絕緣塗層是由相同材料形成。
100、100A、100B、100C、100D:半導體封裝
110、110’:支撐構件
110A:第一表面
110B:第二表面
110H:空腔
111:介電層
111a、111a’:第一介電層
111b、111b’:第二介電層
111c:第三介電層
112a、112a’:第一佈線圖案
112b、112b’:第二佈線圖案
112c、112c’:第三佈線圖案
112d:第四佈線圖案
113a、113a’:第一通孔
113b、113b’:第二通孔
113c:第三通孔
120:半導體晶片
121:本體
122:連接墊
123:鈍化層
130:包封體
140:連接構件
141a:第一絕緣層
141a’:第一絕緣塗層
141a”:第二絕緣塗層
141b:第二絕緣層
141b’:第一絕緣塗層
141b”:第二絕緣塗層
141c:第三絕緣層
141c’:第一絕緣塗層
141c”:第二絕緣塗層
142a:第一重佈線層
142b:第二重佈線層
142c:第三重佈線層
143a:第一通孔
143b:第二通孔
143c:第三通孔
150:鈍化層
151:開口
160:凸塊下金屬層
170:電性連接結構
1000:電子裝置
1010:主板
1020:晶片相關組件
1030:網路相關組件
1040:其他組件
1050:照相機模組
1060:天線
1070:顯示器裝置
1080:電池
1090:訊號線
1100:智慧型電話
1101:本體
1110:母板
1120:電子組件
1130:照相機模組
2100:扇出型半導體封裝
2120:半導體晶片
2121:本體
2122:連接墊
2130:包封體
2140:連接構件
2141:絕緣層
2142:重佈線層
2143:通孔
2150:鈍化層
2160:凸塊下金屬層
2170:低熔點金屬球
2200:扇入型半導體封裝
2220:半導體晶片
2221:本體
2222:連接墊
2223:鈍化層
2240:連接構件
2241:絕緣層
2242:佈線圖案
2243:通孔
2243h:通孔孔洞
2250:鈍化層
2251:開口
2260:凸塊下金屬層
2270:低熔點金屬球
2280:底部填充樹脂
2290:包封體
2301:中介基板
2302:中介基板
2500:主板
t:厚度
△t0、△t1:厚度偏差
I-I’:剖線
根據以下結合附圖的詳細描述，將更清楚地理解本揭露的上述及其他態樣、特徵及優點，在附圖中：圖1為示出電子裝置系統的實例的方塊示意圖。
圖2為示出電子裝置的實例的立體示意圖。
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為示出扇出型半導體封裝的剖面示意圖。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
圖9為示出根據本揭露中的示例性實施例的半導體封裝的剖面側視圖。
圖10為示出圖9中所示半導體封裝的平面圖。
圖11A至圖11D為根據本揭露中的示例性實施例，用於闡述形成重佈線層的主要製程的剖視圖。
圖12為示出根據本揭露中的另一示例性實施例的半導體封裝的剖面側視圖。
圖13為示出根據本揭露中的另一示例性實施例的半導體封裝的剖面側視圖。
圖14為示出根據本揭露中的另一示例性實施例的半導體封裝的剖面側視圖。
在下文中，將參照所附圖式闡述本揭露中的各示例性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指涉相對於圖式的橫截面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指涉與所述方向相反的一個方向。然而，定義這些方向是為了方便說明，且本申請專利範圍並 不受上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」在概念上包括物理連接及物理斷接。此外，例如「第一」、「第二」等表示形式是用於區分各個組件，而並非限制對應組件的次序、重要性等。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「示例性實施例」並非指稱相同示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體組合或部分組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，所述元件亦可被理解為與另一示例性實施例相關的說明，除非在另一示例性實施例中提供了相反或矛盾的說明。
使用本文中所使用的用語僅為了闡述示例性實施例而非限制本揭露。在此種情形中，除非在上下文中另有解釋，否則單數形式包括複數形式。
電子裝置
圖1為示出電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置主板1010。主板1010可包括物理連接或電性連接至主板1010的晶片相關組件1020、網 路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如：中央處理單元(central processing unit，CPU))、圖形處理器(例如：圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access，WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access +，HSPA+)、高速下行封包存取+(high speed downlink packet access +，HSDPA+)、高 速上行封包存取+(high speed uplink packet access +，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic，LTCC)、電磁干擾(electromagnetic interference，EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor，MLCC)等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上文所描述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理 連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，而是亦可為處理資料的任何其他電子裝置。
圖2為示出電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的各種電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理連接至或電性連接至主板1010 或可不物理連接至或不電性連接至主板1010的其他組件(例如照相機模組1130)可容置於本體1101中。電子組件1120中的部份電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用程式處理器，但並非僅限於此。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。
半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身可能無法充當半導體成品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片並非以暴露狀態使用，而是封裝於電子裝置等中且在電子裝置等中以封裝狀態使用。
由於半導體晶片與電子裝置的主板之間有電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著大於半導體晶片的連接墊的尺寸及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照所附圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為示出扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖，且圖4為示出扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖3及圖4，半導體晶片2220可例如是處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少一些部分。在此種情形中，由於連接墊2222在尺寸上可為顯著小的，因此可能難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以重佈線連接墊2222。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的所有連接墊(例如輸入/輸出(input/output，I/O)端子)均配置於半導體晶片內的一種封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造出。詳言之，已開發出諸多安裝於智慧型電話中的元件以實作快速的訊號傳送並同時具有相對較小的尺寸。
然而，由於扇入型半導體封裝中的所有輸入/輸出端子均需要配置於半導體晶片內部，因此扇入型半導體封裝的空間限制很大。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝可能無法在電子裝置的主板上直接安裝並使用。原因在於，即使在藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔的情形中，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以讓扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為示出扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖，且圖6為示出扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖5及圖6，在扇入型半導體封裝2200中，半導體 晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301再次重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此種情形中，可藉由底部填充樹脂2280等來固定低熔點金屬球2270等，且半導體晶片2220的外側面可以包封體2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌入中介基板中的狀態下在電子裝置的主板上安裝並使用。
扇出型半導體封裝
圖7為示出扇出型半導體封裝的剖面示意圖。
參照圖7，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側面可由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此種情形中，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層 2160。在凸塊下金屬層2160上可進一步形成低熔點金屬球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層(未繪示)等的積體電路(IC)。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
在本製造製程中，可在於半導體晶片2120外部形成包封體2130之後形成連接構件2140。在此種情形中，自將重佈線層與半導體晶片2120的連接墊2122彼此連接的通孔以及重佈線層執行用於連接構件2140的製程，且通孔2143可因此隨著其接近半導體晶片而具有變小的寬度(參見放大區域)。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局(standardized ball layout)可能無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置，如上所述。因此，即使在半導體晶片的尺寸減小的情形中，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為示出扇出型半導體封裝安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖8，扇出型半導體封裝2100可經由低熔點金屬球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局實際上可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實作。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板(PCB)的一般疊層封裝(package-on-package，POP)類型更小型的形式，且可解決因翹曲(warpage)現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，所述封裝技術如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板(PCB)在概念上是不同的，印刷電路板具有與扇出型半導體封 裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
以下將參照附圖詳細闡述一種半導體封裝，在所述半導體封裝中，即使重佈線層的圖案以精密間距實作，亦可順利地應用用於絕緣層的樹脂。
圖9為示出根據本揭露中的示例性實施例的半導體封裝的剖面側視圖。圖10為示出圖9中所示半導體封裝的平面圖。
參照圖9及圖10，根據本示例性實施例的半導體封裝100A可包括：支撐構件110，具有貫穿彼此相對的第一表面110A與第二表面110B的空腔110H；半導體晶片120，配置於支撐構件110的空腔110H中，且具有上面配置有連接墊122的主動面以及與所述主動面相對的表面；包封體130，包封支撐構件110及半導體晶片120；以及連接構件140，配置於支撐構件110上及半導體晶片120的主動面上。
在本示例性實施例中使用的支撐構件110可包括第一介電層111a以及分別配置於第一介電層111a的相對表面上的第二介電層111b及第三介電層111c。此外，支撐構件110可包括將第一表面110A與第二表面110B彼此連接的佈線結構。
詳言之，支撐構件110的佈線結構可包括：第一佈線圖案112a及第二佈線圖案112b，分別配置於第一介電層111a的相對表面上；第三佈線圖案112c，配置於第二介電層111b上；第四佈線圖案112d，配置於第三介電層111c上；第一通孔113a，貫穿第一介電層111a並將第一佈線圖案112a與第二佈線圖案112b彼 此連接；第二通孔113b，貫穿第二介電層111b並將第一佈線圖案112a與第三佈線圖案112c彼此連接；以及第三通孔113c，貫穿第三介電層111c並將第二佈線圖案112b與第四佈線圖案112d彼此連接。在本示例性實施例中使用的佈線結構可提供包括第一通孔至第三通孔的貫通孔，所述第一通孔至第三通孔將分別配置於支撐構件110的第一表面110A及第二表面110B上的第二佈線圖案及第四佈線圖案彼此連接，但所述佈線結構可視介電層的數量而定進行各種修改。由於支撐構件110可包括大量的佈線圖案112a、112b、112c及112d，因此可進一步簡化連接構件140。因此，因形成連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。
在本示例性實施例中使用的連接構件140可包括：第一絕緣層141a，配置於支撐構件110的第二表面110B上以及半導體晶片120的主動面上；第一重佈線層142a，配置於第一絕緣層141a上；第一通孔143a，貫穿第一絕緣層141a並將第一重佈線層142a與半導體晶片120的連接墊122彼此連接；第二絕緣層141b，配置於第一絕緣層141a上並覆蓋第一重佈線層142a；第二重佈線層142b，配置於第二絕緣層141b上；第二通孔143b，貫穿第二絕緣層141b並將第一重佈線層142a與第二重佈線層142b彼此連接；第三絕緣層141c，配置於第二絕緣層141b上並覆蓋第二重佈線層142b；第三重佈線層142c，配置於第三絕緣層141c上；以及第三通孔143c，貫穿第三絕緣層141c並將第二重佈線層142b與第三 重佈線層142c彼此電性連接。如上所述，示出了一種其中連接構件具有包括第一重佈線層142a、第二重佈線層142b及第三重佈線層142c的三層重佈線結構的形式。然而，連接構件並非僅限於此，而是可以包括單個重佈線層或四個或更多個重佈線層的結構進行實作。在本說明書中，第一重佈線層142a、第二重佈線層142b及第三重佈線層142c中的每一者的「上表面」是指與其接觸上面形成有對應重佈線層的絕緣層的表面相對的表面，而無論半導體封裝100A的配置方向如何，且指其被另一絕緣層塗敷的表面。
在本示例性實施例中，第四佈線圖案112d可以突出形式設置於支撐構件110的第二表面110B上，且第一絕緣層141a可形成於支撐構件110的第二表面110B上。由於第四佈線圖案112d是藉由印刷電路板製程形成，因此第四佈線圖案112d可具有較連接構件的重佈線層的厚度相對較大的厚度，且可能難以確保第一絕緣層的平整性。
傳統上，在形成連接構件之前，藉由化學機械研磨(chemical mechanical polishing，CMP)或回蝕製程減小支撐構件110的第四佈線圖案112d中的每一者的厚度。另一方面，本揭露可提供一種利用雙重塗佈而無需利用此種複雜的製程來形成第一絕緣層141a的方法。
如圖9所示，第一絕緣層141a可包括覆蓋第四佈線圖案112d的第一絕緣塗層141a’以及配置於第一絕緣塗層141a’上的第二絕緣塗層141a”。第二絕緣塗層141a”可具有較第一絕緣塗層 141a’的平整度高的平整度。
由於第一絕緣塗層141a’與由銅形成的第四佈線圖案112d的表面之間的張力，第一絕緣塗層141a’在硬化之前可在第四佈線圖案112d附近具有凸出結構，從而導致大的厚度偏差(亦即，低平整度)。另一方面，在第一絕緣塗層141a’硬化之後所塗敷的第二絕緣塗層141a”可被形成於第一絕緣塗層141a’的表面上，以顯著減小台階。以下將參照圖11A至圖11D闡述此種製程。
由於第一絕緣塗層141a’及第二絕緣塗層141a”利用其所塗敷的表面的狀態來改善平整性，因此第一絕緣塗層141a’及第二絕緣塗層141a”並非僅限於由不同材料形成，而是為製程方便起見可由相同材料形成。舉例而言，第一絕緣塗層141a’及第二絕緣塗層141a”可包含感光成像介電(PID)樹脂。即使構成第一絕緣層141a的第一絕緣塗層141a’與第二絕緣塗層141a”如上所述是由相同材料形成的，但第一絕緣塗層141a’與第二絕緣塗層141a”是在不同的時間點硬化，且因此藉由光學顯微鏡可觀察到第一絕緣塗層141a’與第二絕緣塗層141a”之間的介面。
在本示例性實施例中，第一絕緣層141a用於覆蓋相對厚的圖案，且可因此具有較第二絕緣層141b及第三絕緣層141c的厚度大的厚度。
在本示例性實施例中，鈍化層150可配置於連接構件140上，且凸塊下金屬層160可配置於鈍化層150的開口151中。此外，連接至凸塊下金屬層160的電性連接結構170可配置於鈍 化層150上。
以下將更詳細闡述根據本示例性實施例的半導體封裝100A中所包括的各個組件。
支撐構件110可保持半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。可不將佈線結構引入至支撐構件110中(參見圖13)，且可引入另一類型的佈線結構。半導體晶片120可配置於空腔110H中，使得半導體晶片120與支撐構件110的側壁以預定距離彼此間隔。半導體晶片120的側表面可被支撐構件110環繞。然而，此形式僅為舉例說明，並可經由各種修改以具有其他形式，且支撐構件110可依此形式而執行另外的功能。在一些示例性實施例中，可省略支撐構件110。
支撐構件110可包括各種介電層。所述介電層的材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入例如玻璃纖維布等的核心材料中的樹脂，例如預浸體(prepreg)、味之素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。當使用具有高剛性的材料(例如，包含玻璃纖維布等的預浸體)作為介電層的材料時，支撐構件110可用於作為控制半導體封裝100A的翹曲的支撐構件。
半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路(IC)。在此種情形中，舉例而言， 所述積體電路可為處理器晶片(更具體而言，應用處理器(application processor，AP))，例如中央處理器(比如中央處理單元(CPU))、圖形處理器(比如圖形處理單元(GPU))、場域可程式閘陣列(field programmable gate array，FPGA)、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路(ASIC)等，或可為記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(DRAM))、非揮發性記憶體(比如唯讀記憶體(ROM))、快閃記憶體等。另外，上述元件亦可彼此組合而配置。
半導體晶片120可以主動晶圓為基礎而形成。在此種情形中，半導體晶片120的本體121的基礎材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。各個連接墊122的材料可為例如鋁(Al)等導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。藉由鈍化層123，連接墊122的下表面可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130滲透入連接墊122的下表面的現象。亦可在其他需要的位置上進一步配置絕緣層(未繪示)等。半導體晶片120可為裸晶粒(bare die)，必要時可進一步在半導體晶片120的主動面上形成重佈線層(未繪示)，並可將 凸塊(未繪示)等連接至連接墊122。
可設置包封體130以保護支撐構件110及例如半導體晶片120等電子組件。包封體130的包封形式不受特別限制，但可為包封體130環繞支撐構件110的至少一些部分、半導體晶片120的至少一些部分等的形式。舉例而言，包封體130可覆蓋支撐構件110以及半導體晶片120的上表面，且可填充空腔110H的側壁與半導體晶片120的側表面之間的空間。另外，包封體130亦可填充半導體晶片120的鈍化層123與連接構件140之間的至少一部分空間。同時，包封體130可填充空腔110H，藉以充當黏合劑，並視特定材料而減少半導體晶片120的彎曲(buckling)情況。
舉例而言，可使用以下材料作為包封體130的材料：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂及熱塑性樹脂與無機填料混合的樹脂或是將熱固性樹脂及熱塑性樹脂與無機填料一起浸入例如玻璃纖維等的核心材料中的樹脂，例如預浸體、ABF、FR-4、BT等。在一些示例性實施例中，亦可使用PID樹脂作為包封體130的材料。
連接構件140可對半導體晶片120的連接墊122進行重佈線。數十至數百個具有各種功能的半導體晶片120的連接墊122可藉由連接構件140進行重佈線，且可視功能而定，藉由電性連接結構170與外部進行物理連接或電性連接。
除上述絕緣材料以外，在連接構件140中使用的第一絕緣層141a、第二絕緣層141b以及第三絕緣層141c亦可由例如PID 樹脂等感光性絕緣材料形成。在本示例性實施例中，第一絕緣層141a、第二絕緣層141b以及第三絕緣層141c中的每一者可由PID樹脂形成。當第一絕緣層141a、第二絕緣層141b以及第三絕緣層141c具有感光特性時，第一絕緣層141a、第二絕緣層141b以及第三絕緣層141c可以較小的厚度形成，且可更容易達成第一通孔143a、第二通孔143b及第三通孔143c的精密間距。第一絕緣層141a、第二絕緣層141b以及第三絕緣層141c可為包括絕緣樹脂及無機填料的感光性絕緣層。當第一絕緣層141a、第二絕緣層141b以及第三絕緣層141c為多層時，第一絕緣層141a、第二絕緣層141b以及第三絕緣層141c的材料可為彼此相同，必要時亦可為彼此不同。當第一絕緣層141a、第二絕緣層141b以及第三絕緣層141c為多層時，第一絕緣層141a、第二絕緣層141b以及第三絕緣層141c可視製程而彼此整合，進而使得絕緣層之間的邊界亦可為不明顯。在除了第一重佈線層142a、第二重佈線層142b及第三重佈線層142c之外的圖案之間的第一絕緣層141a、第二絕緣層141b以及第三絕緣層141c中的每一者的厚度可近似為1微米至10微米。
第一重佈線層142a、第二重佈線層142b及第三重佈線層142c可與第一通孔143a、第二通孔143b以及第三通孔143c一起用以對連接墊122進行重佈線。第一重佈線層142a、第二重佈線層142b及第三重佈線層142c中的每一者可包含例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦 (Ti)或其合金等導電材料。第一重佈線層142a、第二重佈線層142b及第三重佈線層142c可視對應層的設計而執行各種功能。舉例而言，第一重佈線層142a、第二重佈線層142b及第三重佈線層142c可包括接地(GND)圖案、電源(PWR)圖案、訊號(S)圖案等。此處，訊號(S)圖案可包括除接地(GND)圖案、電源(PWR)圖案等之外的各種訊號，例如資料訊號等。另外，第一重佈線層142a、第二重佈線層142b及第三重佈線層142c可包括通孔接墊圖案、電性連接結構接墊圖案等。第一重佈線層142a、第二重佈線層142b及第三重佈線層142c中的每一者可具有約0.5微米至15微米的厚度。
第一通孔143a、第二通孔143b以及第三通孔143c可用以在垂直方向上將形成於不同層上的第一重佈線層142a、第二重佈線層142b及第三重佈線層142c以及連接墊122等彼此連接(層間連接)。第一通孔143a、第二通孔143b以及第三通孔143c中的每一者可包含導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。第一通孔143a、第二通孔143b以及第三通孔143c中的每一者可以導電材料完全填充，或者導電材料亦可沿著各個通孔孔洞的壁面形成。另外，第一通孔143a、第二通孔143b以及第三通孔143c中的每一者可具有在相關技術中已知的任意形狀，例如錐形、圓柱形等。
鈍化層150可保護連接構件140免受外部物理性或化學性損傷。鈍化層150可具有開口151，以暴露出連接構件140的第 一重佈線層142a、第二重佈線層142b及第三重佈線層142c的至少一些部分。在鈍化層150中形成的開口151之數量可為數十至數千個。鈍化層150的材料不受特定限制，但可為以上所述的絕緣材料。舉例而言，鈍化層150可包含預浸體、ABF、FR-4及阻焊劑中的至少一者。
凸塊下金屬層160可改善電性連接結構170的連接可靠性，藉以改善半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至被鈍化層150的開口151所暴露的連接構件140的重佈線層142。可藉由任意已知的金屬化方法，使用任意已知的導電金屬(例如金屬)以在鈍化層150的開口151中形成凸塊下金屬層160，但並非僅限於此。
電性連接結構170可從外部物理連接或電性連接半導體封裝100A。舉例而言，半導體封裝100A可藉由電性連接結構170安裝於電子裝置的主板上。電性連接結構170中的每一者可由例如低熔點金屬等導電材料形成。然而，此僅為舉例說明，且電性連接結構170中的每一者的材料並不特別以此為限。電性連接結構170中的每一者可為接腳(land)、球、引腳等。電性連接結構170可形成為多層結構或單層結構。當電性連接結構170形成為多層結構時，電性連接結構170可包含銅(Cu)柱及低熔點金屬。當電性連接結構170形成為單層結構時，電性連接結構170可包含銅(Cu)或例如Sn-Al-Au合金等低熔點合金。然而，此僅為舉例說明，且電性連接結構170並非僅限於此。電性連接結構170 的數量、間隔、配置形式等不受特別限制，而是可由熟習此項技術者根據設計細節而進行充分修改。舉例而言，電性連接結構170可根據連接墊122的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。
當電性連接結構170為低熔點球時，電性連接結構170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬層160的側表面，而連接可靠性可更加優異。
電性連接結構170中的至少一者可配置在扇出區域中。所述扇出區域是指半導體晶片120所配置的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實作多個輸入/輸出(I/O)端子，且可有利於三維(3D)內連線。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，扇出型封裝可被製造成具有小的厚度。
同時，雖然圖式中未繪示，但若有必要，則空腔110H的壁面上可形成金屬薄膜以散熱或阻擋電磁波。在一些示例性實施例中，若有必要，則空腔110H中可配置執行相同功能或不同功能的多個半導體晶片120。在一些示例性實施例中，空腔110H中可配置單獨的被動組件，例如電感器、電容器等。在一些示例性實施例中，在鈍化層150的表面上可配置被動組件，例如包括電感器、電容器等的表面安裝技術(surface mounting technology，SMT)組件。
在以上闡述的根據示例性實施例的半導體封裝中，可依序塗敷並硬化第一絕緣塗層及第二絕緣塗層以作為覆蓋支撐構件的佈線圖案的絕緣層，從而改善平整性。
圖11A至圖11D為根據本揭露中的示例性實施例，用於闡述形成重佈線層的主要製程的剖視圖。圖11A至圖11D示出對應於圖9所示放大部分的一系列製程。
參照圖11A，可於支撐構件110上以突出形式配置二個第四佈線圖案。
如上所述，第四佈線圖案112d是藉由印刷電路板製程形成，且可因此具有相對大的厚度(例如，10微米或大於10微米)。因此，為了藉由第一絕緣層141a確保平整性，在形成連接構件之前，藉由CMP或回蝕製程減小第四佈線圖案112d中的每一者的厚度。另一方面，在本示例性實施例中，可使用雙重塗佈。
然後，如圖11B所示，可形成第一絕緣塗層141a’以覆蓋配置於支撐構件110上的第四佈線圖案112d。
舉例而言，第一絕緣塗層141a’可包含PID樹脂。由於在本製程中形成的第一絕緣塗層141a’與由銅形成的第四佈線圖案112d的表面之間的張力，第一絕緣塗層141a’可在第四佈線圖案112d附近具有凸出結構，從而導致大的厚度偏差。
由於配置於第四佈線圖案112d上的絕緣層的厚度t需要被充分地確保(參見虛線RL)以使層間電路彼此充分絕緣，因此當用於重佈線層的第一絕緣層141a是藉由僅塗敷一次塗層而形成 時，為獲得絕緣層的期望厚度t，可能無法避免地產生大的厚度偏差△t0。為了防止此種情形，在本製程中，作為第一絕緣層141a的一部分，第一絕緣塗層141a’可以足以覆蓋由銅所形成的第四佈線圖案112d但盡可能小的厚度形成。第一絕緣塗層141a’可具有較現有的厚度偏差△t0小的厚度偏差△t1。舉例而言，第一絕緣塗層141a’的厚度偏差△t1可處於10微米至13微米範圍中。此外，第一絕緣塗層141a’的配置於第四佈線圖案112d之間的一部分的最小厚度可小於第四佈線圖案中的每一者的最小厚度。
然後，如圖11C所示，在第一絕緣塗層141a’硬化之後，可於第一絕緣塗層141a’上形成第二絕緣塗層141a”。
可形成第二絕緣塗層141a”以使得第二絕緣塗層141a”與第一絕緣塗層141a’一起確保絕緣層的期望厚度t。亦即，絕緣層的期望厚度t可藉由第四佈線圖案112d上的第一絕緣塗層141a’的厚度與第二絕緣塗層141a”的厚度總和進行實作。由於第二絕緣塗層141a”是形成於由與第二絕緣塗層141a”的材料類似的材料所形成的第一絕緣塗層141a’上，因此第二絕緣塗層141a”可被相對平坦地形成。
在本製程中，相較於第一絕緣塗層141a’的厚度偏差，第二絕緣塗層141a”的厚度偏差可被減小。舉例而言，第二絕緣塗層141a”的厚度偏差可具有為3微米或小於3微米的顯著高的平整度。
第二絕緣塗層141a”可包含PID樹脂。如上所述，即使 第二絕緣塗層141a”是由與第一絕緣塗層141a’相同的材料形成，但第一絕緣塗層141a’與第二絕緣塗層141a”是在不同時間點硬化，且因此可觀察到第一絕緣塗層141a’與第二絕緣塗層141a”之間的介面。
然後，如在圖11D中所示，可在第二絕緣塗層141a”上及第二絕緣塗層141a”中(亦即，在第一絕緣層141a上及第一絕緣層141a中)形成第一重佈線層142a及第一通孔143a。
由於儘管存在第四佈線圖案112d的台階，但第一絕緣層141a仍提供平坦化的表面，因此可防止層間電路的短路，且可有效地形成第一重佈線層142a。
圖12為示出根據本揭露中的另一示例性實施例的半導體封裝的剖面側視圖。
參照圖12，可理解根據本示例性實施例的半導體封裝100B具有與在圖9及圖10中所示的結構類似的結構，除了連接構件140的第二絕緣層141b及第三絕緣層141c是以雙重塗佈方式形成，與連接構件140的第一絕緣層141a類似。根據本示例性實施例的組件可參照對圖9及圖10中所示半導體封裝100A的相同或類似組件的說明進行理解，除非明確進行相反闡述。
在本示例性實施例中，如上所述，連接構件140的第二絕緣層141b及第三絕緣層141c可以雙重塗佈方式形成。第二絕緣層141b可包括：第一絕緣塗層141b’，配置於第一絕緣層141a上且覆蓋第一重佈線層142a；以及第二絕緣塗層141b”，配置於 第一絕緣塗層141b’上且具有較第一絕緣塗層141b’的平整度高的平整度。類似地，第三絕緣層141c可包括以雙重塗佈方式形成的第一絕緣塗層141c’及第二絕緣塗層141c”，以改善平整性。第一絕緣塗層141b’及141c’以及第二絕緣塗層141b”及141c”可包含相同的PID樹脂。
如此一來，可提供平坦的絕緣層以在不顯著增大個別絕緣層141a、141b及141c的厚度的情況下，充分地確保層間電路之間的絕緣性。如上所述，類似於連接構件140的絕緣層，實作在圖9中所示的半導體封裝100A的連接構件140以使得上面實作有重佈線層的個別絕緣層可採用雙重塗佈方式而形成為具有優異的平整度。
圖13為示出根據本揭露中的另一示例性實施例的半導體封裝的剖面側視圖。
參照圖13，可理解根據本示例性實施例的半導體封裝100C具有與在圖9及圖10中所示的結構類似的結構，除了使用了不具有佈線結構的支撐構件110，且連接構件140的第二絕緣層141b及第三絕緣層141c是以雙重塗佈方式形成。根據本示例性實施例的組件可參照對圖9及圖10中所示半導體封裝100A的相同或類似組件的說明進行理解，除非明確進行相反闡述。
在本示例性實施例中，連接構件140的第一絕緣層141a可以單層結構形成，且連接構件140的第二絕緣層141b及第三絕緣層141c可以雙重塗佈方式形成。第二絕緣層141b可包括：第 一絕緣塗層141b’，配置於第一絕緣層141a上且覆蓋第一重佈線層142a；以及第二絕緣塗層141b”，配置於第一絕緣塗層141b’上且具有較第一絕緣塗層141b’的平整度高的平整度。類似地，類似於第二絕緣層141b，第三絕緣層141c可包括以雙重塗佈方式形成的第一絕緣塗層141c’及第二絕緣塗層141c”，以改善平整性。第一絕緣塗層141b’及141c’以及第二絕緣塗層141b”及141c”可包含相同PID樹脂。
在本示例性實施例中，示出了一種第一絕緣層141a的形式，在此形式中，由於在支撐構件的表面上未使用突出或凹陷的佈線圖案，故第一絕緣層141a並非以雙重塗佈方式形成，第一絕緣層141a亦可如在圖12中所示的半導體封裝100B中以雙重塗佈方式形成。舉例而言，如在以上所述的第二絕緣層141b及第三絕緣層141c中，第一絕緣層141a可包括第一絕緣塗層及第二絕緣塗層。此處，第一絕緣層141a的第一絕緣塗層可覆蓋支撐構件110以及半導體晶片120的主動面。當在支撐構件110與半導體晶片120之間的區域(例如，包封體130的區域)中存在彎曲部分時，第一絕緣塗層可有助於使所述彎曲部分平坦化。
圖14為示出根據本揭露中的另一示例性實施例的半導體封裝的剖面側視圖。
參照圖14，可理解根據本示例性實施例的半導體封裝100D具有與在圖9及圖10中所示的結構類似的結構，除了使用了不同於上述示例性實施例的支撐構件110’，且連接構件140的 第二絕緣層141b及第三絕緣層141c是另外以雙重塗佈方式形成。根據本示例性實施例的組件可參照對圖9及圖10中所示半導體封裝100A的相同或類似組件的說明進行理解，除非明確進行相反闡述。
在本示例性實施例中，支撐構件110’可包括：第一介電層111a’，與連接構件140接觸；第一佈線圖案112a’，與連接構件140接觸且嵌入第一介電層111a’中；第二佈線圖案112b’，配置於第一介電層111a’的另一表面上，而此第一介電層111a’的另一表面上與第一介電層111a’的嵌入有第一佈線圖案112a’的一個表面相對；第二介電層111b’，配置於第一介電層111a’上且覆蓋第二佈線圖案112b’；以及第三佈線圖案112c’，配置於第二介電層111b’上。第一佈線圖案112a’、第二佈線圖案112b’及第三佈線圖案112c’可電性連接至連接墊122。分別來說，第一佈線圖案112a’及第二佈線圖案112b’可經由貫穿第一介電層111a’的第一通孔113a’彼此電性連接，而第二佈線圖案112b’及第三佈線圖案112c’可經由貫穿第二介電層111b’的第二通孔113b’彼此電性連接。
在本示例性實施例中，由於第一佈線圖案112a’嵌入第一介電層111a’中，因此可減小因第一佈線圖案112a’的厚度而產生的台階，且可減小連接構件140的絕緣距離的偏差。此外，自連接構件140的第一重佈線層142a至第一介電層111a’的下表面的距離以及自連接構件140的第一重佈線層142a至半導體晶片 120的連接墊122的距離，這兩者之間的差值可小於第一佈線圖案112a’的厚度。因此，可容易達成連接構件140的高密度佈線設計。
同時，第一佈線圖案112a’可以略微凹陷的方式配置於支撐構件110’的下表面中。在本示例性實施例中使用的第一絕緣層141a可以雙重塗佈方式設置以移除因凹陷結構而產生的台階。詳言之，第一絕緣層141a可包括：第一絕緣塗層141a’，配置於支撐構件110’的下表面上；以及第二絕緣塗層141a”，配置於第一絕緣塗層141a’上且具有較第一絕緣塗層141a’的平整度高的平整度。如上所述以雙重塗佈方式設置的第一絕緣層141a可延伸至半導體晶片120的主動面，以減小半導體晶片120與支撐構件110’之間的不均勻的台階。
在本示例性實施例中，連接構件140的第二絕緣層141b及第三絕緣層141c可以雙重塗佈方式形成，以使由第一重佈線層142a及第二重佈線層142b所導致的厚度偏差平坦化，如在以上所述的另一示例性實施例中(參見圖12及圖13)。
如上所述，根據本揭露中的示例性實施例，可提供一種半導體封裝，在所述半導體封裝中，藉由雙重塗佈形成配置於圖案(具體而言，自支撐構件突出的佈線圖案)上的絕緣層以在期望的厚度範圍內改善絕緣層的最終平整性，且減小了佈線圖案與在後續製程中形成的重佈線層之間的短路。
具體而言，具有期望平整度的絕緣層可僅藉由雙重塗佈技術形成而無需藉由額外的研磨製程或回蝕製程減小自支撐構件 突出的佈線圖案的厚度。
雖然示例性實施例已顯示及闡述如上，但對熟習此項技術者而言顯然可在不脫離如由所附的申請專利範圍所定義的本發明的範圍下進行修改及變化。
100A‧‧‧半導體封裝
110‧‧‧支撐構件
110A‧‧‧第一表面
110B‧‧‧第二表面
110H‧‧‧空腔
111a‧‧‧第一介電層
111b‧‧‧第二介電層
111c‧‧‧第三介電層
112a‧‧‧第一佈線圖案
112b‧‧‧第二佈線圖案
112c‧‧‧第三佈線圖案
112d‧‧‧第四佈線圖案
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧包封體
140‧‧‧連接構件
141a‧‧‧第一絕緣層
141a’‧‧‧第一絕緣塗層
141a”‧‧‧第二絕緣塗層
141b‧‧‧第二絕緣層
141c‧‧‧第三絕緣層
142a‧‧‧第一重佈線層
142b‧‧‧第二重佈線層
142c‧‧‧第三重佈線層
143a‧‧‧第一通孔
143b‧‧‧第二通孔
143c‧‧‧第三通孔
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧電性連接結構
t‧‧‧厚度
I-I’‧‧‧剖線

Claims (15)

  1. 一種半導體封裝，包括：支撐構件，具有彼此相對的第一表面及第二表面，所述支撐構件具有貫穿所述第一表面及所述第二表面的空腔，且包括佈線結構；半導體晶片，配置於所述空腔中且具有上面配置有連接墊的主動面；連接構件，包括：第一絕緣層，配置於所述支撐構件的所述第二表面上；第一重佈線層，位於所述第一絕緣層上；以及多個第一通孔，貫穿所述第一絕緣層並將所述佈線結構及所述連接墊連接至所述第一重佈線層；以及包封體，包封配置於所述空腔中的所述半導體晶片並覆蓋所述支撐構件的所述第一表面，其中所述佈線結構包括配置於所述支撐構件的所述第二表面上的佈線圖案，且各個所述佈線圖案的厚度大於所述第一重佈線層的厚度，且所述第一絕緣層包括：第一絕緣塗層，配置於所述支撐構件的所述第二表面上且覆蓋所述佈線圖案；以及第二絕緣塗層，配置於所述第一絕緣塗層上且具有較所述第一絕緣塗層的平整度高的平整度。
  2. 如申請專利範圍第1項所述的半導體封裝，其中所述第一絕緣塗層與所述第二絕緣塗層是由相同材料形成。
  3. 如申請專利範圍第1項所述的半導體封裝，其中所述第一絕緣塗層及所述第二絕緣塗層包含感光成像介電樹脂。
  4. 如申請專利範圍第1項所述的半導體封裝，其中配置於所述支撐構件的所述第二表面上的所述佈線圖案為突出的佈線圖案，且配置於所述佈線圖案之間的所述第一絕緣塗層的一部分的最小厚度小於所述佈線圖案的最小厚度。
  5. 如申請專利範圍第1項所述的半導體封裝，其中所述佈線結構包括：額外的佈線圖案，配置於所述支撐構件的所述第一表面上；以及貫通孔，貫穿所述支撐構件的所述第一表面及所述第二表面並將所述佈線圖案與所述額外的佈線圖案彼此連接。
  6. 如申請專利範圍第1項所述的半導體封裝，其中所述連接構件更包括：第二絕緣層，配置於所述第一重佈線層上；第二重佈線層，配置於所述第二絕緣層上；以及多個第二通孔，貫穿所述第二絕緣層並將所述第一重佈線層與所述第二重佈線層彼此連接。
  7. 如申請專利範圍第6項所述的半導體封裝，其中所述第一絕緣層具有較所述第二絕緣層的厚度大的厚度。
  8. 如申請專利範圍第6項所述的半導體封裝，其中所述第二絕緣層包括：第三絕緣塗層，配置於所述第一絕緣層上且覆蓋所述第一重佈線層；以及第四絕緣塗層，配置於所述第三絕緣塗層上且具有較所述第三絕緣塗層的平整度高的平整度。
  9. 如申請專利範圍第1項所述的半導體封裝，更包括：鈍化層，配置於所述連接構件上；凸塊下金屬層，貫穿所述鈍化層並連接至所述第一重佈線層；以及電性連接結構，配置於所述凸塊下金屬層上。
  10. 如申請專利範圍第1項所述的半導體封裝，其中所述佈線圖案自所述支撐構件的所述第二表面突出或凹陷地配置於所述支撐構件的所述第二表面中。
  11. 如申請專利範圍第1項所述的半導體封裝，其中所述第一絕緣塗層與所述第二絕緣塗層是由不同的材料形成。
  12. 一種半導體封裝，包括：支撐構件，包括佈線圖案；半導體晶片，具有上面配置有連接墊的主動面；連接構件，包括：第一絕緣層，配置於所述半導體晶片的所述主動面上；第一重佈線層，配置於所述第一絕緣層上，且各個所述佈線圖案的厚度大於所述第一重佈線層的厚度；第一通孔，貫穿所述第一絕緣層並將所述連接墊與所述第一重佈線層彼此電性連接；以及第二絕緣層，配置於所述第一絕緣層上且覆蓋所述第一重佈線層；以及包封體，配置於所述連接構件上且包封所述半導體晶片，其中所述第二絕緣層包括：第一絕緣塗層，配置於所述第一絕緣層上且覆蓋所述第一重佈線層；以及第二絕緣塗層，配置於所述第一絕緣塗層上且具有較所述第一絕緣塗層的平整度高的平 整度。
  13. 如申請專利範圍第12項所述的半導體封裝，其中所述支撐構件配置於所述連接構件上且具有其中容置有所述半導體晶片的空腔。
  14. 如申請專利範圍第12項所述的半導體封裝，其中所述第一絕緣層包括：第三絕緣塗層，配置於所述支撐構件的表面上及所述半導體晶片的所述主動面上；以及第四絕緣塗層，配置於所述第三絕緣塗層上且具有較所述第三絕緣塗層的平整度高的平整度。
  15. 如申請專利範圍第12項所述的半導體封裝，其中所述第一絕緣塗層與所述第二絕緣塗層是由相同材料形成。
TW107119360A 2017-12-28 2018-06-05 半導體封裝 TWI702697B (zh)

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