TW201839946A - 扇出型半導體封裝 - Google Patents

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金亨俊
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Abstract

一種扇出型半導體封裝，包括：半導體晶片，具有其上配置連接墊的主動面以及與主動面相對的非主動面；包封體，包封半導體晶片的至少部分；以及連接構件，配置於半導體晶片的主動面上。連接構件包括多個絕緣層、分別配置於多個絕緣層上的多個重佈線層以及分別貫穿多個絕緣層的多個通孔層，且多個絕緣層中至少兩者或多個通孔層中至少兩者具有不同的厚度。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可朝半導體晶片所配置的區域之外延伸的扇出型半導體封裝。 [相關申請案的交叉引用] 本申請案主張2017年2月3日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0015797號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
近來，半導體晶片相關技術發展中的重要近期趨勢為縮小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求快速增加，亟需實現包括多個引腳的小型尺寸半導體封裝。
扇出型半導體封裝即為一種滿足上述技術需求而提出的半導體封裝技術。此種扇出型封裝具有小型尺寸，並可藉由朝半導體晶片所配置的區域之外對連接端子進行重佈線而實現多個引腳。
本揭露的一個樣態可提供一種電性特性極佳且板級可靠性（board level reliability）優異的扇出型半導體封裝。
根據本揭露的一個樣態，可提供一種扇出型半導體封裝，其中提供多個重佈線層以重新分佈半導體晶片的連接墊以及重佈線層各自的絕緣距離（insulating distance），亦即，支撐各個重佈線層的絕緣層的厚度彼此不同。
根據本揭露的一個樣態，扇出型半導體封裝可包括半導體晶片、包封體及連接構件。半導體晶片具有其上配置連接墊的主動面以及與主動面相對的非主動面，包封體包封半導體晶片的至少部分，且連接構件配置於半導體晶片的主動面上。連接構件包括多個絕緣層及多個重佈線層，所述多個重佈線層分別配置於所述多個絕緣層上且電性連接至連接墊，且所述多個絕緣層中至少兩者具有不同的厚度。
根據本揭露的另一個樣態，扇出型半導體封裝可包括半導體晶片、包封體及連接構件。半導體晶片具有其上配置連接墊的主動面以及與主動面相對的非主動面，包封體包封半導體晶片的至少部分，且連接構件配置於半導體晶片的主動面上。連接構件包括多個絕緣層、分別配置於所述多個絕緣層上的多個重佈線層以及分別貫穿所述多個絕緣層的多個通孔層，且所述多個通孔層中至少兩者具有不同的厚度。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等是用來指涉相對於圖式的橫截面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等是用來指涉與所述朝向安裝表面之方向相反的一個方向。然而，定義這些方向是為了方便說明，本申請專利範圍並不受上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並不因此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，並不限制所述元件的順序或重要性。在一些情形下，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「示例性實施例」並非指稱同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體組合或部分組合而實施。舉例而言，即使並未在另一例示性實施例中闡述在特定示例性實施例中闡述的一個元件，除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。 電子裝置
圖1為說明電子裝置系統的一實施例的方塊示意圖。
參照圖1，電子裝置1000中可容置母板1010。母板1010可包括物理連接或電性連接至母板1010的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的別的組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；以及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至母板1010的其他組件，或可不物理連接至或不電性連接至母板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶、汽車組件等。然而，電子裝置1000並非僅限於此，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的一實施例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1110的其他組件，或可不物理連接至或不電性連接至主板1110的其他組件（例如：照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。 半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片本身無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間有電性連接方面的電路寬度差異，因而需要半導體封裝。詳細而言，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，而需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，封裝技術所製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述扇入型半導體封裝及扇出型半導體封裝。 扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括主體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於主體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，例如為氧化物膜或氮化物膜等，且形成於主體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222在尺寸上是顯著小的，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸，在半導體晶片2220上形成連接構件2240以重佈線連接墊2222。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241，形成敞開連接墊2222的通孔孔洞2243h，並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有一種封裝形式，其中所述半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於所述半導體晶片內，並可具有極佳的電性特性且可以低成本進行生產。因此，諸多安裝於智慧型電話中的元件已以扇入型半導體封裝的形式製造而出。詳細而言，已經發展出諸多安裝於智慧型電話中的元件，其在具有相對較小尺寸時仍可以進行快速的訊號傳送。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有很大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。此處，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301重佈線，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外部表面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302再次重佈線，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝並使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上，或者扇入型半導體封裝可在扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝並使用。 扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖面示意圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側表面由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝半導體晶片2120之外進行重佈線。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（未繪示）等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，所述扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重佈線並朝半導體晶片之外配置，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重佈線至半導體晶片2120的尺寸之外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，所述扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可實作成較使用印刷電路板（PCB）的一般疊層封裝（POP）類型更小型的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板（PCB）在概念上是不同的，PCB具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
以下將參照圖式說明一種電性特性極佳且板級可靠性優異的扇出型半導體封裝。
圖9為說明扇出型半導體封裝的一實施例的剖面示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
參照圖式，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括第一連接構件110、半導體晶片120、包封體130、第二連接構件140、鈍化層150、凸塊下金屬層160以及連接端子170。第一連接構件110具有貫穿孔110H，半導體晶片120配置於第一連接構件110的貫穿孔110H中，且具有其上配置連接墊122的主動面以及與所述主動面相對的非主動面，包封體130包封第一連接構件110的至少部分及半導體晶片120的至少部分，第二連接構件140配置於第一連接構件110上及半導體晶片120的主動面上，鈍化層150配置於第二連接構件140上，凸塊下金屬層160配置於鈍化層150的開口151中，且連接端子170配置於鈍化層150上並連接至凸塊下金屬層160。第二連接構件140可包括第一絕緣層141a、第一重佈線層142a、第一通孔層143a、第二絕緣層141b、第二重佈線層142b以及第二通孔層143b。第一絕緣層141a配置於第一連接構件110上及半導體晶片120的主動面上，第一重佈線層142a配置於第一絕緣層141a上，第一通孔層143a將第一重佈線層142a與半導體晶片120的連接墊122彼此連接，第二絕緣層141b配置於第一絕緣層141a上，第二重佈線層142b配置於第二絕緣層141b上，且第二通孔層143b貫穿第二絕緣層141b並將第一重佈線層142a與第二重佈線層142b彼此連接。
同時，具有較小尺寸（8 mm × 8 mm 或更小）的扇出型半導體封裝主要用於射頻積體電路（radio frequency IC，RFIC）、基頻系統晶片（system-on-chip，SoC）、音訊編解碼器封裝（audio codec package）等。然而，近來正在積極開發用於高端產品且具有超過10 mm × 10 mm之封裝尺寸的扇出型半導體封裝，例如行動應用處理器（mobile application processor）等。這些高端產品的佈線通常具有精密的線寬，並具有多層（兩層或更多）的重佈線結構。這種扇出型半導體封裝的熱機械可靠性（thermo-mechanical reliability ）主要受到因熱歷程（thermal history）而產生的剪切應力（shearing stress）所影響，且離扇出型半導體封裝的中心愈遠，剪切應力的數值就愈高。當扇出型半導體封裝因剪切應力而受到損傷時，會出現可靠性瑕疵（reliability defect）。此處的損傷可能主要是焊球中的裂紋、印刷電路板之接墊的脫層（delamination）、扇出型半導體封裝之重佈線層的裂紋等。這類損傷形式中較好的形式為焊球的延性斷裂（ductile fracture）模式。為此目的，需要先確保扇出型半導體封裝的重佈線層具有堅固的結構。
此處，在使用重佈線技術的晶圓級封裝（wafer level package，WLP）型封裝中，在許多情況下，已進行的開發是藉由分散剪切應力來防止焊球受到損傷。舉例來說，可考慮使用額外的凸塊下冶金層（underbump metallurgy layer，UBM layer）、調整凸塊下冶金層與球接墊之間的尺寸比、改變球接墊的形式、使用虛設凸塊（dummy bump）等。然而，隨著封裝的設計及接墊之間的間距變得精密，佈線設計的自由度可能降低，因此調整相鄰接墊或相鄰線路之間的間隔、增大接墊區域之類的改變可能難以實行。
另一方面，在根據例示性實施例的扇出型半導體封裝100A中，位於重佈線層142a及重佈線層142b之間的絕緣層141a的厚度及絕緣層141b的厚度等可在原始設計因素保持原樣的狀態下進行調整，導致扇出型半導體封裝100A的電性特性及板級可靠性獲得改善。詳細而言，在根據例示性實施例的扇出型半導體封裝100A中，第一絕緣層141a的厚度t1、第二絕緣層141b的厚度t2及鈍化層150的厚度t3可為彼此不同。舉例而言，當第一絕緣層141a的厚度為t1、第二絕緣層141b的厚度為t2且鈍化層150的厚度為t3時，t1 ＜ t2 ＜ t3。另外，第一通孔層143a的厚度T1、第二通孔層143b的厚度T2及凸塊下金屬層160的厚度T3可為彼此不同。舉例而言，當第一通孔層143a的厚度為T1、第二通孔層141b的厚度為T2且凸塊下金屬層160的厚度為T3時，T1 ＜ T2 ＜ T3。在此情況下，在貼附連接端子170之後，由於應力的分散，扇出型半導體封裝的板級可靠性可獲得改善。舉例而言，藉由應力的分散，可防止因使用厚度很薄的感光成像介電（photoimagable dielectric，PID）材料而可能產生的PID裂紋。因此，可防止因PID裂紋而額外產生的重佈線層（RDL）裂紋、通孔侵襲（via attack）等以及外表瑕疵。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
第一連接構件110可包括用於重佈線半導體晶片120之連接墊122的重佈線層112a、重佈線層112b及重佈線層112c，藉以改進第二連接構件140的設計自由度。必要時，第一連接構件110可視特定材料而改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。根據例示性實施例的扇出型半導體封裝100A藉由第一連接構件110可作為疊層封裝（POP）型封裝使用。第一連接構件110可具有貫穿孔110H。半導體晶片120可配置於貫穿孔110H中，使得半導體晶片120與第一連接構件110以預定距離彼此間隔。半導體晶片120的側表面可被第一連接構件110環繞。然而，此形式僅為一舉例說明，並可經由各式修改以具有其他形式，且第一連接構件110可依此形式而執行另外的功能。
第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c。第一絕緣層111a接觸第二連接構件140，第一重佈線層112a接觸第二連接構件140且嵌入第一絕緣層111a中，第二重佈線層112b配置於第一絕緣層111a的另一個表面上，該另一個表面相對於有第一重佈線層112a嵌入的第一絕緣層111a的一個表面，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b，且第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b及第三重佈線層112c可電性連接至連接墊122。分別來說，第一重佈線層112a及第二重佈線層112b可經由貫穿第一絕緣層111a的第一通孔113a彼此電性連接，而第二重佈線層112b及第三重佈線層112c可經由貫穿第二絕緣層111b的第二通孔113b彼此電性相連。
當第一重佈線層112a嵌入第一絕緣層111a中時，因第一重佈線層112a的厚度而產生的台階可顯著地降低，且第二連接構件140的絕緣距離可因而成為固定。亦即，從第二連接構件140的第一重佈線層142a到第一絕緣層111a下表面的距離以及從第二連接構件140的第一重佈線層142a到半導體晶片120的連接墊122a的距離之間的差值可小於第一重佈線層112a的厚度。因此，可容易達成第二連接構件140的高密度佈線設計。
第一連接構件110的第一重佈線層112a的下表面可配置在高於半導體晶片120的連接墊122的下表面的水平高度上。另外，第二連接構件140的第一重佈線層142a與第一連接構件110的第一重佈線層112a之間的距離可大於第二連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可凹陷於第一絕緣層111a中。如上所述，當第一重佈線層112a凹陷於第一絕緣層111a中，進而使得第一絕緣層111a的下表面與第一重佈線層112a的下表面之間具有台階時，可防止包封體130的材料滲入而污染第一重佈線層112a的現象。第一連接構件110的第二重佈線層112b可配置於半導體晶片120的主動面與非主動面之間的水平高度上。第一連接構件110可以與半導體晶片120的厚度對應的厚度而形成。因此，形成於第一連接構件110中的第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
第一連接構件110的重佈線層112a、重佈線層112b及重佈線層112c的厚度可大於第二連接構件140的重佈線層142a及重佈線層142b的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，因此視第一連接構件110的規格，可形成較大尺寸的重佈線層112a、重佈線層112b及重佈線層112c。另一方面，考量薄度（thinness），第二連接構件140的重佈線層142a及重佈線層142b可形成為相對上小於重佈線層112a、重佈線層112b及重佈線層112c的尺寸。
絕緣層111a及絕緣層111b中每一者的材料並不受特別限制。舉例而言，可使用絕緣材料作為絕緣層111a及絕緣層111b中每一者的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與有機填料混合的樹脂或是熱固性樹脂或熱塑性樹脂浸入有玻璃纖維（或玻璃布或玻璃纖維布）等核心材料與無機填料的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用感光成像介電（PID）樹脂作為所述絕緣材料。
重佈線層112a、重佈線層112b及重佈線層112c可用於對半導體晶片120的多個連接墊122進行重佈線。重佈線層112a、重佈線層112b及重佈線層112c中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層112a、重佈線層112b及重佈線層112c可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a、重佈線層112b及重佈線層112c可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a、重佈線層112b及重佈線層112c可包括通孔接墊、焊線接墊（wire pad）、連接端子接墊等。
通孔113a及通孔113b可將形成於不同層上的重佈線層112a、重佈線層112b及重佈線層112c彼此電性連接，從而在第一連接構件110中形成電性通路（electrical path）。通孔113a及通孔113b中每一者的材料可為導電材料。通孔113a及通孔113b中每一者可以導電材料完全填充，或者導電材料也可沿著各個通孔孔洞的壁面形成。另外，通孔113a及通孔113b中每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。當第一通孔113a的孔洞形成時，第一重佈線層112a的一些接墊可作為終止元件（stopper），因此，有利於各個第一通孔113a具有上表面寬度大於下表面寬度的錐形形狀的製程。在此情況下，第一通孔113a可與第二重佈線層112b的接墊圖案整合。另外，當第二通孔113b的孔洞形成時，第二重佈線層112b的一些接墊可作為終止元件，因此，有利於各個第二通孔113b具有上表面寬度大於下表面寬度的錐形形狀的製程。在此情況下，第二通孔113b可與第三重佈線層112c的接墊圖案整合。
半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路（IC）。在此情況下，舉例而言，所述積體電路可為處理器晶片（更具體而言，應用處理器（AP）），例如中央處理器（比如中央處理單元）、圖形處理器（比如圖形處理單元）、場域可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路（ASIC）等，或可為記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（DRAM））、非揮發性記憶體（比如唯讀記憶體（ROM））、快閃記憶體等。另外，上述元件亦可彼此組合而配置。
半導體晶片120可為以主動晶圓為基礎而形成的積體電路。在此情形下，本體121的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。各式各樣的電路可形成於本體121上。連接墊122可將半導體晶片120電性連接至其他組件。各個連接墊122的材料可為例如鋁（Al）等的導電材料。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。藉由鈍化層123，連接墊122的下表面可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130滲入連接墊122的下表面的現象。亦可在其他需要的位置上進一步配置絕緣層（未繪示）等。必要時，可進一步在半導體晶片120的主動面上形成重佈線層（未繪示），並可將凸塊（未繪示）等連接至連接墊122。
被動組件125可為各種不同的被動組件。舉例而言，被動組件125可為多層陶瓷電容器（multilayer ceramic capacitor，MLCC）、低電感晶片電容器（low inductance chip capacitor ，LICC）、接腳側電容器（land side capacitor，LSC）、電感器、整合被動裝置（integrated passive device，IPD）等。考量薄度，可使用接腳側電容器作為被動組件125。接腳側電容器可電性連接至第二連接構件140的重佈線層142a及重佈線層142b的電源圖案，但並非僅限於此。可設置多個被動組件125。在此情況下，所述多個被動組件125可為彼此相同或彼此不同。可使用焊料等將被動組件125貼附至鈍化層150，使得被動組件125經配置而與連接端子170以預定距離彼此間隔，且與連接端子170並排排列。
包封體130可保護第一連接構件110、半導體晶片120等。包封體130的包封形式不受特別限制，但可為包封體130環繞第一連接構件110的至少部分、半導體晶片120的至少部分等的形式。舉例而言，包封體130可覆蓋第一連接構件110以及半導體晶片120的非主動面，且可填充貫穿孔110H的壁面與半導體晶片120的側表面之間的空間。另外，包封體130亦可填充半導體晶片120的鈍化層123與第二連接構件140之間的至少一部分空間。同時，包封體130可填充貫穿孔110H，藉以充當黏合劑，並可視特定材料而定，減少半導體晶片120的彎曲（buckling）情況。
包封體130的材料不受特定限制。舉例而言，可使用絕緣材料作為包封體130的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與有機填料混合的樹脂或是熱固性樹脂或熱塑性樹脂浸入有玻璃纖維（或玻璃布或玻璃纖維布）等核心材料與無機填料的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電（PID）樹脂作為所述絕緣材料。
第二連接構件140可對半導體晶片120的連接墊122進行重佈線。半導體晶片120中數十至數百個具有各種功能的連接墊122可藉由第二連接構件140而進行重佈線，且可視功能而定，經由連接端子170而物理連接或電性連接至外源。第二連接構件140可包括第一絕緣層141a、第一重佈線層142a、第一通孔層143a、第二絕緣層141b、第二重佈線層142b以及第二通孔層143b。第一絕緣層141a配置於第一連接構件110上及半導體晶片120的主動面上，第一重佈線層141a配置於第一絕緣層141a上，第一通孔層143將第一絕緣層141a與半導體晶片120的連接墊122彼此連接，第二絕緣層141b配置於第一絕緣層141a上，第二重佈線層142b配置於第二絕緣層141b上，且第二通孔層143b貫穿第二絕緣層141b並將第一重佈線層142a與第二重佈線層142b彼此連接。第一重佈線層142a及第二重佈線層142b可電性連接至半導體晶片120的連接墊122。
第一絕緣層141a的厚度t1、第二絕緣層141b的厚度t2以及鈍化層150的厚度t3可為彼此不同。舉例而言，當第一絕緣層141a的厚度為t1、第二絕緣層141b的厚度為t2且鈍化層150的厚度為t3時，t1 ＜ t2 ＜ t3。舉例而言，當t1大約為a時，t2可大約為1.5a至2a，而t3可大約為2.5a至3a。此處，t1意指的厚度扣除了藉由第一連接構件110的第一絕緣層111a的下表面凹陷而成的台階以及藉由半導體晶片120的鈍化層123形成的台階等，亦即，t1意指從接觸包封體130的第一絕緣層141a的上表面至接觸第二絕緣層141b的第一絕緣層141a的下表面的厚度。t2意指的第二絕緣層141b的厚度從接觸第一絕緣層141a的第二絕緣層141b的上表面至接觸鈍化層150的第二絕緣層141b的下表面。t3意指的鈍化層150的厚度從接觸第二絕緣層141b的鈍化層150的上表面至鈍化層150的下表面。另外，第一通孔層143a的厚度T1、第二通孔層143b的厚度T2以及凸塊下金屬層160的厚度T3可為彼此不同。舉例而言，當第一通孔層143a的厚度為T1、第二通孔層143b的厚度為T2且凸塊下金屬層160的厚度為T3時，T1 ＜ T2 ＜ T3。舉例而言，當T1大約為A時，T2可大約為1.5A至2A，而T3可大約為2.5A至3A。此處，分別來說，T1意指第一通孔層143a的厚度本身再扣除第一重佈線層142a的厚度，T2意指第二通孔層143b的厚度本身再扣除第二重佈線層142b的厚度。另外，T3意指上至鈍化層150之表面的凸塊下金屬層160的厚度，亦即，開口151中凸塊下金屬層160的厚度。在此情況下，在貼附連接端子170之後，由於應力的分散，扇出型半導體封裝的板級可靠性可獲得改善。舉例而言，藉由應力的分散，可防止因使用厚度很薄的感光成像介電（PID）材料而可能產生的PID裂紋。因此，可防止因PID裂紋而額外產生的重佈線層（RDL）裂紋、通孔侵襲（via attack）等以及外表瑕疵。
可使用絕緣材料作為絕緣層141a及絕緣層141b中每一者的材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光性絕緣材料作為絕緣材料。亦即，絕緣層141a及絕緣層141b可為感光性絕緣層。當絕緣層141a及絕緣層141b具有感光特性時，絕緣層141a及絕緣層141b可以較小的厚度形成，且可更容易達成通孔層143a及通孔層143b的精密間距。絕緣層141a及絕緣層141b可為包括絕緣樹脂及無機填料的感光性絕緣層。當絕緣層141a及絕緣層141b為多層時，絕緣層141a的材料及絕緣層141b的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141a及絕緣層141b為多層時，絕緣層141a及絕緣層141b可視製程而彼此整合，進而使得絕緣層之間的邊界亦可為不明顯。
重佈線層142a及重佈線層142b可用於對連接墊122實質上進行重佈線。重佈線層142a及重佈線層142b中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142a及重佈線層142b可視其對應層的設計而執行各種功能。舉例而言，重佈線層142a及重佈線層112b可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142a及重佈線層142b可包括通孔接墊、連接端子接墊等。
通孔層143a及通孔層143b可將形成於不同層上的重佈線層142a、重佈線層142b及連接墊122等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路。通孔層143a及通孔層143b中每一者的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。通孔層143a及通孔層143b中每一者可以導電材料完全填充，或者導電材料也可沿著每個通孔的壁面形成。另外，通孔層143a及通孔層143b中每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
鈍化層150可保護第二連接構件140免受外部物理性或化學性損傷。鈍化層150可具有暴露第二連接構件140的重佈線層142b的至少部分的開口151。在鈍化層150中形成的開口151之數量可為數十至數千個。鈍化層150的材料不受特定限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與有機填料混合的樹脂或是熱固性樹脂或熱塑性樹脂浸入有玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料與無機填料的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑（solder resist）。
凸塊下金屬層160可改善連接端子170的連接可靠性，藉以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至被鈍化層150的開口151所暴露的第二連接構件140的重佈線層142b。可藉由習知金屬化方法，使用習知導電金屬（例如金屬）以在鈍化層150的開口151中形成凸塊下金屬層160，但並非僅限於此。
多個連接端子170可在外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。各個連接端子170可由例如焊料等的導電材料形成。然而，此僅為舉例說明，且各個連接端子170的材料並不特別以此為限。各個連接端子170可為接腳（land）、球、引腳等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅（Cu）柱及焊料。當連接端子170形成為單層結構時，連接端子170可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，連接端子170並不以此為限。
連接端子170的數目、間隔或配置等不受特別限制，且可由所屬技術領域中具有通常知識者視設計細節而充分修改。舉例而言，連接端子170可根據連接墊122的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當連接端子170為焊球時，連接端子170可覆蓋延伸至鈍化層150的一個表面上的凸塊下金屬層160的側表面，而連接可靠性可更加優異。
連接端子170中至少一者可配置於扇出區域中。扇出區域為半導體晶片120所配置的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出（I/O）端子，且有利於三維（3D）內連線。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。
同時，雖然圖式中未繪示，若有必要，貫穿孔110H的壁面上可形成金屬薄膜以散熱或阻擋電磁波。另外，若有必要，貫穿孔110H中可配置執行相同功能或不同功能的多個半導體晶片120。另外，若有必要，貫穿孔110H中可配置單獨的被動組件，例如電感器、電容器等。
圖11為說明扇出型半導體封裝的另一實施例的剖面示意圖。
參照圖式，根據本揭露的另一例示性實施例，在扇出型半導體封裝100B中，第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c、第三絕緣層111c及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b分別配置於第一絕緣層111a的相對表面上，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第一重佈線層112a，第三重佈線層112c配置於第二絕緣層111b上，第三絕緣層111c配置於第一絕緣層111a上且覆蓋第二重佈線層112b，且第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可電性連接至半導體晶片120的連接墊122。由於第一連接構件110可包括數量較多的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化第二連接構件140。因此，因形成第二連接構件140的製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可經由分別貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成數量較多的重佈線層112c及重佈線層112d。第一絕緣層111a包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電（PID）膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於貫穿第二絕緣層111b的第二通孔113b的直徑以及貫穿第三絕緣層111c的第三通孔113c的直徑。
第一連接構件110的第三重佈線層112c的下表面可配置在低於半導體晶片120的連接墊122的下表面的水平高度上。另外，第二連接構件140的第一重佈線層142a與第一連接構件110的第三重佈線層112c之間的距離可小於第二連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第三重佈線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸第二連接構件140。第一連接構件110的第一重佈線層112a及第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。第一連接構件110可以與半導體晶片120的厚度對應的厚度而形成。因此，形成於第一連接構件110中的第一重佈線層112a及第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d的厚度可大於第二連接構件140的重佈線層142a及重佈線層142b的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，因此亦可形成具有較大尺寸的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d。另一方面，考量薄度，可形成尺寸相對較小的第二連接構件140的重佈線層142a及重佈線層142b。
除上述配置之外的其他配置的說明等與上述重疊，因此不再予以贅述。
如上所述，根據本揭露的例示性實施例，可提供一種電性特性極佳且板級可靠性優異的扇出型半導體封裝。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾。
100‧‧‧半導體封裝
100A、100B‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧貫穿孔
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
125‧‧‧被動組件
130‧‧‧包封體
140‧‧‧第二連接構件
141a‧‧‧第一絕緣層
141b‧‧‧第二絕緣層
142a‧‧‧第一重佈線層
142b‧‧‧第二重佈線層
143a‧‧‧第一通孔層
143b‧‧‧第二通孔層
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1130‧‧‧照相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
I-I’‧‧‧剖線
T1、T2、T3、t1、t2、t3‧‧‧厚度
為讓本揭露的上述及其他樣態、特徵及優點更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下： 圖1為說明電子裝置系統的一實施例的方塊示意圖。 圖2為說明電子裝置的一實施例的立體示意圖。 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。 圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。 圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。 圖7為說明扇出型半導體封裝的剖面示意圖。 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面示意圖。 圖9為說明扇出型半導體封裝的一實施例的剖面示意圖。 圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。 圖11為說明扇出型半導體封裝的另一實施例的剖面示意圖。

Claims (18)

  1. 一種扇出型半導體封裝，包括： 半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置連接墊； 包封體，包封所述半導體晶片的至少部分；以及 第一連接構件，配置於所述半導體晶片的所述主動面上， 其中所述第一連接構件包括多個絕緣層及多個重佈線層，所述多個重佈線層分別配置於所述多個絕緣層上且電性連接至所述連接墊，且 所述多個絕緣層中至少兩者具有不同的厚度。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括配置於所述第一連接構件上的鈍化層， 其中所述鈍化層的厚度不同於所述多個絕緣層中至少一者的厚度。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述鈍化層及所述多個絕緣層全都具有不同的厚度。
  4. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述多個絕緣層包括配置於所述半導體晶片的所述主動面上的第一絕緣層以及配置於所述第一絕緣層上的第二絕緣層， 所述多個重佈線層包括配置於所述第一絕緣層上的第一重佈線層以及配置於所述第二絕緣層上的第二重佈線層， 所述鈍化層配置於所述第二絕緣層上，且 滿足t1 ＜ t2 ＜ t3的條件，其中t1為所述第一絕緣層的厚度，t2為所述第二絕緣層的厚度，且t3為所述鈍化層的厚度。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中t2/t1為1.5至2，且t3/t1為2.5至3。
  6. 如申請專利範圍第2項所述的扇出型半導體封裝，更包括： 凸塊下金屬層，形成於所述鈍化層的開口中；以及 連接端子，配置於所述鈍化層上且連接至所述凸塊下金屬層， 其中所述連接端子中至少一者配置於扇出區域中。
  7. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括具有貫穿孔的第二連接構件， 其中所述半導體晶片配置於所述貫穿孔中。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第二連接構件包括第三絕緣層、第三重佈線層及第四重佈線層，所述第三重佈線層接觸所述第一連接構件且嵌入所述第三絕緣層中，所述第四重佈線層配置於所述第三絕緣層的另一個表面上，所述另一個表面相對於有所述第三重佈線層嵌入的所述第三絕緣層的一個表面，且 所述第三重佈線層及所述第四重佈線層電性連接至所述連接墊。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第一連接構件的所述重佈線層與所述第三重佈線層之間的距離大於所述第一連接構件的所述重佈線層與所述半導體晶片的所述連接墊之間的距離。
  10. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述第二連接構件更包括配置於所述第三絕緣層上並覆蓋所述第四重佈線層的第四絕緣層以及配置於所述第四絕緣層上的第五重佈線層，且 所述第五重佈線層電性連接至所述連接墊。
  11. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第二連接構件包括第三絕緣層、分別配置於所述第三絕緣層的相對表面上的第三重佈線層及第四重佈線層、配置於所述第三絕緣層上並覆蓋所述第三重佈線層的第四絕緣層以及配置於所述第四絕緣層上的第五重佈線層，且 所述第三重佈線層、所述第四重佈線層與所述第五重佈線層電性連接至所述連接墊。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第三絕緣層的厚度大於所述第四絕緣層的厚度。
  13. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第二連接構件更包括配置於所述第三絕緣層上並覆蓋所述第四重佈線層的第五絕緣層以及配置於所述第五絕緣層上的第六重佈線層，且 所述第六重佈線層電性連接至所述連接墊。
  14. 一種扇出型半導體封裝，包括： 半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置連接墊； 包封體，包封所述半導體晶片的至少部分；以及 連接構件，配置於所述半導體晶片的所述主動面上， 其中所述連接構件包括多個絕緣層、分別配置於所述多個絕緣層上的多個重佈線層以及分別貫穿所述多個絕緣層的多個通孔層，且 所述多個通孔層中至少兩者具有不同的厚度。
  15. 如申請專利範圍第14項所述的扇出型半導體封裝，更包括： 鈍化層，配置於所述連接構件上；以及 凸塊下金屬層，形成於所述鈍化層的開口中， 其中所述凸塊下金屬層的厚度不同於所述多個通孔層中至少一者的厚度。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述凸塊下金屬層及所述多個通孔層全都具有不同的厚度。
  17. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述多個絕緣層包括配置於所述半導體晶片的所述主動面上的第一絕緣層以及配置於所述第一絕緣層上的第二絕緣層， 所述多個重佈線層包括配置於所述第一絕緣層上的第一重佈線層以及配置於所述第二絕緣層上的第二重佈線層， 所述多個通孔層包括第一通孔層及第二通孔層，所述第一通孔層貫穿所述第一絕緣層且將所述連接墊與所述第一重佈線層彼此連接，所述第二通孔層貫穿所述第二絕緣層且將所述第一重佈線層與所述第二重佈線層彼此連接， 所述鈍化層配置於所述第二絕緣層上，且 滿足T1 ＜ T2 ＜ T3的條件，其中T1為所述第一通孔層的厚度，T2為所述第二通孔層的厚度，且T3為所述凸塊下金屬層的厚度。
  18. 如申請專利範圍第17項所述的扇出型半導體封裝，其中T2/T1為1.5至2，且T3/T1為2.5至3。
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