TW201907531A - 扇出型半導體封裝 - Google Patents

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白龍浩
金台城
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Abstract

本發明提供一種扇出型半導體封裝，所述扇出型半導體封裝可包括：支撐構件、半導體晶片、包封體以及連接構件，支撐構件具有貫穿孔，半導體晶片配置於貫穿孔中並具有主動面及與主動面相對的非主動面，所述主動面上配置有連接墊，包封體包封支撐構件的至少部分及半導體晶片的至少部分，連接構件配置於支撐構件及半導體晶片的主動面上並包括電性連接至連接墊的重佈線層。支撐構件包括玻璃板以及連接至玻璃板的絕緣層。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，且更具體而言，有關於一種連接端子可朝向配置有半導體晶片的區域之外延伸的扇出型半導體封裝。 [相關申請案的交叉引用]
本申請案主張2017年7月4日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0084713號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
半導體晶片相關技術發展中的近期重要趨勢為減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型化的半導體晶片等的需求的快速增加，已經需要實現同時包括多個引腳的小型尺寸半導體封裝。
扇出型半導體封裝即為一種滿足上述技術需求而提出的半導體封裝技術。此種扇出型封裝具有小型的尺寸，並且可藉由朝向配置有半導體晶片的區域之外重新分佈連接端子而實現多個引腳。
本揭露的一個態樣可提供一種扇出型半導體封裝，其中在具有減小的厚度的情況下可抑制由於優異的剛性（rigidity）所產生的翹曲問題。
根據本揭露的一個態樣，可提供一種扇出型半導體封裝，其中在半導體晶片所配置的區域中使用能夠改善扇出型半導體封裝的剛性並且包括玻璃板及絕緣層的混合層的支撐構件。
根據本揭露的一個態樣，扇出型半導體封裝可包括：支撐構件、半導體晶片、包封體以及連接構件，支撐構件具有貫穿孔、半導體晶片配置於貫穿孔中並具有主動面及與主動面相對的非主動面，所述主動面上配置有連接墊，包封體包封支撐構件的至少部分及半導體晶片的至少部分，連接構件配置於支撐構件及半導體晶片的主動面上並包括電性連接至連接墊的重佈線層。支撐構件包括玻璃板以及連接至玻璃板的絕緣層。
在下文中，將參照所附圖式說明本揭露中的例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
此處，下側、下部分、下表面等用於表示與圖式中剖視圖相關的朝向扇出型半導體封裝的安裝表面的方向，而上側、上部分、下表面等則用於表示與所述方向相反的方向。然而，這些方向為了方便解釋而定義，專利申請範圍並不受到上述所定義的方向之特別限制。
在說明中組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件不以此為限。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情況下，在不背離本文中所提出的申請專利範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實作。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為說明例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。電子裝置
圖1為說明電子裝置系統的實例的方塊示意圖。
參照圖1，電子裝置1000中可容置有母板1010。母板1010可包括物理連接或電性連接至其的晶片相關組件1020、網路相關組件1030以及其他組件1040等。這些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而晶片相關組件1030不以此為限，亦可包含多種其他無線或有線標準或協定。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic；LTCC）、電磁干擾（electromagnetic interference；EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor；MLCC）等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述的晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至母板1010的其他組件，或是可不物理連接至或不電性連接至母板1010的其他組件。這些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，這些其他組件不以此為限，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000不以此為限，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的實例的立體示意圖。
參照圖2，半導體封裝可於上述的電子裝置1000中使用於各種目的。舉例而言，母板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至母板1110。另外，可物理地連接至或電性連接至母板1110的其他組件，或可不物理連接至或不電性連接至母板1110的其他組件可容置於本體1101中，例如照相機模組1130。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述其他電子裝置。半導體封裝
一般而言，在半導體晶片中整合有許多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片本身無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異，因而需要半導體封裝。詳細而言，半導體晶片的連接墊的尺寸及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的尺寸及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的尺寸及連接墊之間的間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及保護層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222在尺寸上是顯著小的，因此難以將積體電路安裝於中級印刷電路板上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸在半導體晶片2220上形成連接構件2240，以重新分佈連接墊2222。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞露連接墊2222的通孔孔洞2243h；並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有半導體晶片的例如輸入/輸出（input/output，I/O）端子等所有的連接墊均配置於所述半導體晶片內的封裝形式，且可具有優異的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的許多元件。詳細而言，已開發出安裝於智慧型電話中的許多元件以在具有小型尺寸的同時實施快速訊號傳遞。
然而，由於所有輸入/輸出端子都需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝的空間限制大。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301重新分佈，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外側可被模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中由中介基板2302重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝會安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝會在扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝及使用。（扇出型半導體封裝）
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而朝向半導體晶片2120之外進行重新分佈。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、連接墊2122、鈍化層（圖中未繪示）等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種其中半導體晶片的輸入/輸出端子經由形成於半導體晶片上的連接構件重新分佈並朝向半導體晶片之外配置的形式。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，如上所述，所述扇出型半導體封裝具有其中半導體晶片的輸入/輸出端子經由形成於半導體晶片上的連接構件而進行重新分佈並朝向半導體晶片之外配置的形式。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝可安裝於電子裝置的主板上而不需要單獨的中介基板，如下文所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上，並能夠將連接墊2122重新分佈至半導體晶片2120外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有優異的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可被實作成較使用印刷電路板（PCB）的一般堆疊式封裝類型的形式更小型（compact）的形式，且可解決因出現翹曲（warpage）現象而造成的問題。
同時，扇出型半導體封裝意指一種如上述用於將半導體晶片安裝於電子裝置的主板等上並且保護半導體晶片免受外部影響的封裝技術，且扇出型半導體封裝與例如中介基板等的印刷電路板（PCB）為不同概念，其中印刷電路板具有與扇出型半導體封裝不同的規格及目的等，並且具有扇入型半導體封裝嵌入其中。
以下將參照圖式說明根據本揭露具有優異剛性的扇出型半導體封裝。
圖9為說明扇出型半導體封裝的實例的剖視示意圖。
圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖。
參照圖式，根據本揭露例示性實施例的扇出型半導體封裝100A可包括支撐構件110、半導體晶片120、包封體130、連接構件140，支撐構件110具有貫穿孔110H，半導體晶片120配置於貫穿孔110H中並具有其上配置有連接墊122的主動面以及相對於主動面的非主動面，包封體130包封支撐構件110的至少部分及半導體晶片120的至少部分，而連接構件140配置於支撐構件110及半導體晶片120的主動面上。支撐構件110包括玻璃板111a以及配置在玻璃板111a上的絕緣層111b及絕緣層111c。支撐構件110可包括電性連接至連接墊122的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d，且支撐構件110可包括用於連接墊122與重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d之間電性連接的通孔113a、通孔113b以及通孔113c。連接構件140亦可包括電性連接至連接墊122的重佈線層142。
同時，近期，根據設備效能改善與多元化以及行動產品薄化（slimness）的趨勢，如何減小行動產品（例如：智慧型手機、平板個人電腦（PC）等）中所使用的設備的厚度日益重要。因此，構成所述設備的組件亦已經變薄。半導體封裝亦已經變薄。然而，隨著半導體封裝變薄，半導體封裝的剛性弱化，導致半導體封裝翹曲（warpage）的問題出現。因此，對於在變薄的情況下維持剛性的半導體封裝的需求已經增加。作為解決上述問題的方法，已經發展在半導體晶片所配置的區域中使用包括玻璃織物（或玻璃纖維、玻璃布）的具有優異剛性的材料（例如：預浸體（prepreg，PPG））的技術。然而，為了提供足夠的剛性，所述材料需有相當大的厚度。同時，可考慮導入包括玻璃組件的非晶質固體材料（amorphous solid material）的玻璃基板至半導體晶片所配置的區域中來替代預浸體。然而，玻璃基板可能在單獨使用時因各種緣故而破裂。
另一方面，在根據例示性實施例的扇出型半導體封裝100A中，支撐構件110可配置於半導體晶片120所配置的區域中，且支撐構件110可包括玻璃板111a以在厚度減小的情況下具有優異的剛性。此外，支撐構件110可包括連接至玻璃板111a的絕緣層111b及絕緣層111c以及玻璃板111a，絕緣層111b及絕緣層111c可支撐玻璃板111a以有效防止玻璃板111a破裂。另外，因導入玻璃板111a、絕緣層111b以及絕緣層111c的混合層，重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可作為多層被導入至支撐構件110中，從而進一步薄化連接構件140。另外，通孔113a、通孔113b以及通孔113c可形成在玻璃板111a、絕緣層111b及絕緣層111c中，以提供電性路徑給支撐構件110。因此，扇出型半導體封裝100A可在堆疊式封裝（package-on-package，PoP）等中使用。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
支撐構件110可包括玻璃板111a，從而在減小厚度的狀況下具有優異的剛性。支撐構件110可包括絕緣層111b及絕緣層111c以防止玻璃板111a破裂，且重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可作為多層導入至支撐構件110中。支撐構件110可包括對半導體晶片120的連接墊122重新分佈的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d，從而改善連接構件140的設計中的自由程度。由於支撐構件110包括貫穿玻璃板111a、絕緣層111b及絕緣層111c的通孔113a、通孔113b以及通孔113c，因此根據例示性實施例的扇出型半導體封裝100A可作為堆疊式封裝類型的封裝使用。支撐構件110可具有貫穿玻璃板111a與絕緣層111b及絕緣層111c的貫穿孔110H。半導體晶片120可配置於貫穿孔110H中，以與支撐構件110分隔預定距離。半導體晶片120的側表面可被支撐構件110環繞。然而，此形式僅為舉例說明並可經各式修改以具有其他形式，而支撐構件110可視該形式執行另一功能。
支撐構件110可包括玻璃板111a、第一重佈線層112a、第二重佈線層112b、第一絕緣層111b、第三重佈線層112c、第二絕緣層111c以及第四重佈線層112d，第一重佈線層112a配置於玻璃板111a的下表面上，第二重佈線層112b配置於玻璃板111a的上表面上，第一絕緣層111b配置於玻璃板111a的下表面上並覆蓋第一重佈線層112a，第三重佈線層112c配置於第一絕緣層111b的下表面上，第二絕緣層111c配置於玻璃板111a的上表面上並覆蓋第二重佈線層112b，而第四重佈線層112d配置於第二絕緣層111c的上表面上。另外，支撐構件110可包括第一通孔113a、第二通孔113b以及第三通孔113c，第一通孔113a貫穿玻璃板111a並使第一重佈線層112a與第二重佈線層112b彼此電性連接，第二通孔113b貫穿第一絕緣層111b並使第一重佈線層112a與第三重佈線層112c彼此電性連接，而第三通孔113c貫穿第二絕緣層111c並使第二重佈線層112b與第四重佈線層112d彼此電性連接。同時，必要時，支撐構件110可僅包括玻璃板111a、絕緣層111b及絕緣層111c。亦即，必要時可省略重佈線層112a、重佈線層112b、重佈線層112c、重佈線層112d、通孔113a、通孔113b以及通孔113c。
玻璃板111a意指包括玻璃組件的非晶質固體材料。亦即，玻璃板111a的玻璃（意指當二氧化矽、碳酸鈉、碳酸鈣等在高溫下融解並接著冷卻時所產生的具有高透明度的材料）可在概念上不同於具有玻璃纖維或無機填料包括於絕緣樹脂中的絕緣材料。玻璃板111a的玻璃可為矽酸鹽玻璃（例如：鹼石灰玻璃、鉀石灰（potassium lime）玻璃、鉛玻璃、鋇玻璃、矽酸鹽玻璃等）、硼矽酸鹽玻璃（例如：硼玻璃（Pyrex）、氧化鋁玻璃等）或磷酸鹽玻璃，但不以此為限。舉例而言，玻璃板111a的玻璃可包括矽酸鹽成分。矽酸鹽可由二氧化矽（SiO2 ）及金屬氧化物（例如：氧化硼、氧化鈉、氧化鋁、氧化鋇、氧化鋰、氧化鈣、氧化鋯等）的組合形成。作為實例，玻璃板111a可包括矽酸鹽成分，其中選自於由氧化硼（B2 O3 ）、氧化鈉（Na2 O）、氧化鋁（Al2 O3 ）、氧化鋇（BaO）、氧化鋰（Li2 O）、氧化鈣（CaO）、氧化鋯（ZrO2 ）等所組成的群組中的一個或多個與二氧化矽（SiO2 ）彼此組合，但不以此為限。
各絕緣層111b及絕緣層111c的材料不受特別限制。舉例而言，絕緣材料可作為各絕緣層111b及絕緣層111c的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合或與無機填料一同浸入核心材料（例如：玻璃纖維、玻璃布或玻璃織物）中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用感光成像介電（PID）樹脂作為所述的絕緣材料。
玻璃板111a的厚度H1可大於絕緣層111b的厚度H2及絕緣層111c的厚度H3。亦即，為了實質地提供優異的剛性，可導入玻璃板111a從而具有相當的厚度，然而可導入絕緣層111b及絕緣層111c以防止玻璃板111a破裂，從而具有相對減小的厚度。
重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可用於重新分佈半導體晶片120的連接墊122。各重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可包括接地（GND）圖案、電源（PWR）圖案、訊號（S）圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可包括通孔接墊、接線接墊、連接端子接墊等。
支撐構件110的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的厚度可大於連接構件140的重佈線層142的厚度。由於支撐構件110的厚度可等於或大於半導體晶片120的厚度，因此重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可視支撐構件110的規格而形成較大的尺寸。另一方面，考量薄度，連接構件140的重佈線層142的尺寸可形成為相對小於重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的尺寸。
通孔113a、通孔113b以及通孔113c可電性連接不同的層上所形成的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d，以在支撐構件110中形成電性路徑。各通孔113a、通孔113b以及通孔113c的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金，如同各重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d的材料。各通孔113a、通孔113b以及通孔113c可以導電材料完全填充，或者導電材料亦可沿各通孔孔洞的壁面形成。
通孔113a、通孔113b以及通孔113c可為不同的剖面形狀。此處，剖面形狀意指經由剖視圖所繪示的形狀。舉例而言，第一通孔113a可為圓柱形或沙漏形，第二通孔113b可為倒錐形，且第三通孔113c可為錐形。然而，第一通孔113、第二通孔113b以及第三通孔113c不以此為限。
半導體晶片120可為將數百至數百萬個元件或更多的數量元件整合於單一晶片中的積體電路（IC）。在此情況下，積體電路可為處理器晶片（更具體而言，應用處理器（application processor，AP）），例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、場域可程式閘陣列（field programmable gate array，FPGA）、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等，但不以此為限。舉例而言，積體電路可為邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等，或可為記憶體晶片，例如揮發性記憶體（例如：動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體（flash memory）等。另外，上述元件亦可彼此組合並且配置。
半導體晶片120可為以主動晶圓為基礎的積體電路。在此情況下，本體121的基礎材料（basic material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。在本體121上可形成各種電路。連接墊122可將半導體晶片120電性連接至其他組件。各連接墊122的材料可為導電材料，例如鋁（Al）等。在本體121上可形成暴露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等或為氧化物層及氮化物層所構成的雙層。連接墊122的下表面經由鈍化層123可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130滲入連接墊122的下表面的現象。絕緣層（未繪示）等亦可在其他需要的位置中進一步配置。必要時，重佈線層（未繪示）可進一步形成於半導體晶片120的主動面上，且凸塊（未繪示）等可連接至連接墊122。
包封體130可保護支撐構件110、半導體晶片120等。包封體130的包封形式不受特別限制，而可為其中有包封體130環繞支撐構件110的至少部分、半導體晶片120的至少部分等的形式。舉例而言，包封體130可覆蓋支撐構件110及半導體晶片120的非主動面，且包封體130填充貫穿孔110H的壁面及半導體晶片120的側面之間的空間。另外，包封體130亦可填充半導體晶片120的鈍化層123與連接構件140之間的至少部分空間。同時，包封體130可填充貫穿孔110H以作為黏合劑，並且視特定材料而減少半導體晶片120的彎曲（buckling）。
包封體130的材料不受特別限制。舉例而言，絕緣材料可作為包封體130的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合的樹脂等（例如：味之素構成膜）。然而，包封體130的材料不以此為限，而亦可為包括玻璃纖維的預浸體等。
背面重佈線層132可配置於包封體130上，且背面重佈線層132可經由貫穿包封體130的背面通孔133而電性連接至支撐構件110的重佈線層112d。背面重佈線層132亦可包括導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。背面重佈線層132亦可作為重佈線圖案，並且可例如包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，背面重佈線層132可包括通孔接墊、連接端子接墊等。必要時，可省略背面重佈線層132。
背面通孔133可使背面重佈線層132電性連接至支撐構件110的重佈線層112d。各背面通孔133的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。導電材料可完全填充各背面通孔133，或導電材料亦可沿各通孔的壁面形成。另外，各背面通孔133可為所有相關技術領域中已知的形狀，例如錐形。
連接構件140可重新分佈半導體晶片120的連接墊122。具有各種功能的半導體晶片120的數十至數百個連接墊122可藉由連接構件140重新分佈，且視所述功能，連接墊122可經由連接端子170而物理連接至或電性連接至外源。連接構件140可包括絕緣層141、重佈線層142以及通孔143，絕緣層141配置於支撐構件110及半導體晶片120的主動面上，重佈線層142配置於絕緣層141上，而通孔143電性連接重佈線層142與連接墊142或電性連接不同的層上所配置的重佈線層142。連接構件140可視設計而包括更多或更少的層數。
各絕緣層141的材料可為絕緣材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光絕緣材料作為絕緣材料。亦即，各絕緣層141可為感光絕緣層。當絕緣層141具有感光特性時，可使絕緣層141形成較薄的厚度，且通孔143的精密間距可較容易達成。必要時，當絕緣層141為多層時，絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多層時，絕緣層141可視製程而彼此整合，進而使得絕緣層之間的邊界亦可為不明顯。
重佈線層142可實質地用以重新分佈連接墊122。各重佈線層142的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金等。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括通孔接墊、連接端子接墊等。
通孔143可電性連接在不同的層上所形成的重佈線層142、連接墊122等，從而在扇出型半導體封裝100A中產生電性通路。各通孔143的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。導電材料可完全各填充通孔143，或導電材料亦可沿著各通孔的壁面形成。另外，各通孔143可為相關技術領域中已知的所有形狀，例如錐形。
第一鈍化層150可保護連接構件140等不受外部物理或化學損害。第一鈍化層150可具有暴露連接構件140的至少部分重佈線層142的開口151。在第一鈍化層150中所形成的開口151的數量可為數十至數千個。第一鈍化層150的材料不受特別限制。舉例而言，絕緣材料可作為第一鈍化層150的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合或與無機填料一同浸入核心材料（例如：玻璃纖維、玻璃布或玻璃織物）中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用阻焊劑（solder resist）。
凸塊下金屬層160可改善連接端子170的連接可靠性，以改善扇出型半導體封裝100A的板級（board level）可靠性。凸塊下金屬層160可連接至經由第一鈍化層150的開口151而暴露的連接構件140的重佈線層142。凸塊下金屬層160可藉由已知的金屬化方法在第一鈍化層150的開口151中形成，所述金屬化方法使用已知的導電材料（例如：金屬），但不以此為限。
連接端子170可外部物理連接或電性連接扇出型半導體封裝 100A。舉例而言，扇出型半導體封裝100A可經由連接端子170安裝於電子裝置的主板上。各連接端子170可由導電材料形成，例如焊料等。然而，此僅為舉例說明，且各連接端子170的材料不以此為限。各連接端子170可為接腳（land）、焊球、引腳等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅柱及焊料。當連接端子170形成為單層結構時，連接端子170可包括錫-銀焊料或銅。然而，此僅為舉例說明，連接端子170不以此為限。
連接端子170的數量、間隔或配置等不受特別限制，並且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，根據連接墊122的數量，連接端子170可設置為數十至數千的數量，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子170為焊球時，連接端子170可覆蓋凸塊下金屬層160的延伸至第一鈍化層150的一個表面上的側表面，而且連接可靠性可為更優異。
連接端子170中的至少一個可配置於扇出區域中。扇出區域為除了配置有半導體晶片120的區域之外的區域。相較於扇入型封裝而言，扇出型封裝可具有優異的可靠性，扇出型封裝可實施多個輸入/輸出（I/O）端子，且扇出型封裝可有利於三維內連線（3D interconnection）。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造為減小後的厚度，並可具有價格競爭力。
第二鈍化層180可保護背面重佈線層132等不受外部物理或化學損害。第二鈍化層180可具有暴露至少部分背面重佈線層132的開口181。在第二鈍化層180中所形成的開口181的數量可為數十至數千個。第二鈍化層180的材料不受特別限制。舉例而言，絕緣材料可作為第二鈍化層180的材料。在此情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；熱固性樹脂或熱塑性樹脂與無機填料混合或與無機填料一同浸入核心材料（例如：玻璃纖維、玻璃布或玻璃織物）中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。或者，亦可使用阻焊劑（solder resist）。
同時，儘管圖式中未繪示，必要時，金屬薄膜可形成於貫穿孔110H的壁面上，以散熱或阻擋電磁波。另外，必要時，執行彼此相同或不同功能的多個半導體晶片120可配置於貫穿孔110H中。或者，貫穿孔110H的數量可為多數，且相同或不同的半導體晶片120可配置於所述多個貫穿孔110H中。
圖11為說明扇出型半導體封裝的另一實例的剖視示意圖。
圖12為沿圖11的扇出型半導體封裝的剖線II-II’所截取的平面示意圖。
參照圖式，根據本揭露中例示性實施例的扇出型半導體封裝100B的支撐構件110所具有的形式可與根據例示性實施例的扇出型半導體封裝100A所具有的形式不同。詳細而言，根據例示性實施例的扇出型半導體封裝100B，絕緣層111b可經配置以環繞玻璃板111a的外表面，且貫穿孔110H可僅形成於玻璃板111a中。亦即，貫穿孔110H可僅貫穿玻璃板111a及絕緣層111b。在此情況下，玻璃板111a可能不會暴露在扇出型半導體封裝100B之外，且玻璃板111a的所有表面可被包封體130、絕緣層111b以及連接構件140的絕緣層141環繞，並且可從而更有效地防止玻璃板111a破裂的現象。另外，玻璃板111a及絕緣層111b可並列配置，且扇出型半導體封裝100B可從而進一步薄化。同時，玻璃板111a的寬度W1 可大於絕緣層111b的寬度W2 ，可更有效維持剛性。另外，分別而言，玻璃板111a的上表面及下表面的水平高度可對應於絕緣層111b的上表面及下表面而配置。在此情況下，可提升包封體130的厚度均勻性、連接構件140的絕緣距離的一致性等。在根據另一例示性實施例的扇出型半導體封裝100B中，絕緣層111b的材料可為包括絕緣樹脂、玻璃纖維、無機填料等的預浸體，但不以此為限。必要時，玻璃板111a與絕緣層111b之間亦可存在預定間隔，且預定間隔可以包封體130、另一單獨的黏合劑等填充。
在根據另一例示性實施例的扇出型半導體封裝100B中，重佈線層及通孔可不形成於玻璃板111a之上及之中，且重佈線層112a、重佈線層112b以及通孔113可僅形成在絕緣層111b之上及之中。亦即，在根據例示性另一實施例的扇出型半導體封裝100B中，支撐構件110可包括玻璃板111a、絕緣層111b、配置於絕緣層111b的下表面上的第一重佈線層112a以及配置於絕緣層111b的上表面上的第二重佈線層112b。第一重佈線層112a及第二重佈線層112b可電性連接至連接墊122。另外，支撐構件110可包括貫穿絕緣層111b並使第一重佈線層112a與第二重佈線層112b彼此電性連接的第一通孔113。在此情況下，可顯著地減少當重佈線層或通孔形成於玻璃板111a之上或之中的時候可能出現的缺陷（例如：玻璃板111a的破裂）。可省略與上述重複的其他架構說明。
圖13為說明扇出型半導體封裝的另一實例的剖視示意圖。
圖14為沿圖13所示的扇出型半導體封裝的剖線III-III’截取的平面示意圖。
參照圖式，根據本揭露中另一例示性實施例的扇出型半導體封裝100C的支撐構件110的形式亦可與根據例示性實施例的扇出型半導體封裝100A的形式不同。詳細而言，扇出型半導體封裝100C的支撐構件110的形式可實質上與根據上述另一例示性實施例的扇出型半導體封裝100B的形式相似，但重佈線層及通孔可形成於玻璃板111a及絕緣層111b之上及之中。亦即，在根據另一例示性實施例的扇出型半導體封裝100C中，支撐構件110可包括玻璃板111a、第一重佈線層112a1、第二重佈線層112b1、絕緣層111b、第三重佈線層112a2以及第四重佈線層112b2，第一重佈線層112a1配置於玻璃板111a的下表面上，第二重佈線層112b1配置於玻璃板111a的上表面上，第三重佈線層112a2配置於絕緣層111b的下表面上，而第四重佈線層112b2配置於絕緣層111b的上表面上。第一重佈線層112a1、第二重佈線層112b1、第三重佈線層112a2以及第四重佈線層112b2可電性連接至連接墊122。另外，支撐構件110可包括第一通孔113a及第二通孔113b，第一通孔113a貫穿玻璃板111a並使第一重佈線層112a1與第二重佈線層112b1彼此電性連接，而第二通孔113b貫穿絕緣層111b並使第三重佈線層112a2與第四重佈線層112b2彼此電性連接。第一通孔113a及第二通孔113b所配置的水平高度可彼此對應。可省略與上述重複的其他架構說明。
圖15為說明扇出型半導體封裝的另一實例的剖視示意圖。
參照圖式，除了根據例示性實施例的扇出型半導體封裝100A的組件，根據本揭露中另一例示性實施例的扇出型半導體封裝100D可進一步包括在貫穿孔110H中與半導體晶片120並列配置的被動組件125。被動組件125可為各種不同的被動組件。舉例而言，被動組件125可為電容器或電感器。詳細而言，被動組件125可為多層陶瓷電容器（multilayer ceramic capacitor，MLCC）、低電感晶片電容器（low inductance chip capacitor，LICC）、晶片側電容器（die side capacitor，DSC）、電感器、積體被動元件（integrated passive device，IPD）等。被動組件125可經由連接構件140而電性連接至半導體晶片120的連接墊122。同時，根據另一例示性實施例的被動組件125可應用於扇出型半導體封裝100B及扇出型半導體封裝100C。可省略與上述重複的其他架構說明。
如上所述，根據本揭露中的例示性實施例，支撐構件可包括玻璃板，以在厚度減小的情況下提供優異的剛性，且支撐構件可包括連接至玻璃板的絕緣層以及玻璃板，因此可防止例如玻璃板破裂的缺陷。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。
100‧‧‧半導體封裝
100A、100B、100C、100D、2100‧‧‧扇出型半導體封裝
110‧‧‧支撐構件
110H‧‧‧貫穿孔
111a‧‧‧玻璃板
111b‧‧‧第一絕緣層
111c‧‧‧第二絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
112a1‧‧‧第一重佈線層
112b1‧‧‧第二重佈線層
112a2‧‧‧第三重佈線層
112b2‧‧‧第四重佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
125‧‧‧被動組件
130‧‧‧包封體
132‧‧‧背面重佈線層
133‧‧‧背面通孔
140‧‧‧連接構件
141‧‧‧絕緣層
142‧‧‧重佈線層
143‧‧‧通孔
150‧‧‧第一鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
180‧‧‧第二鈍化層
181‧‧‧開口
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1120‧‧‧電子組件
1130‧‧‧相機模組
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2160‧‧‧凸塊下金屬層
2170‧‧‧焊球
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧保護層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
I-I’‧‧‧剖線
II-II’‧‧‧剖線
III-III’‧‧‧剖線
H1‧‧‧厚度
H2‧‧‧厚度
H3‧‧‧厚度
W1‧‧‧寬度
W2‧‧‧寬度
下文特舉實施例，並配合所附圖式作詳細說明，本揭露的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中： 圖1為說明電子裝置系統的實例的方塊示意圖； 圖2為說明電子裝置的實例的立體示意圖； 圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖； 圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖； 圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖視示意圖； 圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖； 圖7為說明扇出型半導體封裝的剖視示意圖； 圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖； 圖9為說明扇出型半導體封裝的實例的剖視示意圖； 圖10為沿圖9的扇出型半導體封裝的剖線I-I’所截取的平面示意圖； 圖11為說明扇出型半導體封裝另一實例的剖視示意圖； 圖12為沿圖11的扇出型半導體封裝的剖線II-II’所截取的平面示意圖； 圖13為說明扇出型半導體封裝另一實例的剖視示意圖； 圖14為沿圖13的扇出型半導體封裝的剖線III-III’所截取的平面示意圖；以及 圖15為說明扇出型半導體封裝的另一實例的剖視示意圖。

Claims (17)

  1. 一種扇出型半導體封裝，包括： 支撐構件，具有貫穿孔； 半導體晶片，配置於所述貫穿孔中，並具有主動面及與所述主動面相對的非主動面，所述主動面上配置有連接墊； 包封體，包封所述支撐構件的至少部分以及所述半導體晶片的至少部分；以及 連接構件，配置於所述支撐構件以及所述半導體晶片的所述主動面上，並包括電性連接至所述連接墊的重佈線層， 其中所述支撐構件包括玻璃板以及連接至所述玻璃板的絕緣層。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述玻璃板為包括玻璃組件的非晶質固體材料。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述絕緣層由包括絕緣樹脂以及無機填料的絕緣材料形成。
  4. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述支撐構件包括電性連接至所述連接墊的重佈線層。
  5. 如申請專利範圍第4項所述的扇出型半導體封裝，其中所述支撐構件進一步包括貫穿所述玻璃板以及所述絕緣層中至少一者並電性連接至所述重佈線層的通孔。
  6. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述絕緣層配置於所述玻璃板上，且 所述貫穿孔貫穿所述玻璃板以及所述絕緣層。
  7. 如申請專利範圍第6項所述的扇出型半導體封裝，其中所述絕緣層包括配置於所述玻璃板的下表面上的第一絕緣層以及配置於所述玻璃板的上表面上的第二絕緣層，且 所述玻璃板的厚度大於所述第一絕緣層以及所述第二絕緣層的各厚度。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述支撐構件包括所述玻璃板、第一重佈線層、第二重佈線層、所述第一絕緣層、第三重佈線層、第二絕緣層以及第四重佈線層，所述第一重佈線層配置於所述玻璃板的下表面上，所述第二重佈線層配置於所述玻璃板的上表面上，所述第一絕緣層配置於所述玻璃板的下表面上並覆蓋所述第一重佈線層，所述第三重佈線層配置於所述第一絕緣層的下表面上，所述第二絕緣層配置於所述玻璃板的上表面上並覆蓋所述第二重佈線層，而所述第四重佈線層配置於所述第二絕緣層的上表面上，且 所述第一重佈線層、所述第二重佈線層、所述第三重佈線層以及所述第四重佈線層電性連接至所述連接墊。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述支撐構件包括第一通孔、第二通孔以及第三通孔，所述第一通孔貫穿所述玻璃板並使所述第一重佈線層與所述第二重佈線層彼此電性連接，所述第二通孔貫穿所述第一絕緣層並使所述第一重佈線層與所述第三重佈線層彼此電性連接，而所述第三通孔貫穿所述第二絕緣層並使所述第二重佈線層與所述第四重佈線層彼此電性連接，且 所述第一通孔、所述第二通孔以及所述第三通孔具有不同的剖面形狀。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述絕緣層經配置以環繞所述玻璃板的外表面，且 所述貫穿孔形成於所述玻璃板中。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述玻璃板沒有暴露在所述扇出型半導體封裝之外。
  12. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述玻璃板的寬度大於所述絕緣層的寬度。
  13. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述支撐構件包括所述玻璃板、所述絕緣層、配置於所述絕緣層的下表面上的第一重佈線層以及配置所述絕緣層的上表面上的第二重佈線層， 所述第一重佈線層及所述第二重佈線層電性連接至所述連接墊，且 所述玻璃板不直接接觸任何重佈線層。
  14. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述支撐構件進一步包括貫穿所述絕緣層並使所述第一重佈線層與所述第二重佈線層彼此電性連接的第一通孔，且 所述玻璃板中沒有通孔形成。
  15. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述支撐構件包括所述玻璃板、第一重佈線層、第二重佈線層、所述絕緣層、第三重佈線層以及第四重佈線層，所述第一重佈線層配置於所述玻璃板的下表面上，所述第二重佈線層配置於所述玻璃板的上表面上，所述第三重佈線層配置於所述絕緣層的下表面上，而所述第四重佈線層配置於所述絕緣層的上表面上，且 所述第一重佈線層、所述第二重佈線層、所述第三重佈線層以及所述第四重佈線層電性連接至所述連接墊。
  16. 如申請專利範圍第15項所述的扇出型半導體封裝，其中所述支撐構件進一步包括第一通孔及第二通孔，所述第一通孔貫穿所述玻璃板並使所述第一重佈線層與所述第二重佈線層彼此電性連接，而所述第二通孔貫穿所述絕緣層並使所述第三重佈線層與所述第四重佈線層彼此電性連接，且 所述第一通孔及所述第二通孔配置在彼此對應的水平高度上。
  17. 如申請專利範圍第1項所述的扇出型半導體封裝，進一步包括在所述貫穿孔中與所述半導體晶片並列配置的被動組件。
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