TWI651821B - 扇出型半導體封裝 - Google Patents

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TWI651821B
TWI651821B TW106120991A TW106120991A TWI651821B TW I651821 B TWI651821 B TW I651821B TW 106120991 A TW106120991 A TW 106120991A TW 106120991 A TW106120991 A TW 106120991A TW I651821 B TWI651821 B TW I651821B
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layer
fan
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Sang Jin Lee
李相珍
Min Seok Jang
張珉碩
Original Assignee
Samsung Electronics Co., Ltd.
南韓商三星電子股份有限公司
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Abstract

一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔；第一組件，配置於貫穿孔中；第二組件，配置於貫穿孔中並貼附至第一組件；包封體，填充於貫穿孔的多個壁面、第一組件的多個側表面以及第二組件的多個側表面之間的空間的至少部分；第二連接構件，配置於第一連接構件及第一組件上；以及第三連接構件，配置於第一連接構件及第二組件上。第一組件或第二組件中至少一者的數量為多個，第二連接構件及第三連接構件經由第一連接構件而彼此連接。第一連接構件的重佈線層電性連接至第二連接構件的重佈線層以及第三連接構件的重佈線層。

Description

扇出型半導體封裝 [相關申請案的交叉引用]
本申請案主張2016年10月4日在韓國智慧財產局中申請的韓國專利申請案第10-2016-0127824號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
本揭露是有關於一種半導體封裝，更具體而言，有關於一種連接端子可延伸在半導體晶片所配置的區域之外的扇出型半導體封裝。
近來，與半導體晶片相關的技術發展中的近期顯著趨勢是減小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求的快速增加，已經需要實現同時包括多個引腳的小型尺寸半導體封裝。
扇出型封裝即為一種滿足上述技術需求而提出的半導體封裝技術。此種半導體扇出型封裝具有小型的尺寸，並可藉由在半導體晶片所配置的區域之外對連接端子進行重新分佈而實現多 個引腳。
本揭露的一個態樣可提供一種可執行各種功能並可被小型化與薄化的扇出型半導體封裝。
根據本揭露的一個態樣，可提供一種扇出型半導體封裝，其中具有貫穿孔的第一連接構件可被導入，多個組件以特殊形式配置(例如：在貫穿孔中的垂直形式)，且第二連接構件及第三連接構件分別配置於第一連接構件的組件之上與組件之下，並彼此電性連接。
根據本揭露的一個態樣，扇出型半導體封裝可包括：第一連接構件、第一組件、多個第二組件、包封體、第二連接構件以及第三連接構件。第一連接構件具有貫穿孔。第一組件配置於貫穿孔中。這些第二組件配置於貫穿孔中並貼附至第一組件。包封體填充貫穿孔的多個壁面、第一組件的多個側表面以及第二組件的多個側表面之間的空間的至少部分。第二連接構件配置於第一連接構件以及第一組件上，並包括電性連接至第一組件的重佈線層。第三連接構件配置於第一連接構件以及這些第二組件上並包括電性連接至第二組件的重佈線層。第一組件或第二組件中至少一者的數量為多個，第二連接構件及第三連接構件經由第一連接構件而彼此連接，且第一連接構件包括重佈線層，第一連接構件的重佈線層電性連接至第二連接構件的重佈線層以及第三連接 構件的重佈線層。
100A、100B、100C、100D、100E、100F、100G、100H、100I、100J、100K、100L、100M、100N、100O、100P、100Q、100R、100S、100T、100U‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧貫穿孔
111‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113‧‧‧導通孔
113a‧‧‧第一導通孔
113b‧‧‧第二導通孔
113c‧‧‧第三導通孔
120‧‧‧半導體晶片
120a‧‧‧第一組件/第一半導體晶片/半導體晶片
120b‧‧‧第一組件/第二組件/第二半導體晶片/半導體晶片
120c‧‧‧第二組件/第三半導體晶片/半導體晶片
120d‧‧‧第二組件/第四半導體晶片
121a、121b、121c‧‧‧本體
122a、122b、122c‧‧‧連接墊
123a、123b、123c‧‧‧鈍化層
125a、125b、125c、125d、125e、125f、125j、125h、125i‧‧‧第二組件/被動組件
129、129a、129b、129c‧‧‧黏合構件
130‧‧‧包封體
131、151、171‧‧‧開口
140‧‧‧第二連接構件
141、141a、141b‧‧‧絕緣層
142、142a、142b‧‧‧重佈線層
143、143a、143b‧‧‧導通孔
150‧‧‧鈍化層
160‧‧‧第三連接構件
161‧‧‧絕緣層
162‧‧‧重佈線層
163‧‧‧導通孔
170‧‧‧鈍化層
180‧‧‧凸塊下金屬層
190‧‧‧連接端子
1000‧‧‧電子裝置
1010‧‧‧主板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧相機模組
1060‧‧‧天線
1070‧‧‧顯示裝置
1080‧‧‧電池
1090‧‧‧信號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1130‧‧‧相機模組
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧導通孔
2150‧‧‧鈍化層
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧導通孔
2243h‧‧‧導通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
下文特舉實施例，並配合所附圖式作詳細說明，本揭露的上述及其他態樣、特徵及優點將能更明顯易懂，在所附圖式中：圖1為說明電子裝置系統一實施例的方塊示意圖。
圖2為說明電子裝置一實施例的立體示意圖。
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖7為說明扇出型半導體封裝的剖視示意圖。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖視示意圖。
圖9為說明扇出型半導體封裝的一實施例的剖視示意圖。
圖10為圖9的扇出型半導體封裝的平面示意圖。
圖11為圖9扇出型半導體封裝之另一實施例的剖視示意圖。
圖12為圖9扇出型半導體封裝的另一實施例的剖視示意圖。
圖13為說明扇出型半導體封裝另一實施例的剖視示意圖。圖14為圖13的扇出型半導體封裝的平面示意圖。
圖15為圖13扇出型半導體封裝之另一實施例的剖視示意圖。
圖16為圖13扇出型半導體封裝的另一實施例的剖視示意圖。
圖17為說明扇出型半導體封裝另一實施例的剖視示意圖。
圖18為圖17的扇出型半導體封裝的平面示意圖。
圖19為圖17扇出型半導體封裝之另一實施例的剖視示意圖。
圖20為圖17扇出型半導體封裝的另一實施例的剖視示意圖。
圖21為說明扇出型半導體封裝另一實施例的剖視示意圖。
圖22為圖21的扇出型半導體封裝的平面示意圖。
圖23為圖21扇出型半導體封裝之另一實施例的剖視示意圖。
圖24為圖21扇出型半導體封裝的另一實施例的剖視示意圖。
圖25為說明扇出型半導體封裝另一實施例的剖視示意圖。
圖26為圖25的扇出型半導體封裝的平面示意圖。
圖27為圖25扇出型半導體封裝之另一實施例的剖視示意圖。
圖28為圖25扇出型半導體封裝的另一實施例的剖視示意圖。
圖29為說明扇出型半導體封裝另一實施例的剖視示意圖。
圖30為圖29的扇出型半導體封裝的平面示意圖。
圖31為圖29扇出型半導體封裝之另一實施例的剖視示意圖。
圖32為圖29扇出型半導體封裝另一實施例的剖視示意圖。
圖33為說明扇出型半導體封裝另一實施例的剖視示意圖。
圖34為圖33的扇出型半導體封裝的平面示意圖。
圖35為圖33扇出型半導體封裝之另一實施例的剖視示意圖。
圖36為圖33扇出型半導體封裝的另一實施例的剖視示意圖。
在下文中，將參照所附圖式說明本揭露中的各例示性實 施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在說明中組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及在兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。相似地，第二元件亦可被稱作第一元件。
本文中所使用的用語「例示性實施例」並不指代同一例示性實施例，而是為強調與另一例示性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的例示性實施例被視為能夠藉由彼此整體地或部分地組合而實施。舉例而言，即使並未在另一例示性實施例中說明在特定例示性實施例中說明的一個元件，然而除非在另一例示性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一例示性實施例相關的說明。
使用本文中所使用的用語僅為了說明例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括複數形式。
電子裝置
圖1為說明電子裝置系統一實施例的方塊示意圖。
參照圖1，電子裝置1000中可容置有主板1010。主板1010可包括物理連接或電連接至其的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將說明的其他組件，以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體等；應用處理器晶片，例如中央處理器(例如，中央處理單元(central processing unit，CPU))、圖形處理器(例如，圖形處理單元(graphic processing unit，GPU))、數位訊號處理器、密碼處理器(cryptographic processor)、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器(analog-to-digital converter，ADC)、應用專用積體電路(application-specific integrated circuit，ASIC)等。然而，晶片相關組件1020不以此為限，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真(wireless fidelity，Wi-Fi)(電氣及電子工程師學會(Institute of Electrical And Electronics Engineers，IEEE)802.11家族等)、全球互通微波存取(worldwide interoperability for microwave access， WiMAX)(IEEE 802.16家族等)、IEEE 802.20、長期演進(long term evolution，LTE)、僅支援資料的演進(evolution data only，Ev-DO)、高速封包存取+(high speed packet access+，HSPA+)、高速下行封包存取+(high speed downlink packet access+，HSDPA+)、高速上行封包存取+(high speed uplink packet access+，HSUPA+)、增強型資料GSM環境(enhanced data GSM environment，EDGE)、全球行動通訊系統(global system for mobile communications，GSM)、全球定位系統(global positioning system，GPS)、通用封包無線電服務(general packet radio service，GPRS)、分碼多重存取(code division multiple access，CDMA)、分時多重存取(time division multiple access，TDMA)、數位增強型無線電訊(digital enhanced cordless telecommunications，DECT)、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030不以此為限，而亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器(ferrite inductor)、功率電感器(power inductor)、鐵氧體珠粒(ferrite beads)、低溫共燒陶瓷(low temperature co-fired ceramic；LTCC)、電磁干擾(electromagnetic interference；EMI)濾波器、多層陶瓷電容器(multilayer ceramic capacitor；MLCC)或其組合等。然而，其他組件1040不以此為限，而亦可包括用於各種其他目的的被動 組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型，電子裝置1000可包括可物理連接至或電性連接至主板1010的其他組件，或可不物理連接至或不電性連接至主板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器(未繪示)、視訊編解碼器(未繪示)、功率放大器(未繪示)、羅盤(未繪示)、加速度計(未繪示)、陀螺儀(未繪示)、揚聲器(未繪示)、大容量儲存單元(例如硬碟驅動機)(未繪示)、光碟(compact disk，CD)驅動機(未繪示)、數位多功能光碟(digital versatile disk，DVD)驅動機(未繪示)等。然而，該些其他組件不以此為限，而是視電子裝置1000的類型等亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理(personal digital assistant，PDA)、數位攝影機、數位照相機(digital still camera)、網路系統、電腦、監視器、平板個人電腦(tablet PC)、筆記型個人電腦、隨身型易網機個人電腦(netbook PC)、電視、視訊遊戲機(video game machine)、智慧型手錶或汽車組件等。然而，電子裝置1000不以此為限，且可為處理資料的任何其他電子裝置。
圖2為說明電子裝置一實施例的立體示意圖。
參照圖2，半導體封裝可於上述的電子裝置1000中使用 於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理地連接至或電性連接至主板1110或可不物理連接至或不電性連接至主板1110的其他組件(例如：相機模組1130)可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可為(例如)晶片相關組件之間的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為上述其他電子裝置。
半導體封裝
一般而言，在半導體晶片中整合有諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間存在電性連接方面的電路寬度差異而需要半導體封裝。詳細而言，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差的封裝技術。
視半導體封裝的結構及目的，封裝技術所製造的半導體 封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地說明扇入型半導體封裝及扇出型半導體封裝。
扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖視示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖視示意圖。
參照圖式，半導體晶片2220可為例如處於裸露狀態下的積體電路(integrated circuit，IC)，半導體晶片2220包括：本體2221，包括矽(Si)、鍺(Ge)、砷化鎵(GaAs)等；連接墊2222，形成於本體2221的一個表面上且包括例如鋁(Al)等導電材料；以及鈍化層2223，例如為氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋連接墊2222的至少部分。在此情況下，由於連接墊2222顯著地在尺寸上是小的，因此難以將積體電路(IC)安裝於中級印刷電路板(printed circuit board，PCB)上以及電子裝置的主板等上。
因此，可視連接構件2240的尺寸在半導體晶片2220上形成連接構件2240，以對連接墊2222進行重新分佈。可藉由以下步驟來形成連接構件2240：利用例如感光成像介電(photoimagable dielectric，PID)樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的導通孔孔洞2243h；並接著形成 佈線圖案2242及導通孔2243。接著，可形成保護連接構件2240的鈍化層2250、可形成開口2251及可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250、及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，扇入型半導體封裝可具有一種封裝形式，其中所述半導體晶片的例如輸入/輸出(input/output，I/O)端子等所有的連接墊均配置於所述半導體晶片內，且可具有極佳的電性特性且可以低成本進行生產。因此，已以扇入型半導體封裝形式製造出安裝於智慧型電話中的諸多元件。詳細而言，已經發展許多安裝於智慧型電話的元件，其在具有相對較小尺寸時仍可以進行快速的訊號傳送。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝具有大的空間限制。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有較小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝及使用。原因在於，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖視示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖視示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可經由中介基板2301再次重新分佈，且扇入型半導體封裝2200在其安裝於中介基板2301上的狀態下最終可安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外部表面可以模製材料2290等覆蓋。扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222(亦即，輸入/輸出端子)可在扇入型半導體封裝2200嵌入於中介基板2302中的狀態中，由中介基板2302再次重新分佈，且扇入型半導體封裝2200最終可安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，並接著藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌入於中介基板中的狀態下在電子裝置的主板上安裝及使用。
扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖視示意圖。
參照圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外側表面由包封體2130保護，且半導體晶片2120的多個連接墊2122可藉由連接構件2140而在半導體晶片2120之外進行重新分佈。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。焊球2170可進一步形成於凸塊下金屬層2160上。半導體晶片2120可為包括本體2121、多個連接墊2122、鈍化層(圖中未繪示)等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142以及將連接墊2122與重佈線層2142彼此電性連接的導通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子經由形成於半導體晶片上的連接構件重新分佈並在半導體晶片之外配置。如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，需要減小球的尺寸及間距，進而使得無法在扇入型半導體封裝中使用標準化球佈局(standardized ball layout)。另一方面，所述扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件而進行重新分佈並配置於半導體晶片之外，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封 裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，如下所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上之情況的剖視示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的尺寸外的扇出區域，進而使得實際上可在扇出型半導體封裝2100中使用標準化球佈局。因此，扇出型半導體封裝2100可在不使用單獨的中介基板等的條件下安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝可安裝於電子裝置的主板上而無需使用單獨的中介基板，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，扇出型半導體封裝具有極佳的熱特性及電性特性，進而使得扇出型半導體封裝尤其適合用於行動產品。因此，可以比使用印刷電路板(PCB)的一般疊層封裝(package-on-package；POP)類型更小型的形式來實施扇出型半導體封裝，且所述扇出型半導體封裝可解決因出現翹曲(warpage)現象而造成的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片 免受外部影響，且與例如中介基板等的印刷電路板(PCB)為不同概念，印刷電路板具有與扇出型半導體封裝不同的規格及目的等並具有扇入型半導體封裝嵌入其中。
以下將參照圖式說明可執行各種功能並可被小型化與薄化的扇出型半導體封裝。
圖9為說明扇出型半導體封裝一實施例的剖視示意圖。
圖10為沿圖9的扇出型半導體封裝的平面示意圖。
參照圖式，根據本揭露中例示性實施例的扇出型半導體封裝100A可包括：第一連接構件110、第一組件120a、第二組件120b、第二組件120c、包封體130、第二連接構件140以及第三連接構件160。第一連接構件110具有貫穿孔110H。第一組件120a配置於貫穿孔110H中。第二組件120b及第二組件120c配置於貫穿孔110H中並貼附至第一組件120a。包封體130填充於貫穿孔110H多個壁面、第一組件120a的多個側表面以及第二組件120b及第二組件120c的多個側表面之間的空間的至少部分。第二連接構件140配置於第一連接構件110以及第一組件120a上，並包括電性連接至第一組件120a的重佈線層142。第三連接構件160配置於第一連接構件110、第二組件120b及第二組件120c上，並包括電性連接至第二組件120b及第二組件120c的重佈線層162。第二連接構件140及第三連接構件160可經由第一連接構件110而彼此連接。第一連接構件110可包括重佈線層112a及重佈線層112b，重佈線層112a及重佈線層112b分別電性連接至第二連接 構件140的重佈線層142以及第三連接構件160的重佈線層162。
近來為了實施具有各種功能的封裝，已經發展疊層封裝類型(POP)形式，其中第一半導體晶片以晶圓級封裝形式封裝，且將形成在中介層上的第二半導體晶片堆疊在第一半導體晶片上。然而，此類的堆疊式封裝形式不符合現今對於薄化的高度需求。為了解決此問題，考慮可將多個半導體晶片並列(side by side)配置然後進行封裝，從而作為一個封裝實施。雖然此並列形式可達到薄化，在小型化方面卻又有所限制。
另一方面，在根據例示性實施例的扇出型半導體封裝100A中，可導入具有貫穿孔110H的第一連接構件110，且可以空間利用性極佳的堆疊形式在貫穿孔110H中配置第一組件120a、第二組件120b以及第二組件120c。因此，可藉由盡可能利用最小的空間，來製造具有各種功能的扇出型半導體封裝。另外，具有重佈線層142的第二連接構件140可配置於第一組件120a上，具有重佈線層162的第三連接構件160可配置於第二組件120b及第二組件120c上，且第二連接構件140及第三連接構件160可經由具有重佈線層112a及重佈線層112b的第一連接構件110而彼此電性連接。因此，亦可藉由盡可能去利用最小的空間來進行佈線設計，且第一連接構件110可作為用於形成佈線的路由區，使得同時具有極小型尺寸(ultra-miniature size)、極薄厚度(ultra-thin thickness)以及極佳效能的扇出型半導體封裝可被製造。另外，經由配置於扇出型半導體封裝100A相反側面的第二連接構件140及 第三連接構件160，可改善電路組態的配向，以使得扇出型半導體封裝100A的上部分與下部分平衡，從而抑制翹曲。由於貫穿孔110H的其他空間可使用底部填充製程等被包封體填充，可在熱膨脹係數(coefficient of thermal expansion，CTE)及收縮方面容易達到平衡，使得極佳的抑制翹曲效果可被達成。
同時，第一組件120a可為第一半導體晶片120a，具有多個連接墊122a配置於其上的主動面以及與主動面相對的非主動面。另外，第二組件120b及第二組件120c可為第二半導體晶片120b及第三半導體晶片120c，各具有主動面以及與主動面相對的非主動面，第二半導體晶片120b的主動面上配置多個連接墊122b，第三半導體晶片120c的主動面上配置多個連接墊122c。第一半導體晶片120a的這些連接墊122a可電性連接至第二連接構件140的重佈線層142。第二半導體晶片120b及第三半導體晶片120c的這些連接墊122b及這些連接墊122c可電性連接至第三連接構件160的重佈線層162。第二半導體晶片120b及第三半導體晶片120c可經由第一黏合構件129a及第二黏合構件129b而分別貼附至第一半導體晶片120a的非主動面，使得第二半導體晶片120b的非主動面及第三半導體晶片120c的非主動面面向第一半導體晶片120a的非主動面。第二半導體晶片120b及第三半導體晶片120c中的每一者可小於第一半導體晶片120a，使得第二半導體晶片120b及第三半導體晶片120c中的每一者可裝於第一半導體晶片120a的非主動面上。因此，具有各種功能的數個半導體晶片 120a、半導體晶片120b以及半導體晶片120c可穩定地安裝在一個扇出型半導體封裝100A中。第一黏合構件129a及第二黏合構件129b不受特別限制，且可為已知的黏合膜、環氧樹脂、捲帶(tape)等。
以下將更詳細說明根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
第一連接構件110可使第二連接構件140及第三連接構件160彼此連接。第一連接構件110可包括重佈線層112a及重佈線層112b，因而減少第二連接構件140及第三連接構件160的層數。依據用來組態第一連接構件110的絕緣層111的特定材料，第一連接構件110可維持扇出型半導體封裝100A的剛性。第一連接構件110可具有貫穿孔110H。第一組件到第三組件120a、120b以及120c可以特殊的形式配置於貫穿孔110H中。第一組件到第三組件120a、120b以及120c的多個側表面可被第一連接構件110環繞。然而，此形式僅為舉例說明，且貫穿孔110H可經各式修改以具有其他形式，而第一連接構件110可視該形式執行另一功能。
第一連接構件110可包括絕緣層111、第一重佈線層112a以及第二重佈線層112b，第一重佈線層112a嵌入於絕緣層111的表面中，而第二重佈線層112b配置於絕緣層111的另一個表面上，其中絕緣層111的所述另一個表面與有重佈線層112a嵌入的表面相對。第一連接構件110可包括導通孔113，所述導通孔113貫穿絕緣層111並使第一重佈線層112a與第二重佈線層112b彼此 電性連接。當第一重佈線層112a嵌入絕緣層111中時，因第一重佈線層112a的厚度而產生的台階可顯著地降低，且第二連接構件140的絕緣距離(insulating distance)可因而成為常數(constant)。亦即，從第二連接構件140的重佈線層142到絕緣層111下表面的距離與從第二連接構件140的重佈線層142到半導體晶片120a的連接墊122a之間的差值可小於第一重佈線層112a的厚度。因此，可容易達成第二連接構件140的高密度佈線設計。
絕緣層111的材料不受特定限制。舉例而言，可使用絕緣材料作為絕緣層111的材料。在此種情況下，所述絕緣材料可為：熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；或將熱固性樹脂或熱塑性樹脂注入(impregnated)無機填料以及/或例如玻璃布(或玻璃纖維)等的核心材料的樹脂，例如預浸體(prepreg)、味素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用感光成像介電(PID)樹脂作為所述絕緣材料。
重佈線層112a及重佈線層112b中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層112a及重佈線層112b可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a及重佈線層112b可包括接地(ground，GND)圖案、電源(power，PWR)圖案、訊號(signal，S)圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料 訊號等。另外，重佈線層112a及重佈線層112b可包括導通孔接墊、連接端子墊等。
導通孔113可使形成於不同層上的重佈線層112a及重佈線層112b彼此電性連接，以於第一連接構件110中形成電性通路(electrical path)。導通孔113中的每一者可為導電材料。導通孔113中的每一者可被導電材料完全填充，或者導電材料可沿著導通孔中每一者的壁面形成。另外，導通孔113中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。同時，當用於導通孔113的孔洞形成時，第一重佈線層112a的一些接墊可作為限制器(stopper)，導通孔113中每一者可具有上表面寬度大於下表面寬度的錐形，從而可有利於形成導通孔的製程。在此情況下，導通孔113可與第二重佈線層112b的接墊圖案整合。
第一組件120a以及第二組件120b及第二組件120c可為彼此相同或不同的第一半導體晶片至第三半導體晶片120a、120b以及120c。第一半導體晶片至第三半導體晶片120a、120b以及120c可為在單一晶片中整合的數百至數百萬個更多元件的數量設置的積體電路。第一半導體晶片至第三半導體晶片120a、120b以及120c可以主動晶圓為基礎形成。在此情況下，本體121a、本體121b以及本體121c中每一者的基本材料(base material)可為矽(Si)、鍺(Ge)、砷化鎵(GaAs)等。本體121a、本體121b以及本體121c上可形成各種電路。多個連接墊122a、多個連接墊122b以及多個連接墊122c中每一者的材料不受特別限制，但可為 例如鋁(Al)的導電材料。鈍化層123a、鈍化層123b以及鈍化層123c中的每一者可為氧化物膜、氮化物膜等或氧化物層與氮化物層所構成的雙層。亦可進一步將另一絕緣層(未繪示)等進行配置。
第一半導體晶片至第三半導體晶片120a、120b以及120c可分別為應用處理器，例如中央處理器(例如：中央處理單元)、圖形處理器(例如：圖形處理單元)、現場可編程門陣列(FPGA)、數位訊號處理器、密碼處理器、微處理器或微控制器等。或者，第一半導體晶片至第三半導體晶片120a、120b以及120c分別可為記憶體，例如揮發性記憶體(例如動態隨機存取記憶體(dynamic random access memory，DRAM))、非揮發性記憶體(例如唯讀記憶體(read only memory，ROM))、快閃記憶體(例如NAND快閃記憶體，negative AND(NAND)flash memory)。舉例而言，第一半導體晶片120a可為快閃記憶體，例如NAND快閃記憶體，第二半導體晶片120b可為揮發性記憶體(例如：DRAM)，而第三半導體晶片120c可為控制器。然而，第一半導體晶片至第三半導體晶片120a、120b以及120c不以此限，但亦可視其設計為其他種類元件。
包封體130可包封第一組件120a及第二組件120b及第二組件120c。包封體130可包括已知的底部填充樹脂。或者，包封體130可包括作為模製材料的已知的環氧樹脂。必要時，包封體130的材料可為包括無機填料與絕緣樹脂的材料，例如熱固性 樹脂，例如環氧樹脂等；熱塑性樹脂，例如聚醯亞胺樹脂；或具有以例如熱固性樹脂及熱塑性樹脂浸泡的無機填料等加強材料的樹脂。包封體130可填充於貫穿孔110H的多個壁面、第一組件120a的多個側表面以及第二組件120b的多個側表面及第二組件120c的多個側表面之間的空間的至少部分。
第二連接構件140可重新分佈第一組件120a的這些連接墊122a的至少部分。第二連接構件140可包括：絕緣層141、重佈線層142以及導通孔143。重佈線層142配置於絕緣層141上。導通孔143貫穿絕緣層141並使重佈線層142彼此連接。第二連接構件140不必由單層形成，而可視其設計由多層形成。同時，當第二連接構件140由多層形成時，輕薄的銅層可在任何用於散熱的重佈線層中附加地形成。
絕緣層141中每一者的材料可為絕緣材料。在此情況下，絕緣材料可例如為感光成像介電(PID)樹脂的感光絕緣材料。亦即，絕緣層141可為感光絕緣層。當絕緣層141具有感光特性時，可形成絕緣層141以具有較薄的厚度，且可較易達成導通孔143的精密間距。必要時，當絕緣層141為多個層時，絕緣層141的材料可彼此相同，且亦可彼此不同。當絕緣層141為多個層時，絕緣層141可視製程而彼此整合，進而使得各絕緣層之間的邊界可為不明顯。
重佈線層142中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、 鈦(Ti)或其合金等。重佈線層142可視其對應層的設計而執行各種功能。舉例而言，重佈線層142可包括接地(ground，GND)圖案、電源(power，PWR)圖案、訊號(signal，S)圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142可包括導通孔接墊、連接端子接墊等。
導通孔143可電性連接至在不同層上形成的重佈線層142、這些連接墊122a等。導通孔143中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等。導通孔143中的每一者可被導電材料完全填充，或者導電材料可沿著導通孔中每一者的壁面形成。另外，導通孔143中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
鈍化層150可附加地用於保護第二連接構件140免受外部物理或化學損傷。鈍化層150可具有開口151，開口151暴露第二連接構件140的重佈線層142的至少部分。在鈍化層150中形成的開口151的數量可為數十至數千個。舉例而言，鈍化層150的材料可為味素構成膜(ABF)等，不包括玻璃布(或玻璃纖維布)但包括無機填料及環氧樹脂。然而，鈍化層150的材料不以此為限，而必要時亦可為包括玻璃布(或玻璃纖維布)的材料。
第三連接構件160可至少重新分佈第二組件120b的這些連接墊122b及第三組件120c的這些連接墊122c。第三連接構件 160可包括：絕緣層161、重佈線層162以及導通孔163。重佈線層162配置於絕緣層161上。導通孔163貫穿絕緣層161並使重佈線層162彼此連接。第三連接構件160不必由單層形成，而可視其設計由多層形成。同時，當第三連接構件160由多層形成時，輕薄的銅層可在任何用於散熱的重佈線層中附加地形成。同時，由於第三連接構件160的存在，扇出型半導體封裝100A可應用於疊層封裝(POP)。舉例而言，可在經由鈍化層170的開口171暴露的第三連接構件160的重佈線層162上形成焊球等，且可使用焊球等使扇出型半導體封裝100A連接至另一封裝。
絕緣層161中每一者的材料可為絕緣材料。在此情況下，絕緣材料可例如為感光成像介電(PID)樹脂的感光絕緣材料。亦即，絕緣層161可為感光絕緣層。當絕緣層161具有感光特性時，可形成絕緣層161以具有較薄的厚度，且可較易達成導通孔163的精密間距。必要時，當絕緣層161為多個層時，絕緣層161的材料可彼此相同，且亦可彼此不同。當絕緣層161為多個層時，絕緣層161可視使用的製程而彼此整合，進而使得各絕緣層之間的邊界可為不明顯。
重佈線層162中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等。重佈線層162可視其對應層的設計而執行各種功能。舉例而言，重佈線層162可包括接地(ground，GND)圖案、電源(power，PWR)圖案、訊號(signal，S)圖案等。此 處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層162可包括導通孔接墊、連接端子接墊等。
導通孔163可電性連接至在不同層上形成的重佈線層162、這些連接墊122b及這些連接墊122c等。導通孔163中每一者的材料可為例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金等導電材料。導電材料可完全填充於這些導通孔163中的每一者，或導電材料亦可沿這些導通孔中每一者的壁面形成。另外，這些導通孔163中的每一者可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
鈍化層170可附加地用於保護第三連接構件160免受外部物理或化學損傷。鈍化層170可具有開口171，其暴露第三連接構件160的重佈線層162的至少部分。在鈍化層170中形成的開口171的數量可為數十至數千個。舉例而言，鈍化層170的材料可為味素構成膜(ABF)等，不包括玻璃布(或玻璃纖維布)但包括無機填料及環氧樹脂。然而，鈍化層170的材料不以此為限，而必要時亦可為包括玻璃布(或玻璃纖維布)的材料。
第一連接構件110的重佈線層112a及重佈線層112b的厚度可大於第二連接構件140的重佈線層142的厚度及第三連接構件160的重佈線層162的厚度。由於第一連接構件110可具有顯著的厚度，視第一連接構件110的規格，在第一連接構件110內形成的重佈線層112a及重佈線層112b可藉由基板製程等以較大 尺寸形成。另一方面，藉由半導體製程等，第二連接構件140的重佈線層142以及第三連接構件160的重佈線層162的尺寸可相對小於第一連接構件110的重佈線層112a及重佈線層112b的尺寸，以使第二連接構件140及第三連接構件160薄化。
凸塊下金屬層180可另外用以改善連接端子190的連接可靠性，並改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層180可連接至經由鈍化層150的開口151而曝露的第二連接構件140的重佈線層142。凸塊下金屬層180可藉由已知的金屬化方法形成，此已知的金屬化方法使用已知的導電金屬(例如：金屬)，但不以此為限。
這些連接端子190可另外用於外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由這些連接端子190安裝於電子裝置的主板上。這些連接端子190中的每一者可由導電材料形成，例如焊料等。然而，此僅為舉例說明，且連接端子190中每一者的材料不受特別限制。這些連接端子190中的每一者可為接腳(land)、球、引腳等。連接端子190可由多層結構或單層結構形成。當連接端子190形成為多層結構時，連接端子190可包括銅(Cu)柱及焊料。當連接端子190形成為單層結構時，連接端子190可包括錫-銀焊料或銅(Cu)。然而，此僅為舉例說明，連接端子190不以此為限。
連接端子190的數量、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉 例而言，根據這些連接墊122a的數量，連接端子190可設置為數十至數千的數量，且亦可設置為數十至數千或更多的數量或者數十至數千或更少的數量。當連接端子190為焊球時，連接端子190可覆蓋於延伸至鈍化層150的表面上的凸塊下金屬層180的多個側表面，且連接可靠性可為極佳。
連接端子190中的至少一者可配置在扇出區域中。所述扇出區域為半導體晶片120a所配置的區域之外的區域。相較於扇入型封裝而言，扇出型封裝可具有極佳的可靠性，扇出型封裝可實施多個輸入/輸出(I/O)端子，且扇出型封裝可有利於三維(3D)連接。另外，相較於球柵陣列(ball grid array，BGA)封裝、接腳柵陣列(land grid array，LGA)封裝等而言，所述扇出型封裝可被製造為較輕薄，並可具有價格競爭力。
儘管圖式中未示出，然而視需要，可在第一連接構件110的貫穿孔110H內側壁上進一步配置金屬層。金屬層可有效地散出從第一組件120a、第二組件120b及第二組件120c等朝扇出型半導體封裝100A向上產生及/或向下的熱，並可有效地阻擋電磁波。
圖11為圖9扇出型半導體封裝之另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100B中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c。第一重佈線層112a嵌入第一絕緣層111a的表面中。第二重 佈線層112b配置於第一絕緣層111a另一個表面上，所述的另一個表面與嵌有第一重佈線層112a的第一絕緣層111a的表面相對。第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b。第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層至第三重佈線層112a、112b以及112c可電性連接至多個連接墊122a、122b、122c。第一重佈線層112a與第二重佈線層112b、第二重佈線層112a與第三重佈線層112c、第二重佈線層112b與第三重佈線層112c可經由分別貫穿第一絕緣層111a的第一導通孔113a及貫穿第二絕緣層111b的第二導通孔113b而彼此電性連接。
由於第一重佈線層112a嵌入第一絕緣層111a中，第二連接構件140的絕緣層141的絕緣距離實質上可為常數。由於第一連接構件110可包括數量大的重佈線層112a、重佈線層112b及重佈線層112c，因此可進一步簡化第二連接構件140以及第三連接構件160。因此，因為在形成第二連接構件140及第三連接構件160的製程中出現的缺陷而導致良率降低的狀況可被抑制，且第二連接構件140及第三連接構件160可被薄化。第一重佈線層112a可陷入第一絕緣層111a中，使得第一絕緣層111a的下表面以及第一重佈線層112a的下表面之間具有台階。因此，當包封體130形成時，可有效地防止包封體130的材料滲入汙染第一重佈線層112a的現象。
絕緣層111a及絕緣層111b中每一者的材料不受特別限制。舉例而言，絕緣材料亦可用作絕緣層111a及絕緣層111b的各 材料。在此情況下，所述絕緣材料可為：熱固性樹脂(例如：環氧樹脂)；熱塑性樹脂(例如：聚醯亞胺樹脂)；熱固性樹脂或熱塑性樹脂注入無機填料或例如玻璃纖維(或玻璃布或玻璃纖維布)的核心材料的樹脂，例如預浸體(prepreg)、味素構成膜(Ajinomoto Build up Film，ABF)、FR-4、雙馬來醯亞胺三嗪(Bismaleimide Triazine，BT)等。或者，亦可使用感光成像介電(PID)樹脂作為所述絕緣材料。
重佈線層112a、重佈線層112b以及重佈線層112c中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層112a、重佈線層112b以及重佈線層112c可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a、重佈線層112b以及重佈線層112c可包括接地(ground，GND)圖案、電源(power，PWR)圖案、訊號(signal，S)圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a、重佈線層112b以及重佈線層112c可包括導通孔接墊、連接端子墊等。
導通孔113a及導通孔113b可使形成於不同層上的重佈線層112a、重佈線層112b以及重佈線層112c彼此電性連接，以於第一連接構件110中形成電性通路。導通孔113a及導通孔113b中每一者的導電材料可為導電材料。導通孔113a及導通孔113b可分別以導電材料完整填充，或者導電材料亦可沿每個導通孔的 壁面形成。另外，導通孔113a及導通孔113b中的每一者可具有在相關技術中已知的任何形狀，例如錐形、圓柱形等。同時，當導通孔113a及導通孔113b形成時，第一重佈線層112a及第二重佈線層112b的一些接墊可作為限制器，導通孔113a及導通孔113b中每一者可具有上表面寬度大於下表面寬度的錐形，從而可有利於形成導通孔的製程。在此情況下，導通孔113a及導通孔113b可分別與第二重佈線層112b及第三重佈線層112c的部分整合。
第一連接構件110的第一重佈線層112a下表面可配置高於第一半導體晶片120a的連接墊122a下表面的水平高度上。另外，第二連接構件140的重佈線層142與第一連接構件110的第一重佈線層112a之間的距離可大於第二連接構件140的重佈線層142與第一半導體晶片120a的連接墊122a之間的距離。這是由於第一重佈線層112a可陷入絕緣層111中的緣故。第一連接構件110的第二重佈線層112b所配置的水平高度可介於第二連接構件140的水平高度與第三連接構件160的水平高度之間，並可能與連接至第二連接構件140及第三連接構件160。這是由於第一連接構件110可以多層的形式組態的緣故。
第一連接構件110的重佈線層112a的厚度、重佈線層112b的厚度以及重佈線層112c的厚度可大於第二連接構件140的重佈線層142的厚度及第三連接構件160的重佈線層162的厚度。由於第一連接構件110可具有顯著的厚度，視第一連接構件110的規格，重佈線層112a、重佈線層112b以及重佈線層112c可藉 由基板製程等以較大尺寸形成。另一方面，藉由用於薄化的半導體製程等，第二連接構件140的重佈線層142以及第三連接構件160的重佈線層162的尺寸可小於第一連接構件110的重佈線層112a、重佈線層112b以及重佈線層112c的尺寸。將省略與上述扇出型半導體封裝100A重複的其他組態說明。
圖12為圖9扇出型半導體封裝的另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100C中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c以及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a相對的表面上。第二絕緣層111b配置於第一絕緣層111a上並覆蓋第一重佈線層112a。第三重佈線層112c配置於第二絕緣層111b上。第三絕緣層111c配置於第二絕緣層111b上並覆蓋第二重佈線層112b。第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層至第四重佈線層112a、112b、112c以及112d可電性連接至多個連接墊122a、122b、122c。由於第一連接構件110可包括較大數量的重佈線層112a、112b、112c及112d，因此可進一步簡化第二連接構件140。因此，可抑制因在形成第二連接構件140的製程中出現的缺陷而導致的良率下降。經由貫穿第一絕緣層至第三絕緣層111a、111b以及111c的第一導通孔至第三導通孔113a、113b以及113c，第一重佈線層 至第四重佈線層112a、112b、112c以及112d可彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b及第三絕緣層111c的厚度。第一絕緣層111a可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大數量的重佈線層112c及重佈線層112d。第一絕緣層111a包括的絕緣材料可與第二絕緣層111b及第三絕緣層111c所包括的絕緣材料不同。舉例而言，第一絕緣層111a可由例如核心材料、無機填料及絕緣樹脂的預浸體形成，且第二絕緣層111b及第三絕緣層111c可由無機填料及絕緣樹脂的味素構成膜或感光性絕緣膜形成。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料不以此為限。同時，第一絕緣層111a的厚度可大於第二絕緣層111b以及第三絕緣層111c的厚度，且第一導通孔113a的尺寸可大於第二導通孔113b及第三導通孔113c的尺寸。
重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d中每一者的材料可為導電材料，例如銅(Cu)、鋁(Al)、銀(Ag)、錫(Sn)、金(Au)、鎳(Ni)、鉛(Pb)、鈦(Ti)或其合金。重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可包括接地(ground，GND)圖案、電源(power，PWR)圖案、訊號(signal，S)圖案等。此處，訊號圖案可包括除了接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層 112a、重佈線層112b、重佈線層112c以及重佈線層112d可包括導通孔接墊、連接端子墊等。
導通孔113a、導通孔113b以及導通孔113c可使形成於不同層上的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d彼此電性連接，以於第一連接構件110中形成電性通路(electrical path)。導通孔113a、導通孔113b以及導通孔113c中每一者的導電材料可為導電材料。導通孔113a、導通孔113b以及導通孔113c中的每一者可被導電材料完全填充，或者導電材料可沿著這些導通孔中每一者的壁面形成。第一導通孔113a可為沙漏形、圓柱形等的貫穿導通孔，且第二導通孔113b以及第三導通孔113c可為錐形的盲(blind)導通孔。
可在低於第一半導體晶片120a的連接墊122a的下表面的水平高度上配置第一連接構件110的第三重佈線層112c的下表面。第二連接構件140的重佈線層142與第一連接構件110的第三重佈線層112c之間的距離可小於第二連接構件140的重佈線層142與第一半導體晶片120a的連接墊122a之間的距離。原因在於，第三重佈線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸第二連接構件140。第一連接構件110的第一重佈線層112a及第二重佈線層112b所配置的水平高度可介於第二連接構件140的水平高度與第三連接構件160的水平高度之間，並可能不接觸第二連接構件140及第三連接構件160。
第一連接構件110的重佈線層112a的厚度、重佈線層 112b的厚度、重佈線層112c的厚度以及重佈線層112d的厚度可大於第二連接構件140的重佈線層142的厚度以及第三連接構件160的重佈線層162的厚度。視第一連接構件110的規格，重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層112d可藉由基板製程等以較大尺寸形成。另一方面，藉由用於薄化的半導體製程等，第二連接構件140的重佈線層142以及第三連接構件160的重佈線層162的尺寸可小於第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c以及重佈線層d的尺寸。將省略與上述扇出型半導體封裝100A重複的其他組態說明。
圖13為說明扇出型半導體封裝另一實施例的剖視示意圖。
圖14為圖13的扇出型半導體封裝的平面示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝100D中，根據上述例示性實例，第一組件120a以及第二組件120b及第二組件120c的位置與扇出型半導體封裝100A的位置相反。亦即，必要時可改變組件120a、組件120b以及組件120c的配置順序。第二組件120b及第二組件120c可經由黏合構件129貼附至第一組件120a，但不以此為限。第三連接構件160可配置於第一連接構件120a上，且第二連接構件140可配置於第二組件120b及第二組件120c上。第二連接構件140及第三連接構件160可經由第一連接構件110而彼此連接。將省略與上述扇出型半導體封裝100A重複的其他組態說明。
圖15為圖13扇出型半導體封裝之另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100E中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c。第一重佈線層112a嵌入第一絕緣層111a的表面中。第二重佈線層112b配置於第一絕緣層111a的另一個表面上，所述另一表面與嵌有第一重佈線層112a的第一絕緣層111a的表面相對。第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b。第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層112a與第二重佈線層112b、第二重佈線層112a與第三重佈線層112c、第二重佈線層112b與第三重佈線層112c可經由分別貫穿第一絕緣層111a的第一導通孔113a及第二絕緣層111b的第二導通孔113b而彼此電性連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100B以及扇出型半導體封裝100D重複的其他組態說明將被省略。
圖16為圖13扇出型半導體封裝的另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100F中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c以及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b 分別配置於與第一絕緣層111a的相對的表面上。第二絕緣層111b配置於第一絕緣層111a上且覆蓋第一重佈線層112a。第三重佈線層112c配置於第二絕緣層111b上。第三絕緣層111c配置於第二絕緣層111b上且覆蓋第二重佈線層112b。第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層至第四重佈線層112a、112b、112c以及112d可經由貫穿第一絕緣層至第三絕緣層111a、111b以及111c的第一導通孔至第三導通孔113a、113b以及113c而彼此電性連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100C以及扇出型半導體封裝100D重複的其他組態說明將被省略。
圖17為說明扇出型半導體封裝另一實施例的剖視示意圖。
圖18為圖17的扇出型半導體封裝的平面示意圖。
參照圖式，根據本揭露另一例示性實施例的扇出型半導體封裝100G，多個第二組件125a至第二組件125i可為多個被動組件125a至被動組件125i，與上述根據例示性實施例的扇出型半導體封裝100A不同。這些被動組件125a至被動組件125i可彼此相同或不同。舉例而言，這些被動組件125a至被動組件125i可分別為已知的被動組件，例如電容器、感應器等。經由個別的黏合構件129a、黏合構件129b、黏合構件129c以及其他圖式中未繪示的組件，個別的被動組件125a至被動組件125i可貼附至第一組件120a。個別的被動組件125a至被動組件125i可小於第一組件 120a，且當第一組件120a為半導體晶片120a時，個別的被動組件125a至被動組件125i可貼附至半導體晶片120a的非主動表面，以不超出半導體晶片120a的非主動面外。這些被動組件125a至被動組件125i可電性連接至第三連接構件160。因此，這些被動組件125a至被動組件125i亦可經由第一連接構件110及第二連接構件140而電性連接至第一組件120a。此處，與上述扇出型半導體封裝100A重複的其他組態說明將被省略。
圖19為圖17扇出型半導體封裝之另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100H中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c。第一重佈線層112a嵌入第一絕緣層111a的表面中。第二重佈線層112b配置於第一絕緣層111a的另一個表面上，第一絕緣層111a的所述另一表面與嵌有第一重佈線層112a的表面相對。第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b。第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層112a與第二重佈線層112b、第二重佈線層112a與第三重佈線層112c、第二重佈線層112b與第三重佈線層112c可經由分別貫穿第一絕緣層111a的第一導通孔113a及第二絕緣層111b的第二導通孔113b而彼此電性連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100B以及扇出型半導體封裝100G重複 的其他組態說明將被省略。
圖20為圖17扇出型半導體封裝的另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100I中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c以及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a的相對表面上。第二絕緣層111b配置於第一絕緣層111a上並覆蓋第一重佈線層112a。第三重佈線層112c配置於第二絕緣層111b上。第三絕緣層111c配置於第二絕緣層111b上並覆蓋第二重佈線層112b；第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層至第四重佈線層112a、112b、112c以及112d可經由貫穿第一絕緣層至第三絕緣層111a、111b以及111c的第一導通孔至第三導通孔113a、113b以及113c而彼此電性連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100C以及扇出型半導體封裝100G重複的其他組態說明將被省略。
圖21為說明扇出型半導體封裝另一實施例的剖視示意圖。
圖22為圖21的扇出型半導體封裝的平面示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝100J中，根據上述另一例示性實例，第一組件120a、多 個第二組件125a、125b以及125c的位置與扇出型半導體封裝100G的位置上下相反。亦即，必要時可改變組件120a以及被動組件125a至被動組件125i的配置順序。第二組件125a至第二組件125i可經由黏合構件129而貼附至第一組件120a。第三連接構件160可配置於第一連接構件120a上，且第二連接構件140可配置於第二組件125a至第二組件125i上。第二連接構件140及第三連接構件160可經由第一連接構件110而彼此連接。此處，與上述扇出型半導體封裝100A以及扇出型半導體封裝100G重複的其他組態說明將被省略。
圖23為圖21扇出型半導體封裝之另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100K中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c。第一重佈線層112a嵌入第一絕緣層111a的表面中。第二重佈線層112b配置於第一絕緣層111a的另一個表面上，第一絕緣層111a的所述另一個表面與嵌有第一重佈線層112a的表面相對。第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b。第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層112a與第二重佈線層112b、第二重佈線層112a與第三重佈線層112c、第二重佈線層112b與第三重佈線層112c可經由分別貫穿第一絕緣層111a的第一導通孔113a及第二絕緣層111b的第二 導通孔113b而彼此電性連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100B、扇出型半導體封裝100G以及扇出型半導體封裝100J重複的其他組態說明將被省略。
圖24為圖21扇出型半導體封裝的另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100L中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c以及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a相對的表面上。第二絕緣層111b配置於第一絕緣層111a上並覆蓋第一重佈線層112a。第三重佈線層112c配置於第二絕緣層111b上。第三絕緣層111c配置於第二絕緣層111b上並覆蓋第二重佈線層112b。第四重佈線層112d配置於第三絕緣層111c上。經由貫穿第一絕緣層至第三絕緣層111a、111b以及111c的第一導通孔至第三導通孔113a、113b以及113c，第一重佈線層至第四重佈線層112a、112b、112c以及112d可彼此電性連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100C、扇出型半導體封裝100G以及扇出型半導體封裝100J重複的其他組態說明將被省略。
圖25為說明扇出型半導體封裝另一實施例的剖視示意圖。
圖26為圖25的扇出型半導體封裝的平面示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝100M中，根據上述另一例示性實例，第一構件120a可為半導體晶片120a，且第二組件120b、第二組件120c以及第二組件125a可包括半導體晶片120b、半導體晶片120c以及被動組件125a，與上述根據例示性實施例的扇出型半導體封裝100A不同。半導體晶片120b及半導體晶片120c可經由黏合構件129a及黏合構件129c而分別貼附至半導體晶片120a的非主動面，使得半導體晶片120b及半導體晶片120c個別的非主動面面向半導體晶片120a的非主動面。被動組件125a可經由黏合構件129b貼附至半導體晶片120a的非主動面上。半導體晶片120b、半導體晶片120c以及被動組件125a可小於半導體晶片120a，並可貼附至半導體晶片120a的非主動面上，以定位於半導體晶片120a的非主動面上。半導體晶片120a、半導體晶片120b以及半導體晶片120c可為彼此相同的半導體晶片或上述彼此不同的各式半導體晶片。被動組件125a亦不受特別限制，而可為已知的被動組件，例如電容器或感應器。半導體晶片120b、半導體晶片120c以及被動組件125a可電性連接至第三連接構件160。因此，半導體晶片120b、半導體晶片120c以及被動組件125a亦可經由第一連接構件110及第二連接構件140而電性連接至半導體晶片120a。將省略與上述扇出型半導體封裝100A重複的其他組態說明。
圖27為圖25扇出型半導體封裝之另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100N中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c。第一重佈線層112a嵌入第一絕緣層111a的表面中。第二重佈線層112b配置於第一絕緣層111a的另一個表面上，第一絕緣層111a的所述另一個表面與嵌有第一重佈線層112a的表面相對。第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b。第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層112a與第二重佈線層112b、第二重佈線層112a與第三重佈線層112c、第二重佈線層112b與第三重佈線層112c可經由分別貫穿第一絕緣層111a的第一導通孔113a及第二絕緣層111b的第二導通孔113b而彼此電性連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100B以及扇出型半導體封裝100M重複的其他組態說明將被省略。
圖28為圖25扇出型半導體封裝的另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100O中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c以及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a相對的表面上。第二絕緣層111b配置於第一絕緣層111a上並覆蓋第一重佈線層112a。第三重佈線 層112c配置於第二絕緣層111b上。第三絕緣層111c配置於第二絕緣層111b上並覆蓋第二重佈線層112b。而第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層至第四重佈線層112a、112b、112c以及112d可經由貫穿第一絕緣層至第三絕緣層111a、111b以及111c的第一導通孔至第三導通孔113a、113b以及113c而彼此電性連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100C以及扇出型半導體封裝100M重複的其他組態說明將被省略。
圖29為說明扇出型半導體封裝另一實施例的剖視示意圖。
圖30為圖29的扇出型半導體封裝的平面示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝100P中，根據上述另一例示性實例，第一組件120a與第二組件120b、第二組件120c以及第二組件125a的位置，與扇出型半導體封裝100M的位置上下相反。亦即，必要時可改變第一組件120a、第二組件120b、第二組件120c以及第二組件125a的配置順序。第二組件120b、第二組件120c以及第二組件125a可經由黏合構件129貼附至第一組件120a。第三連接構件160可配置於第一組件120a上，且第二連接構件140可配置於第二組件120b、第二組件120c以及第二組件125a上。第二連接構件140及第三連接構件160可經由第一連接構件110而彼此連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100G以及扇 出型半導體封裝100M重複的其他組態說明將被省略。
圖31為圖29扇出型半導體封裝之另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100Q中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c。第一重佈線層112a嵌入第一絕緣層111a的表面中。第二重佈線層112b配置於第一絕緣層111a的另一個表面上，第一絕緣層111a的所述另一個表面與嵌有第一重佈線層112a的表面相對。第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b。第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層112a與第二重佈線層112b、第二重佈線層112a與第三重佈線層112c、第二重佈線層112b與第三重佈線層112c可經由分別貫穿第一絕緣層111a的第一導通孔113a及第二絕緣層111b的第二導通孔113b而彼此電性連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100B、扇出型半導體封裝100M以及扇出型半導體封裝100P重複的其他組態說明將被省略。
圖32為圖29扇出型半導體封裝的另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100R中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c 以及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a相對的表面上。第二絕緣層111b配置於第一絕緣層111a上並覆蓋第一重佈線層112a。第三重佈線層112c配置於第二絕緣層111b上。第三絕緣層111c配置於第二絕緣層111b上並覆蓋第二重佈線層112b。第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層至第四重佈線層112a、112b、112c以及112d可經由貫穿第一絕緣層至第三絕緣層111a、111b以及111c的第一導通孔至第三導通孔113a、113b以及113c而彼此電性連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100C、扇出型半導體封裝100M以及扇出型半導體封裝100P重複的其他組態說明將被省略。
圖33為說明扇出型半導體封裝另一實施例的剖視示意圖。
圖34為圖33的扇出型半導體封裝的平面示意圖。
參照圖式，在根據本揭露另一例示性實施例的扇出型半導體封裝100P中，根據上述另一例示性實例，第二組件120c及第二組件120d可分別貼附至第一組件120a及第一組件120b。舉例而言，第一組件120a及第一組件120b可包括第一半導體晶片120a及第二半導體晶片120b，其各具有其上配置有多個連接墊122a及多個連接墊122b的主動面以及與主動面相對的非主動面。第二組件120c及第二組件120d可包括第三半導體晶片120c及第四半導體晶片120d，第三半導體晶片120c及第四半導體晶片120d 分別具有主動面以及與主動面相對的非主動面，第三半導體晶片120c及第四半導體晶片120d的主動面上分別配置有多個連接墊122c及多個連接墊122d。第三半導體晶片120c及第四半導體晶片120d可經由黏合構件129a及黏合構件129b分別貼附於第一半導體晶片120a及第二半導體晶片120b，使得第三半導體晶片120c及第四半導體晶片120d的非主動面分別面向第一半導體晶片120a及第二半導體晶片120b的非主動面。作為非限制實例，第一半導體晶片至第四半導體晶片120a、120b、120c以及120d可為相同或不同記憶體，詳細而言為動態隨機存取記憶體(DRAMs)，但不以此為限。第四半導體晶片120d可包括本體121d、多個連接墊122d以及鈍化層123d。此處，與上述扇出型半導體封裝100A重複的其他組態說明將被省略。
圖35為圖33扇出型半導體封裝之另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100T中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c。第一重佈線層112a嵌入第一絕緣層111a的表面中。第二重佈線層112b配置於第一絕緣層111a的另一個表面上，第一絕緣層111a的所述另一個表面與嵌有第一重佈線層112a的表面相對。第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b。第三重佈線層112c配置於第二絕緣層111b上。第一重佈線 層112a與第二重佈線層112b、第二重佈線層112a與第三重佈線層112c、第二重佈線層112b與第三重佈線層112c可經由分別貫穿第一絕緣層111的第一導通孔113aa及第二絕緣層111b的第二導通孔113b而彼此電性連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100B以及扇出型半導體封裝100S重複的其他組態說明將被省略。
圖36為圖33扇出型半導體封裝的另一實施例的剖視示意圖。
參照圖式，在根據另一實施例的扇出型半導體封裝100U中，第一連接構件110可包括：第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c以及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b分別配置於與第一絕緣層111a相對的表面上。第二絕緣層111b配置於第一絕緣層111a上並覆蓋第一重佈線層112a。第三重佈線層112c配置於第二絕緣層111b上。第三絕緣層111c配置於第二絕緣層111b上，並覆蓋第二重佈線層112b。第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層至第四重佈線層112a、112b、112c以及112d經由貫穿第一絕緣層至第三絕緣層111a、111b以及111c的第一導通孔至第三導通孔113a、113b以及113c而可彼此電性連接。此處，與上述扇出型半導體封裝100A、扇出型半導體封裝100C以及扇出型半導體封裝100S重複的其他組態說明將被省略。
如上所述，根據本揭露例示性實施例，可提供一種可執行各種功能並可被小型化與薄化的扇出型半導體封裝。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾。

Claims (19)

  1. 一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔；第一組件，配置於所述貫穿孔中；第二組件，配置於所述貫穿孔中並貼附至所述第一組件；包封體，填充於所述貫穿孔的多個壁面、所述第一組件的多個側表面以及所述第二組件的多個側表面之間的空間的至少部分；第二連接構件，配置於所述第一連接構件以及所述第一組件上，並包括電性連接至所述第一組件的重佈線層；第三連接構件，配置於所述第一連接構件及所述第二組件上，並包括電性連接至所述第二組件的重佈線層；第一鈍化層，配置於所述第二連接構件上；第二鈍化層，配置於所述第三連接構件上；凸塊下金屬層，配置在形成於所述第一鈍化層的多個開口中或配置在形成於所述第二鈍化層的多個開口中；以及多個連接端子，配置於所述凸塊下金屬層上，其中所述第一組件或所述第二組件中至少一者的數量為多個，所述第二連接構件及所述第三連接構件經由所述第一連接構件而彼此連接，所述第一連接構件包括重佈線層，所述第一連接構件的所述重佈線層電性連接至所述第二組件的所述重佈線層及所述第三連接構件的所述重佈線層，以及所述多個連接端子中的至少一者配置於扇出區域中，所述扇出區域在沿著所述第二組件貼附至所述第一組件的方向上不重疊於所述第一組件及所述第二組件中具有最大面積的一者。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中多個所述第二組件貼附至所述第一組件。
  3. 如申請專利範圍第2項所述的扇出型半導體封裝，其中所述第一組件為第一半導體晶片，所述第一半導體晶片具有主動面以及非主動面，所述主動面上配置有多個連接墊，且所述非主動面與所述主動面相對，且所述多個第二組件貼附至所述半導體晶片的所述非主動面。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述多個第二組件位於所述半導體晶片的所述非主動面上。
  5. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述多個第二組件包括第二半導體晶片及第三半導體晶片，所述第二半導體晶片及所述第三半導體晶片中的每一個具有主動面以及與所述主動面相對的非主動面，各所述主動面上配置有多個連接墊，且所述第二半導體晶片及所述第三半導體晶片貼附至所述第一半導體晶片的所述非主動面，使得所述第二半導體晶片的所述非主動面及所述第三半導體晶片的所述非主動面面向所述第一半導體晶片的所述非主動面。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，其中所述多個第二組件更包括被動組件。
  7. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述多個第二組件為多個被動組件。
  8. 如申請專利範圍第1項所述的扇出型半導體封裝，其中多個所述第二組件分別貼附至多個所述第一組件。
  9. 如申請專利範圍第8項所述的扇出型半導體封裝，其中所述多個第一組件包括第一半導體晶片及第二半導體晶片，所述第一半導體晶片及所述第二半導體晶片中的每一個具有主動面以及與所述主動面相對的非主動面，各所述主動面上配置有多個連接墊，所述多個第二組件包括第三半導體晶片及第四半導體晶片，所述第三半導體晶片及所述第四半導體晶片中的每一個具有主動面以及與所述主動面相對的非主動面，各所述主動面上有多個連接墊配置，以及所述第三半導體晶片及所述第四半導體晶片分別貼附至所述第一半導體晶片的所述非主動面及所述第二半導體晶片的所述非主動面，使得所述第三半導體晶片的所述非主動面及所述第四半導體晶片的所述非主動面分別面向所述第一半導體晶片的所述非主動面以及所述第二半導體晶片的所述非主動面。
  10. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包含第一絕緣層、第一重佈線層以及第二重佈線層，所述第一重佈線層嵌入於所述第一絕緣層的表面中，所述第二重佈線層配置於所述第一絕緣層的另一個表面上，所述第一絕緣層的所述另一個表面相對於嵌有所述第一重佈線層的所述表面，且所述第一重佈線層及所述第二重佈線層電性連接至所述第一組件及所述第二組件。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一連接構件更包括第二絕緣層及第三重佈線層，所述第二絕緣層配置於所述第一絕緣層上並覆蓋所述第二重佈線層，所述第三重佈線層則配置於所述第二絕緣層上，且所述第三重佈線層電性連接至所述第一組件以及所述第二組件。
  12. 如申請專利範圍第11項所述的扇出型半導體封裝，其中所述第二重佈線層所配置的水平高度介於所述第二連接構件的水平高度與所述第三重佈線層的水平高度之間，且所述第二重佈線層未與所述第二連接構件以及所述第三連接構件接觸。
  13. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、分別配置於所述第一絕緣層的相對表面上的第一重佈線層及第二重佈線層、配置於所述第一絕緣層上並覆蓋所述第一重佈線層的第二絕緣層以及配置於所述第二絕緣層上的第三重佈線層，且所述第一重佈線層、所述第二重佈線層及所述第三重佈線層電性連接至所述第一組件及所述第二組件。
  14. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述第一連接構件更包括第三絕緣層及第四重佈線層，所述第三絕緣層配置於所述第一絕緣層上，並覆蓋所述第二重佈線層，所述第四重佈線層配置於所述第三絕緣層上，且所述第四重佈線層電性連接至所述第一組件及所述第二組件。
  15. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述第二重佈線層所配置的水平高度介於所述第二連接構件的水平高度與所述第三重佈線層的水平高度之間，且所述第二重佈線層不接觸所述第二連接構件以及所述第三連接構件。
  16. 一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔並包括第一重佈線層；第一電子組件及第二電子組件，在所述第一連接構件的所述貫穿孔中彼此堆疊，所述第一電子組件及所述第二電子組件的每一者具有多個電接點；第二連接構件，包括第二重佈線層；以及第三連接構件，包括第三重佈線層，其中所述第一連接構件、所述第一電子組件以及所述第二電子組件配置於所述第二連接構件與所述第三連接構件之間，所述第二連接構件與所述第三連接構件更分別包括導通孔，所述第一電子組件的所述多個電接點面向所述第二連接構件，並電性連接至所述第二連接構件的所述第二重佈線層，所述第二電子組件的所述多個電接點面向所述第三連接構件，並電性連接至所述第三連接構件的所述第三重佈線層，所述第二連接構件的所述導通孔接觸所述第一電子組件的所述多個電接點和第二重佈線層，所述第三連接構件的所述導通孔接觸所述第二電子組件的所述多個電接點和第三重佈線層，且所述第二重佈線層及所述第三重佈線層至少經由所述第一重佈線層而彼此電性連接。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝，更包括黏合構件，所述黏合構件使所述第一電子組件及所述第二電子組件彼此接合。
  18. 如申請專利範圍第16項所述的扇出型半導體封裝，更包括多個連接端子，配置於所述第二連接構件上，所述多個連接端子在沿著所述第一電子組件及所述第二電子組件堆疊的方向上，不重疊於所述第一電子組件及所述第二電子組件中面積較大的一者。
  19. 如申請專利範圍第16項所述的扇出型半導體封裝，更包括包封體，包封所述第一電子組件的部分及所述第二電子組件的部分。
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