TWI667751B - 扇出型半導體封裝 - Google Patents

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TWI667751B
TWI667751B TW106133245A TW106133245A TWI667751B TW I667751 B TWI667751 B TW I667751B TW 106133245 A TW106133245 A TW 106133245A TW 106133245 A TW106133245 A TW 106133245A TW I667751 B TWI667751 B TW I667751B
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fan
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semiconductor wafer
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pattern
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河京武
吳暻燮
金亨俊
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南韓商三星電子股份有限公司
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Abstract

一種扇出型半導體封裝，包括半導體晶片、包封體，以及第一連接構件。包封體包封半導體晶片的至少部分。第一連接構件配置於半導體晶片的主動面上且包括電性連接至半導體晶片之多個連接墊的重佈線層。重佈線層包括具有第一線部分及第二線部分的線圖案，第一線部分具有第一線寬，第二線部分連接至第一線部分且具有大於第一線寬的第二線寬。扇入區域為半導體晶片在垂直於主動面的方向上投影的投影表面，扇出區域為環繞扇入區域的區域，且第二線部分至少穿過扇入區域與扇出區域之間的邊界。

Description

扇出型半導體封裝
本揭露是有關於一種半導體封裝，更具體而言，有關於一種連接端子可延伸在半導體晶片所配置的區域之外的扇出型半導體封裝。 [相關申請案的交叉引用] 本申請案主張2017年2月21日在韓國智慧財產局中申請的韓國專利申請案第10-2017-0023063號的優先權的權益，所述申請案的揭露內容以全文引用的方式併入本文中。
近來，半導體晶片相關技術發展中的重要近期趨勢為縮小半導體晶片的尺寸。因此，在封裝技術領域中，隨著對小型尺寸半導體晶片等的需求快速增加，亟需實現包括多個引腳的小型尺寸半導體封裝。
扇出型封裝即為一種為滿足上述技術需求而提出的封裝技術。此種扇出型封裝具有小型尺寸，並可藉由在半導體晶片所配置的區域之外對連接端子進行重新分佈而實現多個引腳。
本揭露的一個樣態可提供一種板級可靠性（board level reliability）優異的扇出型半導體封裝。
根據本揭露的一個樣態，可提供一種扇出型半導體封裝，其中在扇出型半導體封裝之板級可靠性應力集中的一個區域中增強了重佈線層。
根據本揭露的一個樣態，扇出型半導體封裝可包括半導體晶片、包封體及第一連接構件。半導體晶片具有其上配置多個連接墊的主動面以及與主動面相對的非主動面，包封體包封半導體晶片的至少部分，且第一連接構件配置於半導體晶片的主動面上並包括電性連接至半導體晶片之多個連接墊的重佈線層。重佈線層包括具有第一線部分及第二線部分的線圖案，第一線部分具有第一線寬，第二線部分連接至第一線部分且具有大於第一線寬的第二線寬，扇入區域為半導體晶片在垂直於主動面的方向上投影的投影表面，扇出區域為環繞扇入區域的區域，且第二線部分至少穿過扇入區域與扇出區域之間的邊界。
根據本揭露的另一個樣態，扇出型半導體封裝可包括第一連接構件、半導體晶片、包封體及第二連接構件。第一連接構件具有貫穿孔，半導體晶片配置於第一連接構件的貫穿孔中且具有其上配置多個連接墊的主動面以及與主動面相對的非主動面，包封體包封第一連接構件的至少部分以及半導體晶片的至少部分，且第二連接構件配置於第一連接構件上及半導體晶片的主動面上並包括電性連接至半導體晶片之多個連接墊的重佈線層。重佈線層包括具有第一線部分及第二線部分的線圖案，第一線部分具有第一線寬，第二線部分連接至第一線部分且具有大於第一線寬的第二線寬。區域R1為半導體晶片在垂直於半導體晶片的主動面的方向上投影的投影表面且投影至有第二連接構件的重佈線層形成的一個平面區域上，區域R2為第一連接構件在垂直於半導體晶片的主動面的方向上投影的投影表面且投影至所述一個平面區域上，區域R3為半導體晶片及第一連接構件之間的部分的貫穿孔在垂直於半導體晶片的主動面的方向上投影的投影表面且投影至所述一個平面區域上，且線圖案的第二線部分的至少部分與區域R3重疊。
在下文中，將參照所附圖式闡述本揭露中的各例示性實施例。在所附圖式中，為清晰起見，可誇大或縮小各組件的形狀、尺寸等。
在本文中，下側、下部分、下表面等用於指涉相對於圖式的橫截面的一個朝向扇出型半導體封裝之安裝表面的方向，而上側、上部分、上表面等用於指涉與所述朝向安裝表面的方向相反的一個方向。然而，定義這些方向是為了方便說明，本申請專利範圍並不被上述定義之方向特別限制。
在說明中，組件與另一組件的「連接」的意義包括經由黏合層的間接連接以及兩個組件之間的直接連接。另外，「電性連接」意為包括物理連接及物理斷接的概念。應理解，當以「第一」及「第二」來指代元件時，所述元件並非由此受到限制。使用「第一」及「第二」可能僅用於將所述元件與其他元件區分開的目的，且可不限制所述元件的順序或重要性。在一些情形中，在不背離本文中所提出的申請專利範圍的範圍的條件下，第一元件可被稱作第二元件。同樣地，第二元件亦可被稱作第一元件。
本文中所使用的用語「示例性實施例」並非指涉同一示例性實施例，而是為強調與另一示例性實施例的特定特徵或特性不同的特定特徵或特性而提供。然而，本文中所提供的示例性實施例被視為能夠藉由彼此整體組合或部分組合而實作。舉例而言，即使並未在另一示例性實施例中闡述在特定示例性實施例中闡述的一個元件，然而除非在另一示例性實施例中提供了相反或矛盾的說明，否則所述元件亦可被理解為與另一示例性實施例相關的說明。
使用本文中所使用的用語僅為了闡述例示性實施例而非限制本揭露。在此情況下，除非在上下文中另有解釋，否則單數形式包括多數形式。 電子裝置
圖1為說明電子裝置系統的一實施例的方塊示意圖。
參照圖1，電子裝置1000中可容置母板1010。母板1010可包括物理連接或電性連接至其的晶片相關組件1020、網路相關組件1030以及其他組件1040等。該些組件可連接至以下將闡述的其他組件以形成各種訊號線1090。
晶片相關組件1020可包括：記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（dynamic random access memory，DRAM））、非揮發性記憶體（例如唯讀記憶體（read only memory，ROM））、快閃記憶體等；應用處理器晶片，例如中央處理器（例如：中央處理單元（central processing unit，CPU））、圖形處理器（例如：圖形處理單元（graphic processing unit，GPU））、數位訊號處理器、密碼處理器（cryptographic processor）、微處理器、微控制器等；及邏輯晶片，例如類比至數位轉換器（analog-to-digital converter，ADC）、應用專用積體電路（application-specific integrated circuit，ASIC）等。然而，晶片相關組件1020並非僅限於此，而是亦可包括其他類型的晶片相關組件。另外，晶片相關組件1020可彼此組合。
網路相關組件1030可包括例如以下協定：無線保真（wireless fidelity，Wi-Fi）（電氣及電子工程師學會（Institute of Electrical And Electronics Engineers，IEEE）802.11家族等）、全球互通微波存取（worldwide interoperability for microwave access，WiMAX）（IEEE 802.16家族等）、IEEE 802.20、長期演進（long term evolution，LTE）、僅支援資料的演進（evolution data only，Ev-DO）、高速封包存取+（high speed packet access +，HSPA+）、高速下行封包存取+（high speed downlink packet access +，HSDPA+）、高速上行封包存取+（high speed uplink packet access +，HSUPA+）、增強型資料GSM環境（enhanced data GSM environment，EDGE）、全球行動通訊系統（global system for mobile communications，GSM）、全球定位系統（global positioning system，GPS）、通用封包無線電服務（general packet radio service，GPRS）、分碼多重存取（code division multiple access，CDMA）、分時多重存取（time division multiple access，TDMA）、數位增強型無線電訊（digital enhanced cordless telecommunications，DECT）、藍芽、3G協定、4G協定、5G協定以及繼上述協定之後指定的任何其他無線協定及有線協定。然而，網路相關組件1030並非僅限於此，而是亦可包括多種其他無線標準或協定或者有線標準或協定。另外，網路相關組件1030可與上文所描述的晶片相關組件1020一起彼此組合。
其他組件1040可包括高頻電感器、鐵氧體電感器（ferrite inductor）、功率電感器（power inductor）、鐵氧體珠粒（ferrite beads）、低溫共燒陶瓷（low temperature co-fired ceramic，LTCC）、電磁干擾（electromagnetic interference，EMI）濾波器、多層陶瓷電容器（multilayer ceramic capacitor，MLCC）等。然而，其他組件1040並非僅限於此，而是亦可包括用於各種其他目的的被動組件等。另外，其他組件1040可與上述晶片相關組件1020或網路相關組件1030一起彼此組合。
視電子裝置1000的類型而定，電子裝置1000可包括可物理連接至或電性連接至母板1010的其他組件，或是可不物理連接至或不電性連接至母板1010的其他組件。該些其他組件可包括例如照相機模組1050、天線1060、顯示器裝置1070、電池1080、音訊編解碼器（未繪示）、視訊編解碼器（未繪示）、功率放大器（未繪示）、羅盤（未繪示）、加速度計（未繪示）、陀螺儀（未繪示）、揚聲器（未繪示）、大容量儲存單元（例如硬碟驅動機）（未繪示）、光碟（compact disk，CD）驅動機（未繪示）、數位多功能光碟（digital versatile disk，DVD）驅動機（未繪示）等。然而，該些其他組件並非僅限於此，而是視電子裝置1000的類型等而定亦可包括各種用途的其他組件。
電子裝置1000可為智慧型電話、個人數位助理（personal digital assistant，PDA）、數位攝影機、數位照相機（digital still camera）、網路系統、電腦、監視器、平板個人電腦（tablet PC）、筆記型個人電腦、隨身型易網機個人電腦（netbook PC）、電視、視訊遊戲機（video game machine）、智慧型手錶或汽車組件等。然而，電子裝置1000並非僅限於此，亦可為處理資料的任何其他電子裝置。
圖2為說明電子裝置的一實施例的立體示意圖。
參照圖2，半導體封裝可於上文所描述的電子裝置1000中使用於各種目的。舉例而言，主板1110可容置於智慧型電話1100的本體1101中，且各種電子組件1120可物理連接至或電性連接至主板1110。另外，可物理連接至或電性連接至主板1110的其他組件，或可不物理連接至或不電性連接至主板1110的其他組件（例如：照相機模組1130）可容置於本體1101中。電子組件1120中的一些電子組件可為晶片相關組件，且半導體封裝100可例如為晶片相關組件之中的應用程式處理器，但不以此為限。所述電子裝置不必僅限於智慧型電話1100，而是可為如上所述的其他電子裝置。 半導體封裝
一般而言，半導體晶片中整合了諸多精密的電路。然而，半導體晶片自身不能充當已完成的半導體產品，且可能因外部物理性或化學性影響而受損。因此，半導體晶片本身無法單獨使用，但可封裝於電子裝置等之中且在電子裝置等中以封裝狀態使用。
此處，由於半導體晶片與電子裝置的主板之間有電性連接方面的電路寬度差異，因而需要半導體封裝。詳言之，半導體晶片的連接墊的大小及半導體晶片的連接墊之間的間隔極為精密，但電子裝置中所使用的主板的組件安裝墊的大小及主板的組件安裝墊之間的間隔顯著地大於半導體晶片的連接墊的大小及間隔。因此，可能難以將半導體晶片直接安裝於主板上，並需要用於緩衝半導體晶片與主板之間的電路寬度差異的封裝技術。
視半導體封裝的結構及目的而定，由封裝技術製造的半導體封裝可分類為扇入型半導體封裝或扇出型半導體封裝。
將在下文中參照圖式更詳細地闡述所述扇入型半導體封裝及所述扇出型半導體封裝。 扇入型半導體封裝
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
參照圖式，半導體晶片2220可例如是處於裸露狀態下的積體電路（integrated circuit，IC），半導體晶片2220包括：本體2221，包括矽（Si）、鍺（Ge）、砷化鎵（GaAs）等；多個連接墊2222，形成於本體2221的一個表面上且包括例如鋁（Al）等導電材料；以及鈍化層2223，其例如是氧化物膜或氮化物膜等，且形成於本體2221的一個表面上且覆蓋多個連接墊2222的至少部分。在此情況下，由於連接墊2222是顯著小的，因此難以將積體電路（IC）安裝於中級印刷電路板（printed circuit board，PCB）上以及電子裝置的主板等上。
因此，可視半導體晶片2220的尺寸在半導體晶片2220上形成連接構件2240，以重新分佈連接墊2222。連接構件2240可藉由以下步驟來形成：利用例如感光成像介電（photoimagable dielectric，PID）樹脂等絕緣材料在半導體晶片2220上形成絕緣層2241；形成敞開連接墊2222的通孔孔洞2243h；並接著形成佈線圖案2242及通孔2243。接著，可形成保護連接構件2240的鈍化層2250，可形成開口2251，並可形成凸塊下金屬層2260等。亦即，可藉由一系列製程來製造包括例如半導體晶片2220、連接構件2240、鈍化層2250及凸塊下金屬層2260的扇入型半導體封裝2200。
如上所述，所述扇入型半導體封裝可具有所述半導體晶片的所有連接墊（例如輸入/輸出（input/output，I/O）端子）均配置於所述半導體晶片內的封裝形式，且可具有優異的電性特性並可以低成本進行生產。因此，許多安裝於智慧型電話中的元件已以扇入型半導體封裝形式製造。詳言之，已開發出許多安裝於智慧型電話中的元件以實施快速訊號傳遞，並同時具有小尺寸。
然而，由於所有輸入/輸出端子需要配置於扇入型半導體封裝中的半導體晶片內部，因此扇入型半導體封裝的空間限制很大。因此，難以將此結構應用於具有大量輸入/輸出端子的半導體晶片或具有小尺寸的半導體晶片。另外，由於上述缺點，扇入型半導體封裝無法在電子裝置的主板上直接安裝並使用。此處，即使藉由重佈線製程增大半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔，在此情況下，半導體晶片的輸入/輸出端子的尺寸及半導體晶片的各輸入/輸出端子之間的間隔可能仍不足以使扇入型半導體封裝直接安裝於電子裝置的主板上。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
參照圖式，在扇入型半導體封裝2200中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可經由中介基板2301重新分佈，且扇入型半導體封裝2200可在其安裝於中介基板2301上的狀態下最終安裝於電子裝置的主板2500上。在此情況下，可藉由底部填充樹脂2280等來固定焊球2270等，且半導體晶片2220的外部表面可以模製材料2290等覆蓋。或者，扇入型半導體封裝2200可嵌入單獨的中介基板2302中，半導體晶片2220的連接墊2222（亦即，輸入/輸出端子）可在扇入型半導體封裝2200嵌入中介基板2302中的狀態下，由中介基板2302重新分佈，且扇入型半導體封裝2200可最終安裝於電子裝置的主板2500上。
如上所述，可能難以直接在電子裝置的主板上安裝及使用扇入型半導體封裝。因此，扇入型半導體封裝可安裝於單獨的中介基板上，然後並藉由封裝製程安裝於電子裝置的主板上；或者扇入型半導體封裝可在扇入型半導體封裝嵌於中介基板中的狀態下在電子裝置的主板上安裝並使用。 扇出型半導體封裝
圖7為說明扇出型半導體封裝的剖面示意圖。
參照所述圖式，在扇出型半導體封裝2100中，舉例而言，半導體晶片2120的外部表面由包封體2130保護，且半導體晶片2120的連接墊2122可藉由連接構件2140而在半導體晶片2120之外進行重新分佈。在此情況下，在連接構件2140上可進一步形成鈍化層2150，且在鈍化層2150的開口中可進一步形成凸塊下金屬層2160。在凸塊下金屬層2160上可進一步形成焊球2170。半導體晶片2120可為包括本體2121、多個連接墊2122、鈍化層（未繪示）等的積體電路。連接構件2140可包括絕緣層2141、形成於絕緣層2141上的重佈線層2142，以及將連接墊2122與重佈線層2142彼此電性連接的通孔2143。
如上所述，扇出型半導體封裝可具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重新分佈並配置於半導體晶片之外，如上所述，在扇入型半導體封裝中，半導體晶片的所有輸入/輸出端子均需要配置於半導體晶片內。因此，當半導體晶片的尺寸減小時，須減小球的尺寸及間距，進而使得標準化球佈局（standardized ball layout）無法在扇入型半導體封裝中使用。另一方面，扇出型半導體封裝具有一種形式，其中半導體晶片的輸入/輸出端子藉由形成於半導體晶片上的連接構件進行重新分佈並配置於半導體晶片之外，如上所述。因此，即使在半導體晶片的尺寸減小的情況下，標準化球佈局亦可照樣用於扇出型半導體封裝中，使得扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，如下所述。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面示意圖。
參照圖式，扇出型半導體封裝2100可經由焊球2170等安裝於電子裝置的主板2500上。亦即，如上所述，扇出型半導體封裝2100包括連接構件2140，連接構件2140形成於半導體晶片2120上且能夠將連接墊2122重新分佈至半導體晶片2120的尺寸之外的扇出區域，進而使得標準化球佈局實際上可在扇出型半導體封裝2100中使用。因此，扇出型半導體封裝2100無須使用單獨的中介基板等即可安裝於電子裝置的主板2500上。
如上所述，由於扇出型半導體封裝無須使用單獨的中介基板即可安裝於電子裝置的主板上，因此扇出型半導體封裝可在其厚度小於使用中介基板的扇入型半導體封裝的厚度的情況下實施。因此，可使扇出型半導體封裝小型化且薄化。另外，所述扇出型半導體封裝具有優異的熱特性及電性特性，進而使得所述扇出型半導體封裝尤其適合用於行動產品。因此，扇出型半導體封裝可實作成較使用印刷電路板（PCB）的一般疊層封裝（package-on-package，POP）類型更小型的形式，且可解決因翹曲（warpage）現象出現而產生的問題。
同時，扇出型半導體封裝意指一種封裝技術，如上所述用於將半導體晶片安裝於電子裝置的主板等上且保護半導體晶片免受外部影響，且其與例如中介基板等的印刷電路板（PCB）在概念上是不同的，PCB具有與扇出型半導體封裝不同的規格及目的等，且有扇入型半導體封裝嵌入其中。
以下將搭配圖式說明一種板級可靠性優異的扇出型半導體封裝。
圖9為說明扇出型半導體封裝的一實施例的剖面示意圖。
圖10為說明圖9的重佈線層區域的平面示意圖。
參照圖式，根據本揭露中的例示性實施例的扇出型半導體封裝100A可包括第一連接構件110、半導體晶片120、包封體130、第二連接構件140、鈍化層150、凸塊下金屬層160以及連接端子170。第一連接構件110具有貫穿孔110H，半導體晶片120配置於第一連接構件110的貫穿孔110H中，且具有其上配置多個連接墊122的主動面以及與所述主動面相對的非主動面，包封體130包封第一連接構件110的至少部分及半導體晶片120的至少部分，第二連接構件140配置於第一連接構件110上及半導體晶片120的主動面上，鈍化層150配置於第二連接構件140上，凸塊下金屬層160配置於鈍化層150的開口151中，且連接端子170配置於鈍化層150上並連接至凸塊下金屬層160。第二連接構件140可包括第一絕緣層141a、第一重佈線層142a、第一通孔層143a、第二絕緣層141b、第二重佈線層142b以及第二通孔層143b。第一絕緣層141a配置於第一連接構件110上及半導體晶片120的主動面上，第一重佈線層142a配置於第一絕緣層141a上，第一通孔層143a將第一重佈線層142a與半導體晶片120的連接墊122彼此連接，第二絕緣層141b配置於第一絕緣層141a上，第二重佈線層142b配置於第二絕緣層141b上，且第二通孔層143b貫穿第二絕緣層141b並將第一重佈線層142a與第二重佈線層142b彼此連接。
同時，近來用於行動應用產品的半導體封裝已被要求必須具有高密度、微型尺寸及多功能。因此，隨著半導體逐漸多功能化，所需引腳的數量增加，而半導體封裝的尺寸也因此增大。因此，亟需要一種半導體封裝以呼應將行動裝置、可穿戴裝置等產品輕薄化的趨勢。為滿足這種需求而開發的技術即是晶圓級封裝（wafer level package）。晶圓級封裝為將晶片直接安裝於晶圓上的技術，使半導體的厚度和體積減小等創新是透過晶圓級封裝才得以實現。然而，現有的晶圓級封裝的形式是扇入型，以致將現有的晶圓級封裝用於具有許多輸入/輸出（I/O）端子的晶片上是有所限制的。因此，扇出型晶圓級封裝作為新科技是引人注目的。
同時，近來引人注目的扇出型晶圓級封裝技術的主要議題是改善板級可靠性，舉例而言，板上溫度循環（TCoB）的可靠度測試、落下測試（drop test）等。因此，為了確保扇出型半導體封裝的板級可靠性，已做出不少嘗試。從這些嘗試中舉一個例子來說，可存在一種改變重佈線層的球墊形狀的方法，諸如此類。然而，在此情況下，問題在於，在形成具有包括扇入區域及扇出區域之複雜結構的重佈線層的情況下，扇出型半導體封裝的板級可靠性並無法有效地改善。
另一方面來說，在根據例示性實施例的扇出型半導體封裝100A中，第二連接構件140的重佈線層142a的線圖案142aL於一個板級可靠性有問題的環境中經過有較大應力施加的區域，而藉由部分增大線圖案142aL的線寬，可靠性壽命（reliability lifespan）可獲得延長。詳細而言，在一個有第二連接構件140的重佈線層142a形成的平面區域中，當扇出型半導體封裝100A在垂直於半導體晶片120之主動面的方向上投影時，半導體晶片120的投影表面為扇入區域且環繞扇入區域的區域為扇出區域，如此，當線圖案142aL至少穿過扇入區域與扇出區域之間的邊界時，線圖案142aL的線寬可設計為增大。亦即，重佈線層142a可包括線圖案142aL，而線圖案142aL包括第一線部分及第二線部分，第一線部分具有第一線寬W1，第二線部分連接至第一線部分且具有大於第一線寬W1的第二線寬W2。在此情況下，線圖案142aL的第二線部分可至少穿過扇入區域與扇出區域之間的邊界。更詳細而言，在一個有第二連接構件140的重佈線層142a形成的平面區域中，當扇出型半導體封裝100A在垂直於半導體晶片120之主動面的方向上投影時，假若半導體晶片120的投影表面為R1，第一連接構件110的投影表面為R2，且半導體晶片120及第一連接構件110之間的部分貫穿孔110H的投影表面為R3，在重佈線層142a中穿過區域R3然後再經過區域R1及區域R2的線圖案142aL在穿過區域R3時，其線寬可設計為增大。亦即，重佈線層142a可包括線圖案142aL，而線圖案142aL包括第一線部分及第二線部分，第一線部分具有第一線寬W1，第二線部分連接至第一線部分且具有大於第一線寬W1的第二線寬W2，且線圖案142aL的第二線部分的至少部分可與區域R3重疊。因此，即便在形成具有包括扇入區域及扇出區域之複雜結構的重佈線層142a的情況下，扇出型半導體封裝的板級可靠性亦可有效地改善。同時，雖然圖式中未詳細繪示，線圖案142aL等可類似地引入重佈線層142b中。重佈線層142a及重佈線層142b中都可引入這些線圖案142aL等。
同時，在線圖案142aL（例如電訊號線或電源線）於一個板級可靠性有問題的環境中穿過有較大應力施加的區域R3的角落部分的情況下，即便穿過區域R3的角落部分的線圖案142aL具有如上述設計之線寬W1及線寬W2，可靠性壽命仍可能顯著減少。因此，在根據例示性實施例的扇出型半導體封裝100A中，可將自線圖案142aL斷接的多個擬圖案（dummy patterns）142aD配置於扇入區域的角落部分中，更具體而言，是區域R3的角落部分。擬圖案142aD可為電性浮置圖案（electrically floating patterns）。各個擬圖案142aD可與重佈線層142a及重佈線層142b的任何剩餘圖案電性隔離，且無法用於向半導體晶片120或重佈線層142a和重佈線層142b的剩餘圖案提供任何訊號或電源。本揭露並不以此為限。舉例而言，擬圖案142aD可電性連接至接地（GND）圖案。擬圖案142aD可具有大於線寬W2的寬度，該寬度沿著區域R1與區域R3之間的邊界或區域R2與區域R3之間的邊界予以定義。擬圖案142aD可延伸至區域R1的角落部分，並可延伸至鄰近於區域R3之角落部分的區域R2之部分。由於擬圖案142aD的金屬比（metal ratio）高於線圖案142aL等的金屬比，因此擬圖案142aD面對應力可比線圖案142aL更加堅固。同時，設計成在線圖案142aL之間穿過對應部分的線圖案142aL’可經配置而繞過配置於扇入區域之角落部分的擬圖案142aD所佔據的區域，更具體而言，繞過區域R3的角落部分。因此，施加於線圖案142aL’上的對應區域的應力，其影響可顯著減少。同時，雖然圖式中未詳細繪示，線圖案142aL、擬圖案142aD等可類似地引入重佈線層142b中。重佈線層142a及重佈線層142b中都可引入這些線圖案142aL、擬圖案142aD等。
以下將更詳細闡述根據例示性實施例的扇出型半導體封裝100A中所包括的各個組件。
第一連接構件110可視特定材料而改善扇出型半導體封裝100A的剛性，且可用於確保包封體130的厚度均勻性。當貫穿佈線（through-wirings）等形成於第一連接構件110中時，扇出型半導體封裝100A可作為疊層封裝（POP）型封裝使用。第一連接構件110可具有貫穿孔110H。半導體晶片120可配置於貫穿孔110H中以和第一連接構件110以預定距離相間隔。半導體晶片120的多個側表面可被第一連接構件110環繞。然而，此形式僅為一舉例說明，並可經各式修改以具有其他形式，且第一連接構件110可依此形式而執行另外的功能。必要時，可省略第一連接構件110，但讓扇出型半導體封裝100A包括第一連接構件110，可能更有利於確保本揭露所要求的板級可靠性。
第一連接構件110可包括絕緣層111。可使用絕緣材料作為絕緣層111的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與有機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體（prepreg）、味之素構成膜（Ajinomoto Build up Film，ABF）、FR-4、雙馬來醯亞胺三嗪（Bismaleimide Triazine，BT）等。
半導體晶片120可為將數百至數百萬個或更多數量的元件整合於單一晶片中的積體電路。在此情況下，舉例而言，所述積體電路可為處理器晶片（更具體而言，應用處理器（AP）），例如中央處理器（比如中央處理單元（CPU））、圖形處理器（比如圖形處理單元（GPU））、場域可程式閘陣列（field programmable gate array，FPGA）、 數位訊號處理器、密碼處理器、微處理器、微控制器等，但並非僅限於此。亦即，所述積體電路可為邏輯晶片，例如類比至數位轉換器、應用專用積體電路（ASIC）等，或可為記憶體晶片，例如揮發性記憶體（例如動態隨機存取記憶體（DRAM））、非揮發性記憶體（比如唯讀記憶體（ROM））、快閃記憶體等。另外，上述元件亦可彼此組合而配置。
半導體晶片120可為以主動晶圓為基礎而形成的積體電路。在此情形下，本體121的基材（base material）可為矽（Si）、鍺（Ge）、砷化鎵（GaAs）等。各式各樣的電路可形成於本體121上。多個連接墊122可將半導體晶片120電性連接至其他組件。各個連接墊122的材料可為例如鋁（Al）等的導電材料。在本體121上可形成曝露出連接墊122的鈍化層123，且鈍化層123可為氧化物膜、氮化物膜等，或氧化物層與氮化物層所構成的雙層。經由鈍化層123，連接墊122的下表面可具有相對於包封體130的下表面的台階。因此，在一定程度上可防止包封體130滲入連接墊122的下表面的現象。亦可在其他需要的位置上進一步配置絕緣層（未繪示）等。必要時，可進一步在半導體晶片120的主動面上形成重佈線層（未繪示），並可將凸塊（未繪示）等連接至連接墊122。
包封體130可保護第一連接構件110、半導體晶片120等。包封體130的包封形式不受特別限制，但形式可為包封體130環繞第一連接構件110的至少部分、半導體晶片120的至少部分等。舉例而言，包封體130可覆蓋第一連接構件110以及半導體晶片120的非主動面，且可填充貫穿孔110H的多個壁面與半導體晶片120的多個側表面之間的空間。另外，包封體130亦可填充半導體晶片120的鈍化層123與第二連接構件140之間的至少一部分空間。同時，包封體130可填充貫穿孔110H，藉以充當黏合劑，並視特定材料而減少半導體晶片120的彎曲（buckling）情況。
包封體130的材料不受特定限制。舉例而言，可使用絕緣材料作為包封體130的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與有機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電（PID）樹脂作為所述絕緣材料。
第二連接構件140可對半導體晶片120的多個連接墊122進行重新分佈。半導體晶片120中數十至數百個具有各種功能的連接墊122可藉由第二連接構件140而進行重新分佈，且可視功能而定，經由多個連接端子170而物理連接或電性連接至外源。第二連接構件140可包括第一絕緣層141a、第一重佈線層142a、第一通孔層143a、第二絕緣層141b、第二重佈線層142b以及第二通孔層143b。第一絕緣層141a配置於第一連接構件110上及半導體晶片120的主動面上，第一重佈線層142a配置於第一絕緣層141a上，第一通孔層143a將第一重佈線層142a與半導體晶片120的多個連接墊122彼此連接，第二絕緣層141b配置於第一絕緣層141a上，第二重佈線層142b配置於第二絕緣層141b上，且第二通孔層143b貫穿第二絕緣層141b且將第一重佈線層142a與第二重佈線層142b彼此連接。第一重佈線層142a及第二重佈線層142b可電性連接至半導體晶片120的多個連接墊122。
可使用絕緣材料作為各個絕緣層141a及各個絕緣層141b的材料。在此情況下，亦可使用例如感光成像介電（PID）樹脂等感光絕緣材料作為絕緣材料。亦即，絕緣層141a及絕緣層141b可為感光絕緣層。當絕緣層141a及絕緣層141b具有感光特性時，絕緣層141a及絕緣層141b可以較小的厚度形成，且可更容易達成通孔層143a及通孔層143b的精密間距。絕緣層141a及絕緣層141b可為包括絕緣樹脂及無機填料的感光絕緣層。當絕緣層141a及絕緣層141b為多層時，絕緣層141a的材料及絕緣層141b的材料可為彼此相同，必要時亦可為彼此不同。當絕緣層141a及絕緣層141b為多層時，絕緣層141a及絕緣層141b可視製程而彼此整合，進而使得各絕緣層之間的邊界亦可為不明顯。
重佈線層142a及重佈線層142b可用於對多個連接墊122實質上進行重新分佈。各個重佈線層142a及各個重佈線層142b的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層142a及重佈線層142b可視其對應層的設計而執行各種功能。舉例而言，重佈線層142a及重佈線層112b可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層142a及重佈線層142b可包括通孔接墊圖案、連接端子接墊圖案等。
在一個有第二連接構件140的重佈線層142a形成的平面區域中，當投影的方向垂直於半導體晶片120之主動面時，假如半導體晶片120的投影表面為扇入區域且環繞扇入區域的區域為扇出區域，如此，當線圖案142aL至少穿過扇入區域與扇出區域之間的邊界時，重佈線層142a可包括線寬增大的線圖案142aL。舉例而言，重佈線層142a可包括線圖案142aL，而線圖案142aL包括第一線部分及第二線部分，第一線部分具有第一線寬W1，第二線部分具有大於第一線寬W1的第二線寬W2。在此情況下，線圖案142aL的第二線部分可至少穿過扇入區域與扇出區域之間的邊界。換句話說，在線圖案142aL穿過扇入區域與扇出區域之間的邊界之前，線圖案142aL的線寬可從第一線部分的線寬變成第二線部份的線寬，而在線圖案142aL穿過扇入區域與扇出區域之間的邊界之後，線圖案142aL的線寬可再次改變，從第二線部分的線寬變成第一線部份的線寬。
更詳細而言，在一個有第二連接構件140的重佈線層142a形成的平面區域中，當扇出型半導體封裝100A在垂直於半導體晶片120之主動面的方向上投影時，假若半導體晶片120的投影表面為R1，第一連接構件110的投影表面為R2，且半導體晶片120及第一連接構件110之間的部分貫穿孔110H的投影表面為R3，在重佈線層142a中穿過區域R3然後再經過區域R1及區域R2的線圖案142aL在穿過區域R3時，其線寬可增大。舉例而言，重佈線層142a可包括線圖案142aL，而線圖案142aL包括第一線部分及第二線部分，第一線部分具有第一線寬W1，第二線部分具有大於第一線寬W1的第二線寬W2，且線圖案142aL的第二線部分的至少部分可與區域R3重疊。因此，即便在形成具有包括扇入區域及扇出區域之複雜結構的重佈線層142a的情況下，扇出型半導體封裝的板級可靠性亦可有效地改善。第二線部分的多個部分可配置於區域R3中，且第一線部分以及連接至第一線部分的第二線部分之其他部分可配置於區域R1中及區域R2中。視設計而定，線圖案142aL可為訊號線或電源線。各個線圖案142aL可連接至各個接墊圖案142aP，而各個接墊圖案142aP可充當其上形成有各個通孔（例如第一通孔143a及/或第二通孔143b）的著陸接墊（landing pads）。第一重佈線層141a的一個完整圖案（integral pattern）可包括形成於所述一個完整圖案之相對兩端的第一接墊圖案142aP及第二接墊圖案142aP，並可具有將第一接墊圖案142aP及第二接墊圖案142aP彼此連接的線圖案142aL。所述一個完整圖案的線圖案142aL具有一個沿著從第一接墊圖案142a至第二接墊圖案142aP的方向先增大然後再減小的寬度。具有最大寬度的線圖案142aL的中間部分（intermediate portion）可跨越區域R1與區域R3之間的邊界以及區域R2與區域R3之間的邊界。第一接墊圖案142aP與第二接墊圖案142aP的寬度可大於將所述中間部分連接至第一接墊圖案142aP與第二接墊圖案142aP的線圖案142aL之其他部分的寬度。在第一接墊圖案142aP與第二接墊圖案142aP為圓形的情況下，該圓形的直徑可大於將所述中間部分連接至第一接墊圖案142aP及第二接墊圖案142aP的線圖案142aL之其他部分的寬度W1，且該圓形的直徑可小於跨越區域R1與區域R3之間的邊界及區域R2與區域R3之間的邊界之中間部分的寬度W2。跨越區域R1與區域R3之間的邊界且具有寬度W2 的中間部分，其上方不直接形成通孔。同時，線圖案142aL等可類似地引入重佈線層142b中。亦即，重佈線層142a及重佈線層142b中都可引入線圖案142aL等。
在一個有第二連接構件140的重佈線層142a形成的平面區域中，可將自線圖案142aL斷接的擬圖案142aD配置於扇入區域的角落部分中，更具體而言，可配置於區域R3的角落部分。擬圖案142aD可延伸至區域R1的角落部分，並可延伸至鄰近於區域R3之角落部分的區域R2之部分。由於擬圖案142aD的金屬比高於線圖案142aL等的金屬比，因此擬圖案142aD面對應力可比線圖案142aL更加堅固。同時，設計成在線圖案142aL之間穿過對應部分的線圖案142aL’可經配置而繞過配置於扇入區域之角落部分中的擬圖案142aD所佔據的區域，更具體而言，繞過區域R3的角落部分。因此，施加於線圖案142aL’上的對應區域的應力，其影響可顯著減少。擬圖案142aD可與線圖案142aL電性隔離。各個擬圖案142aD亦可以導電材料形成，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。擬圖案142aD的形狀不受特定限制，但可為實心圖案形狀、孔洞圖案形狀等數種形狀。同時，雖然圖式中未詳細繪示，線圖案142aL、擬圖案142aD等可類似地引入重佈線層142b中。重佈線層142a及重佈線層142b中都可引入這些線圖案142aL、擬圖案142aD等。
通孔層143a及通孔層143b可將形成於不同層上的重佈線層142a、重佈線層142b及多個連接墊122等彼此電性連接，從而在扇出型半導體封裝100A中形成電性通路（electrical path）。各個通孔層143a及各個通孔層143b的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。各個通孔層143a及各個通孔層143b可以導電材料完全填充，或者導電材料也可沿著每個通孔的壁面形成。另外，各個通孔層143a及各個通孔層143b可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。
鈍化層150可保護第二連接構件140免受外部物理性或化學性損傷。鈍化層150可具有多個開口151，且多個開口151曝露第二連接構件140的重佈線層142b的至少部分。在鈍化層150中形成的開口151之數量可為數十至數千個。鈍化層150的材料不受特定限制。舉例而言，可使用絕緣材料作為鈍化層150的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與有機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用阻焊劑（solder resist）。
凸塊下金屬層160可改善連接端子170的連接可靠性，藉以改善扇出型半導體封裝100A的板級可靠性。凸塊下金屬層160可連接至被鈍化層150的開口151所曝露的第二連接構件140的重佈線層142b。可藉由習知金屬化方法，使用習知導電金屬（例如金屬）以在鈍化層150的開口151中形成凸塊下金屬層160，但並非僅限於此。
多個連接端子170可在外部物理連接或電性連接扇出型半導體封裝100A。舉例而言，扇出型半導體封裝100A可經由多個連接端子170安裝於電子裝置的主板上。各個連接端子170可由例如焊料等的導電材料形成。然而，此僅為舉例說明，且各個連接端子170的材料並不特別以此為限。各個連接端子170可為接腳（land）、球、引腳等。連接端子170可形成為多層結構或單層結構。當連接端子170形成為多層結構時，連接端子170可包括銅（Cu）柱及焊料。當連接端子170形成為單層結構時，連接端子170可包括錫-銀焊料或銅（Cu）。然而，此僅為舉例說明，多個連接端子170並不以此為限。
連接端子170的數目、間隔或配置等不受特別限制，且可由此項技術領域中具有通常知識者視設計細節而充分修改。舉例而言，連接端子170可根據連接墊122的數量而設置為數十至數千的數量，亦或可設置為數十至數千或更多的數量或是數十至數千或更少的數量。當連接端子170為焊球時，連接端子170可覆蓋延伸至鈍化層150一個表面上的凸塊下金屬層160的多個側表面，而連接可靠性可更加優異。
多個連接端子170中至少一者可配置於扇出區域中。所述扇出區域為半導體晶片120所配置的區域之外的區域。扇出型封裝相較於扇入型封裝而言可具有優異的可靠性，並可實施多個輸入/輸出（I/O）端子，且有利於三維（3D）互連。另外，相較於球柵陣列（ball grid array，BGA）封裝、接腳柵陣列（land grid array，LGA）封裝等而言，扇出型封裝可被製造成具有較小的厚度，且可具有價格競爭力。
同時，雖然圖式中未繪示，若有必要，貫穿孔110H的壁面上可形成金屬薄膜以散熱或阻擋電磁波。另外，若有必要，貫穿孔110H中可配置執行相同功能或不同功能的多個半導體晶片120。另外，若有必要，貫穿孔110H中可配置單獨的被動組件，例如電感器、電容器等。另外，若有必要，鈍化層150的一個表面上可配置被動組件，例如包括電感器、電容器等的表面安裝技術（SMT）組件。
圖11為說明扇出型半導體封裝的另一實施例的剖面示意圖。
參照圖式，根據本揭露另一例示性實施例，在扇出型半導體封裝100B中，第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b以及第三重佈線層112c。第一絕緣層111a接觸第二連接構件140，第一重佈線層112a接觸第二連接構件140且嵌入第一絕緣層111a中，第二重佈線層112b配置於第一絕緣層111a的另一個表面上，該另一個表面相對於有第一重佈線層112a嵌入的第一絕緣層111a的一個表面，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第二重佈線層112b，且第三重佈線層112c配置於第二絕緣層111b上。第一重佈線層112a、第二重佈線層112b及第三重佈線層112c可電性連接至連接墊122。分別來說，第一重佈線層112a及第二重佈線層112b可經由貫穿第一絕緣層111a的第一通孔113a彼此電性連接，而第二重佈線層112b及第三重佈線層112c可經由貫穿第二絕緣層111b的第二通孔113b彼此電性連接。
當第一重佈線層112a嵌入第一絕緣層111a中時，因第一重佈線層112a的厚度而產生的台階可顯著地降低，且第二連接構件140的絕緣距離可因而成為常數（constant）。亦即，從第二連接構件140的第一重佈線層142a到第一絕緣層111a下表面的距離以及從第二連接構件140的第一重佈線層142a到半導體晶片120的連接墊122a的距離，這兩者之間的差值可小於第一重佈線層112a的厚度。因此，可容易達成第二連接構件140的高密度佈線設計。
第一連接構件110的第一重佈線層112a的下表面可配置在高於半導體晶片120的連接墊122的下表面的水平高度上。另外，第二連接構件140的第一重佈線層142a與第一連接構件110的第一重佈線層112a之間的距離可大於第二連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第一重佈線層112a可凹陷於絕緣層111中。如上所述，當第一重佈線層112a凹陷於第一絕緣層111a中，進而使得第一絕緣層111a的下表面與第一重佈線層112a的下表面之間具有台階時，包封體130的材料滲透而污染第一重佈線層112a的現象可得以防止。第一連接構件110的第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。第一連接構件110所的形成厚度可以與半導體晶片120的厚度對應。因此，形成於第一連接構件110中的第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
第一連接構件110的重佈線層112a、重佈線層112b及重佈線層112c的厚度可大於第二連接構件140的重佈線層142a及重佈線層142b的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，因此視第一連接構件110的規格而定，可形成較大尺寸的重佈線層112a、重佈線層112b及重佈線層112c。另一方面，考量薄度（thinness），第二連接構件140的重佈線層142a及重佈線層142b可形成為相對小於重佈線層112a、重佈線層112b及重佈線層112c的尺寸。
各個絕緣層111a及各個絕緣層111b的材料並不受特別限制。舉例而言，可使用絕緣材料作為各個絕緣層111a及各個絕緣層111b的材料。在此情況下，所述絕緣材料可為熱固性樹脂，例如環氧樹脂；熱塑性樹脂，例如聚醯亞胺樹脂；將熱固性樹脂或熱塑性樹脂與有機填料混合的樹脂或是將熱固性樹脂或熱塑性樹脂與無機填料一起浸入玻璃纖維（或玻璃布，或玻璃纖維布）等核心材料中的樹脂，例如預浸體、味之素構成膜、FR-4、雙馬來醯亞胺三嗪等。或者，亦可使用感光成像介電（PID）樹脂作為所述絕緣材料。
重佈線層112a、重佈線層112b及重佈線層112c可用於對半導體晶片120的多個連接墊122進行重新分佈。各個重佈線層112a、各個重佈線層112b及各個重佈線層112c的材料可為導電材料，例如銅（Cu）、鋁（Al）、銀（Ag）、錫（Sn）、金（Au）、鎳（Ni）、鉛（Pb）、鈦（Ti）或其合金。重佈線層112a、重佈線層112b及重佈線層112c可視其對應層的設計而執行各種功能。舉例而言，重佈線層112a、重佈線層112b及重佈線層112c可包括接地圖案、電源圖案、訊號圖案等。此處，訊號圖案可包括除接地圖案、電源圖案等之外的各種訊號，例如資料訊號等。另外，重佈線層112a、重佈線層112b及重佈線層112c可包括通孔接墊、焊線接墊（wire pads）、連接端子接墊等。
通孔113a及通孔113b可將形成於不同層上的重佈線層112a、重佈線層112b及重佈線層112c彼此電性連接，以在第一連接構件110中形成電性通路。各個通孔113及各個通孔113b的材料可為導電材料。各個通孔113a及各個通孔113b可以導電材料完全填充，或者導電材料也可沿著各個通孔孔洞的壁面形成。另外，各個通孔113a及各個通孔113b可具有在相關技術中已知的所有形狀，例如錐形、圓柱形等。當第一通孔113a的孔洞形成時，第一重佈線層112a的一些接墊可作為終止元件（stopper），因此，讓各個第一通孔113a具有上表面寬度大於下表面寬度的錐形可有利於製程。在此情況下，第一通孔113a可與第二重佈線層112b的接墊圖案整合。另外，當第二通孔113b的孔洞形成時，第二重佈線層112b的一些接墊可作為終止元件，因此，讓各個第二通孔113b具有上表面寬度大於下表面寬度的錐形可有利於製程。在此情況下，第二通孔113b可與第三重佈線層112c的接墊圖案整合。
除上述配置之外的其他配置的說明等與上述重疊，因此不再予以贅述。
圖12為說明扇出型半導體封裝的另一實施例的剖面示意圖。
參照圖式，根據本揭露另一例示性實施例，在扇出型半導體封裝100C中，第一連接構件110可包括第一絕緣層111a、第一重佈線層112a、第二重佈線層112b、第二絕緣層111b、第三重佈線層112c、第三絕緣層111c及第四重佈線層112d。第一重佈線層112a及第二重佈線層112b分別配置於第一絕緣層111a的相對表面上，第二絕緣層111b配置於第一絕緣層111a上且覆蓋第一重佈線層112a，第三重佈線層112c配置於第二絕緣層111b上，第三絕緣層111c配置於第一絕緣層111a上且覆蓋第二重佈線層112b，且第四重佈線層112d配置於第三絕緣層111c上。第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可電性連接至連接墊122。由於第一連接構件110可包括數量較多的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d，因此可進一步簡化第二連接構件140。因此，因第二連接構件140形成製程中出現的缺陷而導致的良率下降問題可獲得抑制。同時，第一重佈線層112a、第二重佈線層112b、第三重佈線層112c及第四重佈線層112d可藉由分別貫穿第一絕緣層111a、第二絕緣層111b及第三絕緣層111c的第一通孔113a、第二通孔113b及第三通孔113c而彼此電性連接。
第一絕緣層111a的厚度可大於第二絕緣層111b的厚度及第三絕緣層111c的厚度。第一絕緣層111a基本上可為相對較厚以維持剛性，且第二絕緣層111b及第三絕緣層111c可被引入以形成較大量的重佈線層112c及重佈線層112d。第一絕緣層111a所包括的絕緣材料可不同於第二絕緣層111b及第三絕緣層111c的絕緣材料。舉例而言，第一絕緣層111a可例如為包括核心材料、填料及絕緣樹脂的預浸體，且第二絕緣層111b及第三絕緣層111c可為包括填料及絕緣樹脂的味之素構成膜或感光成像介電（PID）膜。然而，第一絕緣層111a的材料以及第二絕緣層111b及第三絕緣層111c的材料並非僅限於此。相似地，貫穿第一絕緣層111a的第一通孔113a的直徑可大於貫穿第二絕緣層111b的第二通孔113b的直徑以及貫穿第三絕緣層111c的第三通孔113c的直徑。
第一連接構件110的第三重佈線層112c的下表面可配置在低於半導體晶片120的連接墊122的下表面的水平高度上。另外，第二連接構件140的第一重佈線層142a與第一連接構件110的第三重佈線層112c之間的距離可小於第二連接構件140的第一重佈線層142a與半導體晶片120的連接墊122之間的距離。此處，第三重佈線層112c可以突出的形式配置於第二絕緣層111b上，從而接觸第二連接構件140。第一連接構件110的第一重佈線層112a及第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。第一連接構件110可以與半導體晶片120的厚度對應的厚度而形成。因此，形成於第一連接構件110中的第一重佈線層112a及第二重佈線層112b可配置在半導體晶片120的主動面與非主動面之間的水平高度上。
第一連接構件110的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d的厚度可大於第二連接構件140的重佈線層142a及重佈線層142b的厚度。由於第一連接構件110的厚度可等於或大於半導體晶片120的厚度，因此亦可形成具有較大尺寸的重佈線層112a、重佈線層112b、重佈線層112c及重佈線層112d。另一方面，考量薄度，可形成尺寸相對較小的第二連接構件140的重佈線層142a及重佈線層142b。
除上述配置之外的其他配置的說明等與上述重疊，因此不再予以贅述。
圖13為說明扇出型半導體封裝的板級翹曲行為（board level warpage behavior）的示意圖。
參照圖式，可理解的是，當扇出型半導體封裝100’安裝於板200’時，高溫下的翹曲行為是有別於室溫下的翹曲行為的。因此，即便在形成具有包括扇入區域及扇出區域之複雜結構的重佈線層142a的情況下，扇出型半導體封裝的板級可靠性仍可能是有問題的。特別是，若區域R3是對應於一個固定區域，而此固定區域的翹曲行為有週期性反相變化的情況，則在此區域R3中可累積最大的物理應力，而此種可靠性問題在重佈線層通過區域R1和區域R2時所穿過的區域R3中可能是最嚴重的，如上所述。然而，在上述之扇出型半導體封裝100A、扇出型半導體封裝100B、扇出型半導體封裝100C中，可透過區域R3的重佈線層的設計來有效地解決此種板級可靠性問題。
如上所述，根據本揭露的例示性實施例，可提供一種板級可靠性優異的扇出型半導體封裝。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾。
100A、100B、100C、100’‧‧‧扇出型半導體封裝
110‧‧‧第一連接構件
110H‧‧‧貫穿孔
111‧‧‧絕緣層
111a‧‧‧第一絕緣層
111b‧‧‧第二絕緣層
111c‧‧‧第三絕緣層
112a‧‧‧第一重佈線層
112b‧‧‧第二重佈線層
112c‧‧‧第三重佈線層
112d‧‧‧第四重佈線層
113a‧‧‧第一通孔
113b‧‧‧第二通孔
113c‧‧‧第三通孔
120‧‧‧半導體晶片
121‧‧‧本體
122‧‧‧連接墊
123‧‧‧鈍化層
130‧‧‧包封體
140‧‧‧第二連接構件
141a‧‧‧第一絕緣層
141b‧‧‧第二絕緣層
142a‧‧‧第一重佈線層
142aD‧‧‧擬圖案
142aL‧‧‧線圖案
142aL’‧‧‧線圖案
142aP‧‧‧接墊圖案
142b‧‧‧第二重佈線層
143a‧‧‧第一通孔層
143b‧‧‧第二通孔層
150‧‧‧鈍化層
151‧‧‧開口
160‧‧‧凸塊下金屬層
170‧‧‧連接端子
200’‧‧‧板
1000‧‧‧電子裝置
1010‧‧‧母板
1020‧‧‧晶片相關組件
1030‧‧‧網路相關組件
1040‧‧‧其他組件
1050‧‧‧照相機模組
1060‧‧‧天線
1070‧‧‧顯示器裝置
1080‧‧‧電池
1090‧‧‧訊號線
1100‧‧‧智慧型電話
1110‧‧‧主板
1101‧‧‧本體
1130‧‧‧照相機模組
2100‧‧‧扇出型半導體封裝
2120‧‧‧半導體晶片
2121‧‧‧本體
2122‧‧‧連接墊
2130‧‧‧包封體
2140‧‧‧連接構件
2141‧‧‧絕緣層
2142‧‧‧重佈線層
2143‧‧‧通孔
2150‧‧‧鈍化層
2200‧‧‧扇入型半導體封裝
2220‧‧‧半導體晶片
2221‧‧‧本體
2222‧‧‧連接墊
2223‧‧‧鈍化層
2240‧‧‧連接構件
2241‧‧‧絕緣層
2242‧‧‧佈線圖案
2243‧‧‧通孔
2243h‧‧‧通孔孔洞
2250‧‧‧鈍化層
2251‧‧‧開口
2260‧‧‧凸塊下金屬層
2270‧‧‧焊球
2280‧‧‧底部填充樹脂
2290‧‧‧模製材料
2301、2302‧‧‧中介基板
2500‧‧‧主板
R1、R2、R3‧‧‧區域
W1‧‧‧第一線寬
W2‧‧‧第二線寬
為讓本揭露的上述及其他樣態、特徵及優點更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下：圖1為說明電子裝置系統的一實施例的方塊示意圖。
圖2為說明電子裝置的一實施例的立體示意圖。
圖3A及圖3B為說明扇入型半導體封裝在封裝前及封裝後狀態的剖面示意圖。
圖4為說明扇入型半導體封裝的封裝製程的剖面示意圖。
圖5為說明扇入型半導體封裝安裝於中介基板上且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖6為說明扇入型半導體封裝嵌入中介基板中且最終安裝於電子裝置的主板上之情形的剖面示意圖。
圖7為說明扇出型半導體封裝的剖面示意圖。
圖8為說明扇出型半導體封裝安裝於電子裝置的主板上的情形的剖面示意圖。
圖9為說明扇出型半導體封裝的一實施例的剖面示意圖。
圖10為說明圖9的重佈線層區域的平面示意圖。
圖11為說明扇出型半導體封裝的另一實施例的剖面示意圖。
圖12為說明扇出型半導體封裝的另一實施例的剖面示意圖。
圖13為說明扇出型半導體封裝的板級翹曲行為的示意圖。

Claims (19)

  1. 一種扇出型半導體封裝，包括：半導體晶片，具有主動面以及與所述主動面相對的非主動面，所述主動面上配置多個連接墊；包封體，包封所述半導體晶片的至少部分；以及第一連接構件，配置於所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片之所述多個連接墊的重佈線層，其中所述重佈線層包括具有第一線部分及第二線部分的線圖案，所述第一線部分具有第一線寬，所述第二線部分連接至所述第一線部分且具有大於所述第一線寬的第二線寬，且扇入區域為所述半導體晶片在垂直於所述主動面的方向上投影的投影表面，扇出區域為環繞所述扇入區域的區域，且所述第二線部分至少穿過所述扇入區域與所述扇出區域之間的邊界。
  2. 如申請專利範圍第1項所述的扇出型半導體封裝，其中在所述線圖案穿過所述扇入區域與所述扇出區域之間的所述邊界之前，所述線圖案從所述第一線寬變成所述第二線寬，且在所述線圖案穿過所述扇入區域與所述扇出區域之間的所述邊界之後，所述線圖案從所述第二線寬變成所述第一線寬。
  3. 如申請專利範圍第1項所述的扇出型半導體封裝，更包括自所述線圖案斷接的多個擬圖案，且所述多個擬圖案配置於所述扇入區域的角落部分中。
  4. 如申請專利範圍第3項所述的扇出型半導體封裝，其中所述線圖案中至少一者繞過所述擬圖案所佔據的區域以穿過所述扇入區域與所述扇出區域之間的所述邊界。
  5. 如申請專利範圍第1項所述的扇出型半導體封裝，其中所述第一連接構件包括多個絕緣層以及分別配置於所述多個絕緣層上的多個重佈線層，且所述多個重佈線層中每一者包括所述線圖案。
  6. 如申請專利範圍第5項所述的扇出型半導體封裝，更包括自所述線圖案斷接的多個擬圖案，所述多個擬圖案配置於所述多個重佈線層中每一者的所述扇入區域的角落部分中。
  7. 一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔；半導體晶片，配置於所述第一連接構件的所述貫穿孔中並具有主動面以及與所述主動面相對的非主動面，所述主動面上配置多個連接墊；包封體，包封所述第一連接構件的至少部分以及所述半導體晶片的至少部分；以及第二連接構件，配置於所述第一連接構件上及所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片之所述多個連接墊的重佈線層， 其中所述重佈線層包括具有第一線部分及第二線部分的線圖案，所述第一線部分具有第一線寬，所述第二線部分連接至所述第一線部分且具有大於所述第一線寬的第二線寬，區域R1為所述半導體晶片在垂直於所述半導體晶片的所述主動面的方向上投影至有所述第二連接構件的所述重佈線層形成的一個平面區域上的投影表面，區域R2為所述第一連接構件在垂直於所述半導體晶片的所述主動面的方向上投影至所述一個平面區域上的投影表面，區域R3為所述半導體晶片及所述第一連接構件之間的部分所述貫穿孔在垂直於所述半導體晶片的所述主動面的方向上投影至所述一個平面區域上的投影表面，且所述線圖案的所述第二線部分的至少部分與所述區域R3重疊。
  8. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第二線部分的所述至少部分配置於所述區域R3中，且所述第一線部分以及連接至所述第一線部分的所述第二線部分的其他部分配置於所述區域R1中及所述區域R2中。
  9. 如申請專利範圍第7項所述的扇出型半導體封裝，更包括自所述線圖案斷接的多個擬圖案，所述多個擬圖案配置於所述區域R3的角落部分中。
  10. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、第一重佈線層及第二重佈線層，所述第一重佈線層接觸所述第二連接構件且嵌入所述第一絕緣層中，所述第二重佈線層配置於所述第一絕緣層的另一個表面 上，所述另一個表面相對於有所述第一重佈線層嵌入的所述第一絕緣層的一個表面，且所述第一重佈線層及所述第二重佈線層電性連接至所述多個連接墊。
  11. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一連接構件更包括配置於所述第一絕緣層上且覆蓋所述第二重佈線層的第二絕緣層以及配置於所述第二絕緣層上的第三重佈線層，且所述第三重佈線層電性連接至所述多個連接墊。
  12. 如申請專利範圍第10項所述的扇出型半導體封裝，其中所述第一重佈線層的下表面具有相對於所述第一絕緣層的下表面的台階。
  13. 如申請專利範圍第7項所述的扇出型半導體封裝，其中所述第一連接構件包括第一絕緣層、分別配置於所述第一絕緣層相對表面上的第一重佈線層及第二重佈線層、配置於所述第一絕緣層上並覆蓋所述第一重佈線層的第二絕緣層，以及配置於所述第二絕緣層上的第三重佈線層，且所述第一重佈線層、所述第二重佈線層及所述第三重佈線層電性連接至所述多個連接墊。
  14. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述第一連接構件更包括配置於所述第一絕緣層上並覆蓋所述 第二重佈線層的第三絕緣層以及配置於所述第三絕緣層上的第四重佈線層，且所述第四重佈線層電性連接至所述多個連接墊。
  15. 如申請專利範圍第13項所述的扇出型半導體封裝，其中所述第一絕緣層的厚度大於所述第二絕緣層的厚度。
  16. 一種扇出型半導體封裝，包括：第一連接構件，具有貫穿孔；半導體晶片，配置於所述第一連接構件的所述貫穿孔中並具有主動面以及與所述主動面相對的非主動面，所述主動面上配置多個連接墊；包封體，包封所述第一連接構件的至少部分以及所述半導體晶片的至少部分；以及第二連接構件，配置於所述第一連接構件上及所述半導體晶片的所述主動面上，且包括電性連接至所述半導體晶片之所述多個連接墊的重佈線層，其中所述重佈線層包括圖案，且所述圖案包括構成所述圖案之相對兩端的第一接墊圖案及第二接墊圖案以及將所述第一接墊圖案及所述第二接墊圖案彼此連接的線圖案，區域R1為所述半導體晶片在垂直於所述半導體晶片的所述主動面的方向上投影至有所述第二連接構件的所述重佈線層形成的一個平面區域上的投影表面，區域R2為所述第一連接構件在垂直於所述半導體晶片的所述主動面的方向上投影至所述一個平面 區域上的投影表面，區域R3為所述半導體晶片及所述第一連接構件之間的部分所述貫穿孔在垂直於所述半導體晶片的所述主動面的方向上投影至所述一個平面區域上的投影表面，且所述線圖案包括中間部分、第一部分及第二部分，所述中間部分跨越所述區域R1與所述區域R3之間的邊界及所述區域R2與所述區域R3之間的邊界，所述第一部分將所述中間部分連接至所述第一接墊圖案，所述第二部分將所述中間部分連接至所述第二接墊圖案，且所述第一部分的寬度小於所述中間部分的寬度及所述第一接墊圖案的寬度，且所述第二部分的寬度小於所述中間部分的寬度及所述第二接墊圖案的寬度，其中各個寬度在垂直於所述圖案從所述第一接墊圖案至所述第二接墊圖案的路徑的方向上予以定義。
  17. 如申請專利範圍第16項所述的扇出型半導體封裝，其中所述重佈線層更包括配置於所述區域R3的角落上的擬圖案，其中所述擬圖案與所述重佈線層的所有其他部分電性隔離。
  18. 如申請專利範圍第16項所述的扇出型半導體封裝，其中第一通孔直接形成於所述第一接墊圖案上，且第二通孔直接形成於所述第二接墊圖案上。
  19. 如申請專利範圍第16項所述的扇出型半導體封裝，其中在所述中間部分上不直接形成通孔。
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