JP2001284819A

JP2001284819A - 積層回路基板

Info

Publication number: JP2001284819A
Application number: JP2000095466A
Authority: JP
Inventors: Tsutomu Oda; 勉小田
Original assignee: Kyocera Corp
Current assignee: Kyocera Corp
Priority date: 2000-03-30
Filing date: 2000-03-30
Publication date: 2001-10-12

Abstract

(57)【要約】【課題】インダクタ、コンデンサを内部配線で形成して
も、各インダクタ、コンデンサと配線パターンとなる内
部配線との干渉を抑制し、優れた電気特性を確保できる
積層回路基板を提供する。【解決手段】複数の誘電体層１ａ〜１ｅが積層一体化し
た積層基体１内に、Ａｇ系又はＣｕ系の金属材料を主成
分とする内部配線３が形成されてなる積層回路基板１０
において、前記誘電体層１ａ〜１ｅの層間に、内部配線
３の一部を被覆する低誘電率材料の被覆部８を介在させ
た。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、低温、例えば８０
０〜１０５０℃で焼成可能な回路基板に関するものであ
り、特に、インダクタ、コンデンサなどの高周波回路を
具備した積層回路基板に関するものである。

【０００２】

【従来技術】従来より、焼成温度を８００〜１０５０℃
と比較的低い温度で焼成可能な材料を用いた単板、積層
回路基板が提案されている。

【０００３】例えば、積層回路基板は、複数の誘電体層
が積層した成る積層気体からなり、この積層基体の各層
間に、高周波回路を形成するための内部配線が配置さ
れ、同時に、誘電体層の厚み方向に、所定内部配線導体
を接続するビアホール導体が形成され、さらに、積層基
体の表面に、ＩＣチップなどの各種チップ状電子部品を
搭載するための所定表面配線層及び該配線層を保護する
オーバーコートガラスが夫々形成されている。

【０００４】表層配線層及び内部配線の導電率を高め、
回路の高速化のために、積層基体に形成する導体とし
て、Ａｇ系の導体やＣｕ系の導体などの低融点金属材料
が使用されている。

【０００５】また、誘電体層としては、これらＡｇ系な
どの低融点金属材料の融点から、低温（８００〜１０５
０℃）で焼成可能なガラスーセラミック層が用いられ
る。

【０００６】上述の表層配線層は、チップ状電子部品な
どを搭載するため、最外層となる誘電体層に対して、強
い接着強度が必要どされる。このため、表面配線層に
は、無機バインダーを多量に添加し接着強度を向上し、
または、Ｖ₂Ｏ₅を添加し誘電体層との界面に結晶構造を
形成して接着強度の向上を図っていた。

【０００７】また、積層回路基板の高密度実装に対する
要求は、近年益々強くなり、積層基体の内部に、高周波
回路で多用されてるインダクタ、コンデンサなどの内装
し、小型化を図っていた。このインダクスは、内部配線
を所定幅で、所定長さで形成することにより達成され、
コンデンサは、異なる誘電体層間に互いに対向する平面
状の内部配線を形成することにより達成される。

【０００８】

【発明が解決しようとする課題】従来は、インダクタ、
コンデンサを導体配線及び誘電体を用いる場合、小型化
を図るために、誘電体層を高誘電率化していた。

【０００９】しかし、誘電体層の高誘電率により、各内
部配線間どうし（所定インダクタンスやコンデンサを形
成する内部配線を含む）や内部配線と表面配線などとの
間に干渉が生じ、電気特性の劣化が生じてしまう。この
ため、干渉が発生しない程度にまで間隔を広げなくては
ならず、小型化の妨げとなっていた。

【００１０】そして、各インダクタ、コンデンサなどを
形成する内部配線間の干渉は、一定の間隔の距離を設け
ることで解消できるが、各インダクタ、コンデンサなど
を形成する内部配線と、これらの内部配線と接続した
り、近接配置される配線パターンとなる内部配線との間
において、干渉を避けることが出来ず、その結果、イン
ダクタンス、コンデンサの電気特性の劣化は避けられな
いことが多かった。

【００１１】そのため、複数の誘電体層の少なくとも１
層に、低誘電率の誘電体層を用いなければならず、多く
の積層数でインダクタ、コンデンサを形成することがで
きず、製造コストの著しい増大となる問題点があった。

【００１２】また、高誘電率の誘電体層と高誘電率の誘
電体層を組み合わせて、コンデンサ、インダクタンス間
の干渉を抑えることもあるが、異種の材料を面で接合す
ると、焼成収縮差、熱膨張差が生じて信頼性を確保でき
ないため、非常に限定された構造になるという問題があ
った。

【００１３】本発明は、上述の問題に鑑みて案出された
ものであり、その目的は、インダクタ、コンデンサを内
部配線で形成しても、各インダクタ、コンデンサと配線
パターンとなる内部配線との干渉を抑制し、優れた電気
特性を確保できる積層回路基板を提供するものである。

【００１４】

【課題を解決するための手段】本発明は、複数の誘電体
層が積層一体化した積層基体内に、Ａｇ系又はＣｕ系の
金属材料を主成分とする内部配線が形成されてなる積層
回路基板において、前記誘電体層の層間に、内部配線の
一部を被覆する低誘電率材料の被覆部を介在させたこと
を特徴とする積層回路基板である。即ち、コンデンサや
インダクタンス成分を構成する内部配線から所定回路網
を構成する内部配線に結合しないよに、所定回路網の内
部配線に被覆部を被覆したものである。

【００１５】また、好ましくは、前記被覆部は、誘電率
１０未満の絶縁材料あり、厚みが２０〜４０μｍであ
る。

【作用】本発明では、誘電率１０を越える誘電体層が積
層してなる積層基体の層間に、Ａｇ系またはＣｕ系の導
体材料の配線導体で、インダクタ、コンデンサを積層回
路基板に小型に形成することが達成できる。

【００１６】各インダクタ、コンデンサとなる内部配線
に接続する配線パターンとして動作する内部配線の一
部、即ち誘電体層との層間には、この内部配線の一部を
被覆し、インダクタンス、コンデンサとの干渉を防止す
る低誘電率材料（誘電体率１０未満）が被覆されてい
る。従って、インダクタンス、コンデンサと内部配線と
の間の距離を離さなくとも、干渉や浮遊容量の発生を抑
えることができる。即ち、回路設計上の自由度が広く、
かつ、汎用性に優れた回路基板となる。

【００１７】

【発明の実施の形態】以下、本発明の積層回路基板を図
面に基づいて説明する。図１は、本発明に係る積層回路
基板の断面図である。

【００１８】図１において、１０は積層回路基板であ
り、１は積層基体（以下、積層体という）、２は積層体
１の表面に形成した表面配線層、３は積層体１内の形成
された内部配線導体、４は積層体１内の形成されたビア
ホール導体、５は積層体１の表面に搭載したＩＣチップ
などのチップ状電子部品である。尚、り、６は他の電子
部品である。また、７は積層体１の表面に形成した表層
配線層を覆うオーバーコートガラスである。８は、配線
導体とインダクタ、コンデンサとの干渉を抑制するため
の被覆部である。

【００１９】積層体１を構成する誘電体層１ａ〜１ｅ
は、ガラスーセラミック材料からなり、各誘電体層１ａ
〜１ｅの各層間には、所定回路網を達成する配線パター
ン、容量成分を形成するための容量電極、インダクタン
ス成分を形成するインダクタ導体となる内部配線３が配
置されている。

【００２０】また、誘電体層１ａ〜１ｅには、その層の
厚み方向を貫くビアホール導体４が形成されている。

【００２１】誘電体層１ａ〜１ｅは、例えば８００〜１
０５０℃前後の比較的低い温度で焼成可能にするガラス
ーセラミック材料からなる。具体的なセラミック材料と
しては、チタン酸マグネシウム、チタン酸カルシウムな
どの高誘電率材料が例示できる。また、ガラス材料とし
ては、複数の金属酸化物を含むガラスフリットを焼成処
理することによって、コージェライト、ムライト、アノ
ーサイト、セルジアン、スピネル、ガーナイト、ウイレ
マイト、ドロマイト、ペタライトやその置換誘導体の結
晶を少なくとも１種類を析出するものである。この誘電
体層１ａ〜１ｅの厚みは、例えば１００〜３００μｍ程
度である。

【００２２】被覆部８は、ガラス−セラミックからな
り、具体的なセラミック材料としては、クリストバライ
ト、石英、コランダム（αアルミナ）、ムライト、コー
ジライト、フォルステライトなどが例示できる。また、
ガラス材料として複数の金属酸化物を含むガラスフリッ
トを焼成処理することによって、コージェライト、ムラ
イト、アノーサイト、セルジアン、スピネル、ガーナイ
ト、ウイレマイト、ドロマイト、ペタライトやその置換
誘導体の結晶を少なくとも１種類を析出するものであ
る。この被覆部８は、誘電体層１ａ〜１ｅに比較して、
誘電体率が非常に低いものとなり、その厚みは２０〜４
０μｍ程度である。

【００２３】内部配線３、ビアホール導体４は、Ａｇ系
（Ａｇ単体、Ａｇ−ＰｄなどのＡｇ合金）など導体膜
（導体）からなり、内部配線３の厚みは８〜１５μｍ程
度であり、ビアホール導体４の直径は、任意な値とする
ことができるが、例えば直径は８０〜２５０μｍであ
る。

【００２４】また、積層体１の表面には、キャビティー
部５１が形成されており、このキャビティー部５１内に
ＩＣチップなどチップ状電子部品５が配置され、内部導
体３からキャビティー部５１の底面に延出した内部導体
３にバンプなどによって接続されている。このＩＣチッ
プ５は、図では省略しているが、キャビティー部５１内
に樹脂などが充填されたり、また、キャビティー部５１
を封止する蓋体が被着される。

【００２５】また、積層体１の表面には、表面配線層２
が形成されている。表面配線層２は、Ａｇ系（Ａｇ単
体、Ａｇ−ＰｔなどのＡｇ合金）導体膜からなる。

【００２６】表面配線層２は、主に表面での所定回路を
構成する配線パターン、配線を諸兄半田を介して接合さ
れる電子部品６の接続パッド、厚膜抵抗膜、厚膜コンデ
ンサ素子の端子電極、誘電体層１ａから露出するビアホ
ール導体４と接続手段などになる。

【００２７】オーバーコートガラス７は、表面配線層２
の保護を目的として、導体膜を覆うように形成する。

【００２８】ここで、図１中、丸印で示しように、例え
ば誘電体層１ｃを挟んで互いに対向する平面状内部配線
３間には容量成分Ｃが発生する。また、誘電体層１ｃ、
１ｄ上に、所定導体幅で、所定長さの内部配線３で、イ
ンダクタンス成分を達成している。具体的に構造は図２
の誘電体層１ｃ〜１ｅのみ内部配線３を中心に示した部
分分解図で示す。

【００２９】誘電体層１ｃ上に形成された平面状の内部
配線３１は、誘電体層１ｃを介して、誘電体層１ｄ上に
形成された平面状の内部配線３２に対向している。ま
た、内部配線３３は、内部配線３４に対向している。こ
れらによって、容量成分Ｃが発生する。また、誘電体層
１ｃ上に形成された内部導体３５によって、所定インダ
クタンス成分Ｌが発生する。また、誘電体層１ｄ上に形
成された内部導体３６によって、所定インダクタンス成
分Ｌが発生する。

【００３０】この図２では、容量成分Ｃとインダクタン
ス成分Ｌとが接続され、一種の共振回路を構成している
ことなる。

【００３１】また、図１及び図２に示すように、誘電体
層１ｅ上に形成された所定配線パターンとなる内部配線
３（図２では３７）上には、低誘電率の被覆部８が被着
形成されている。この被覆部８は、内部配線３（図２で
は３７）と容量成分Ｃを形成する内部配線３（図２では
３２、３４）、インダクタンス成分Ｌを形成する内部導
体（図２では３６）との間の干渉や不要な浮遊容量を低
減するために形成されている。

【００３２】即ち、仮に、内部配線３（図２では３２）
と内部導体（図２では３７）との間に不要な浮遊容量が
発生しても、異なる誘電体率の層により、その容量が直
列接続となり、全体として、容量成分が小さくなる。し
かも、被覆部８の誘電率が小さいため、浮遊容量成分を
さらに有効に抑えることができる。

【００３３】上述の積層回路基板の製造方法について説
明する。

【００３４】まず、誘電体層１ａ〜１ｅとなるガラスー
セラミック材料から成る誘電体グリーンシートを形成す
る。具体的には、セラミック粉末、低融点ガラス成分の
フリット、有機バインダ、有機溶剤を均質混練したスラ
リーを、ドクターブレード法によって所定厚みにテープ
成形して、所定大きさに切断してシートを作成する。こ
のセラミック材料としては、上述したようにチタン酸マ
グネシウム、チタン酸カルシウムなどの高誘電率材料で
あり、大きな誘電率（例えば、１０以上）となる。

【００３５】被覆部８は、セラミック粉末、低融点ガラ
ス成分フリット、有機バインダ、有機溶剤を均質混練し
たペーストを用いて形成される。

【００３６】セラミック粉末は、クリストバライト、石
英、コランダム（αアルミナ）、ムライト、コージライ
トなどの絶縁セラミック材料、誘電体層１ａ〜１ｅの誘
電体材料よりも低い誘電率のＭｇＴｉＯ₃、ＣａＴｉ
Ｏ₃、ＢａＴｉＯ₃、Ｐｂ₄Ｆｅ₂Ｎｂ₂Ｏ₁₂、ＴｉＯ₂など
の誘電体セラミック材料、Ｎｉ−Ｚｎフェライト、Ｍｎ
−Ｚｎフェライト広義の意味でセラミックという）など
の磁性体セラミック材料などが挙げられ、その平均粒径
１．０〜６．０μｍ、好ましくは１．５〜４．０μｍに
粉砕したものを用いる。

【００３７】尚、セラミック材料は２種以上混合して用
いられてもよい。特に、コランダムを用いた場合、コス
ト的に有利となる。

【００３８】低融点ガラス成分のフリットは、焼成処理
することによってコージェライト、ムライト、アノーサ
イト、セルジアン、スピネル、ガーナイト、ウイレマイ
ト、ドロマイト、ペタライトやその置換誘導体の結晶や
スピネル構造の結晶相を析出するものであればよく、例
えば、Ｂ₂Ｏ₃、ＳｉＯ₂、Ａｌ₂Ｏ₃、ＺｎＯ、アルカリ
土類酸化物を含むガラスフリットが挙げられる。この様
なガラスフリットは、ガラス化範囲が広くまた屈伏点が
６００〜８００℃付近にあるため、８５０〜１０５０℃
程度の低温焼成に適し、例えば、Ａｇ系内部配線３、Ａ
ｇ系表面配線層２となる導体膜との焼結挙動が近似す
る。尚、このガラスフリットの平均粒径は、１．０〜
６．０μｍ、好ましくは１．５〜３．５μｍである。

【００３９】上述のセラミック材料とガラス材料との構
成比率は、８５０〜１０５０℃の比較的低温で焼成する
ために、セラミック材料が１０〜６０ｗｔ％、好ましく
は３０〜５０ｗｔ％であり、ガラス材料が９０〜４０ｗ
ｔ％、好ましくは７０〜５０ｗｔ％である。

【００４０】有機バインダは、固形分（セラミック粉
末、低融点ガラス成分のフリット）との濡れ性も重視す
る必要があり、比較的低温で且つ短時間の焼成工程で焼
失できるように熱分解性に優れたものが好ましく、アク
リル酸もしくはメタクリル酸系重合体のようなカルボキ
シル基、アルコール性水酸基を備えたエチレン性不飽和
化合物が好ましい。

【００４１】溶剤として、有機系溶剤、水系溶剤を用い
ることができる。例えば、有機溶剤の場合には、２．
２．４−トリメチル−１．３−ペンタンジオールモノイ
ソベンチートなどが用いられ、水系溶剤の場合には、水
溶性である必要があり、モノマー及びバインダには、親
水性の官能基、例えばカルボキシル基が付加されてい
る。その付加量は酸価で表せば２〜３００であり、好ま
しくは５〜１００である。付加量が少ない場合は水への
溶解性、固定成分の粉末の分散性が悪くなり、多い場合
は熱分解性が悪くなるため、付加量は、水への溶解性、
分散性、熱分解性を考慮して、上述の範囲で適宜付加さ
れる。

【００４２】次に、誘電体層１ａ〜１ｅとなる誘電体グ
リーンシートには、各層のビアホール導体４の形成位置
に対応して、所定径の貫通穴をパンチングによって形成
するとともに、キャビティー部５１となる貫通穴を形成
する。

【００４３】次に、上述の誘電体グリーンシートに形成
されたビアホール導体４が形成される貫通穴に、Ａｇ系
導電性ペーストを充填する。その後、誘電体層１ｂ〜１
ｅとなる誘電体グリーンシート上に、各内部配線３とな
る導体膜を印刷し、乾燥処理を行う。

【００４４】ここで、ビアホール導体４、内部配線３と
なる導体膜を形成するＡｇ系導電性ペーストは、Ａｇ系
（Ａｇ単体、Ａｇ−ＰｄなどのＡｇ合金）粉末、ホウ珪
酸系低融点ガラスフリット、エチルセルロースなどの有
機バインダー、溶剤を均質混合したものが用いられる。

【００４５】また、誘電体層１ａとなる誘電体グリーン
シート上に、表面配線層２となる導体膜を表面配線層用
のＡｇ系導電性ペーストを用いて印刷し、乾燥処理を行
い、その後、オーバーコートガラス７となるオーバーコ
ートガラスペーストを用いて部品搭載部を除いた部分に
印刷し、乾燥処理を行う。

【００４６】尚、表面配線層用のＡｇ系導電性ペースト
は、Ａｇ系（Ａｇ単体、Ａｇ−ＰｄなどのＡｇ合金）粉
末、Ｐｔ粉末、無機バインダー、有機バインダー、溶剤
を均質混合したものが用いられ、かつ、Ｖ₂Ｏ₅粉末を各
金属成分に対して０．２〜１．０ｗｔ％添加している。
Ｖ₂Ｏ₅の添加量が、最外層となる誘電体層１ａ、１ｅと
表面配線層２との界面に結晶構造を十分に形成し、接着
強度を向上させ、かつ、部品搭載時に必要な半田ヌレ性
を確保するためである。例えば、Ｖ₂Ｏ₅粉末の添加量が
０．２ｗｔ％未満の場合、十分な結晶構造を形成できな
いために、十分な接着強度を確保できなくなり、熱衝撃
を受けたときの強度劣化が著しくなる。

【００４７】また、Ｖ₂Ｏ₅粉末の添加量が１．０ｗｔ％
を越えると半田ヌレ性が劣化し、部品搭載時の半田ヌレ
性不足を発生する。

【００４８】オーバーコート７となるガラスペーストに
絶縁層に含まれるセラミック粉末、低融点ガラスフリッ
トなどの成分が含まれないと、一体焼結時の収縮挙動差
により、クラック、膜ハガレなどが発生し、絶縁性不良
などを発生する。

【００４９】このように内部配線２、ビアホール導体４
が形成された誘電体層１ｂ〜１ｅとなる誘電体グリーン
シートにおいて、例えば、図２では、誘電体層１ｅとな
る誘電体グリーンシートの内部配線３７となる導体膜上
の一部に、被覆部８を、セラミック粉末、低融点ガラス
成分フリット、有機バインダ、有機溶剤からなる低誘電
率材料（絶縁）ペーストを用いて印刷し、乾燥する。

【００５０】これにより、図２の誘電体層１ｅに示すよ
うに、内部配線３７、被着部８９となる各膜が形成され
た誘電体層グリーンシートが形成される。

【００５１】このようにして形成された誘電体層１ａ〜
１ｅとなる誘電体グリーンシートを積層順序に応じて積
層一体化する。これにより、未焼成状態の大型積層体が
形成されることになる。その後、必要におじて、個々の
未焼成の積層体に切断したり、個々の積層体に分割切断
可能にする分割用の溝を形成する。

【００５２】次に、未焼成の積層体を、酸化性雰囲気ま
たは大気雰囲気で焼成処理する。焼成処理は、脱バイン
ダ過程と焼結過程からなる。

【００５３】脱バインダ過程は、誘電体層１ａ〜１ｅと
なる誘電体グリーンシート、内部配線３となる導体膜、
ビアホール導体４となる導体、表面配線層２となる導体
膜、被覆部８となる被覆膜に含まれる有機成分を焼失す
るためのものであり、例えば６００℃以下の温度領域で
行われる。

【００５４】また、焼結過程は、誘電体層１ａ〜１ｅ、
及び被覆部８のガラスーセラミックのガラス成分を結晶
化させると同時にセラミック粉末の粒界に均一に分散さ
せ、積層体に一定強度を与える。また、同時に、内部配
線３となる導体膜、ビアホール導体４となる導体、表面
配線層２となる導体膜の導電材料の金属粉末、例えば、
Ａｇ粒子が粒成長し、低抵抗化するとともに、誘電体層
１ａ〜１ｅからなる積層体１と一体化する。尚、この焼
結過程は、ピーク温度８５０〜１０５０℃に達するまで
に行われる。

【００５５】ここで、被覆部８は、膜厚が薄く、且つ、
内部配線３の一部、即ち部分的に形成されているため、
圧倒的に高誘電率の誘電体グリーンシートが多いため、
仮に、被覆部８を介在されたとしても、焼結収縮差、熱
膨張差による信頼性の劣化はない。

【００５６】この工程で、内部に容量成分、インダクタ
ンス成分、配線パターンとなる内部配線３、ビアホール
導体４が形成され、且つ表面に表面配線層２が形成され
た積層体１が達成されることになる。しかも、容量成分
やインダクタンス成分などの干渉や浮遊容量が発生しや
すい部位の内部配線３を遮断する被覆部が同時に形成さ
れることになる。

【００５７】その後、必要に応じて、表面配線層２に接
続する厚膜抵抗素子や各種電子部品６を半田などで接合
・実装し、さらに、キャビティー部５１内にＩＣチップ
６を搭載する。

【００５８】これにより、図１に示す積層回路基板が達
成することになる。

【００５９】

【実験例】本発明者は、積層体１内に、コンデンサ、イ
ンダクタ成分が複数発生するように内部配線３を形成
し、各素子間を横断する内部導体３を形成した。

【００６０】そして、低誘電率の誘電体材料（誘電体材
料）からなる被覆部８の厚み及び誘電率を変更した。

【００６１】尚、評価は、干渉抑制効果、即ち、インダ
クタ、コンデンサを用いたフィルタを形成し、素子間を
横断する内部配線を別の誘電体層間に形成した時のフィ
ルタ特性の変化により判定した。また、層間剥離の有無
は、焼成後、ＴＣＴ（−４０℃〜１２５℃、２００サイ
クル）後に断面観察により、判定した。

【００６２】

【表１】

【００６３】試料番号１〜６に示すように、誘電率が１
０未満の９（試料番号３〜６）の被覆部８において、そ
の厚みが１５μｍ（２０μｍ未満）では、干渉抑制効果
が充分に得られなく、また、５０μｍ（４０μｍを越え
る）と、層間剥離現象が現れる。

【００６４】また、誘電率が１０以上の１２（試料番号
１、２）において、厚みが４０μｍ（試料番号２）であ
っも、干渉抑制効果が充分に得られなくなる。尚、厚み
が５０μｍ（試料番号１）では、干渉抑制の効果は得ら
れるものの、層間剥離が発生してしまう。

【００６５】これらより、被覆部８の誘電率は、１０未
満の低誘電率の材料で構成する必要があり、しかも、そ
の厚みを２０〜４０μｍとすることが望ましい。

【００６６】尚、上述の実施例では、表面配線層２、内
部配線３、ビアホール導体４の材料として、Ａｇ系材料
で説明したが、Ｃｕ系材料であっも構わない。

【００６７】また、被覆部８は、誘電体グリーンシート
上に形成した内部配線３となる導体膜上に、被覆するよ
うに形成されているが、例えば、誘電体グリーンシート
上に、先ず、被覆部８となる膜を形成し、その膜上に、
内部配線３となる導体膜を形成しても構わない。

【００６８】

【発明の効果】以上の本発明は、誘電率１０を越える高
誘電率の誘電体と、ＡｇやＣｕ系導体の低抵抗の配線導
体でインダクタ成分、コンデンサ成分を積層基板内に形
成している。しかも、これらのインダクタンス成分やコ
ンデンサ成分と配線パターンとして動作する内部配線と
の間に、被覆部を介在させて、両者の間で発生する干渉
を抑制している。従って、積層体の形状を小型に形成す
ることが可能となる。即ち、回路設計上の自由度が広
く、かつ、汎用性に優れた積層回路基板を提供できる。

【図面の簡単な説明】

【図１】本発明に係る積層回路基板の断面図である。

【図２】本発明に係る積層回路基板の部分分解斜視図で
ある。

【符号の説明】

１０・・・・・積層回路基板１・・・・積層体１ａ〜１ｅ・・・誘電体層２・・・・表面配線層３・・・・・内部配線４・・・・・ビアホール導体８・・・・・被覆部

Claims

【特許請求の範囲】

【請求項１】複数の誘電体層が積層一体化した積層基
体内に、Ａｇ又はＣｕの金属材料を主成分とする内部配
線が形成されてなる積層回路基板において、前記誘電体層の層間に、前記内部配線の一部を被覆する
低誘電率材料の被覆部を介在させたことを特徴とする積
層回路基板。
【請求項２】前記被覆部は、誘電率１０未満の絶縁材料
であり、且つ厚みが２０〜４０μｍであることを特徴と
する請求項１の積層回路基板。