JP2017108021A - 多層セラミック基板の製造方法および多層セラミック基板 - Google Patents
多層セラミック基板の製造方法および多層セラミック基板 Download PDFInfo
- Publication number
- JP2017108021A JP2017108021A JP2015241480A JP2015241480A JP2017108021A JP 2017108021 A JP2017108021 A JP 2017108021A JP 2015241480 A JP2015241480 A JP 2015241480A JP 2015241480 A JP2015241480 A JP 2015241480A JP 2017108021 A JP2017108021 A JP 2017108021A
- Authority
- JP
- Japan
- Prior art keywords
- cavity
- stop layer
- sintered body
- ceramic substrate
- multilayer ceramic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
- H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/1515—Shape
- H01L2924/15153—Shape the die mounting substrate comprising a recess for hosting the device
Landscapes
- Production Of Multi-Layered Print Wiring Board (AREA)
Abstract
Description
図1(a)は、本実施形態の多層セラミック基板の一例を示す斜視図であり、図1(b)は、図1(a)の1B−1B線における断面を示している。
多層セラミック基板の製造方法を説明する。図2は多層セラミック基板の製造方法を示すフローチャートである。図3、図4は多層セラミック基板の製造方法を示す工程断面図である。図2、図3および図4を参照しながら、本実施形態の多層セラミック基板の製造方法を説明する。以下の説明では、セラミックグリーンシートを積層し、1つの多層セラミック基板を構成する形態を例に挙げるが、2以上の多層セラミック基板を構成してもよい。
(1) セラミックグリーンシートの用意
まずセラミック材料を用意する。上述した元素を含むセラミック材料を用意し、有機バインダ、可塑剤、溶剤を添加し、これらの混合物のスラリーを得る。また、上述した導電性材料の粉末を有機バインダおよび溶剤等と混合し、導電ペーストを得る。
図3(b)および図3(c)に示すように多層セラミック基板内で構成する回路に従い、レーザ、パンチング機等を用いた穴開け成形によって複数のセラミックグリーンシート200にビアホール201を形成し(S12)、スクリーン印刷によりスキージを用いて各ビアホール201に導電ペースト202を充填する(S13)。また、スクリーン印刷等によって、導電ペーストをセラミックグリーンシートに印刷し、配線パターン203および受動部品パターン204をセラミックグリーンシート200上に形成する(S13)。ビアホール201の直径は例えば、60μm〜200μmであり、配線パターン203および受動部品パターン204の厚さは、例えば、5μm〜35μmである。
ストップ層116となるストップ層のパターンを第1のセラミックグリーンシート270に形成する(S13)。具体的には、キャビティ111の底面となる領域207を含む領域であって、放熱用電極のパターン206に重ねてストップ層用のパターン205を形成する。ストップ層用のパターン205は、ストップ層116を構成する金属元素を含み、スクリーン印刷等によって形成される。
第1および第2のセラミックグリーンシート270、260を積層し、グリーンシート積層体を形成する(S14)。上述した第1のセラミックグリーンシート270および第2のセラミックグリーンシート260を、設計された回路を構成するように、仮圧着を行いながら順次積層する。仮圧着および積層の手順は一般的な多層セラミック基板の製造方法に従う。第1および第2のセラミックグリーンシート270、260の積層は、シート間の気泡を取り除きやすくするため、減圧下で行ってもよい。
次に、グリーンシート積層体280を構成している第1および第2のセラミックグリーンシート270、260を互いに圧着させる(S16)。例えば、グリーンシート積層体280を枠体内に装填し、冷間等方加圧(CIP)装置などを用いて本圧着を行う。第1および第2のセラミックグリーンシート270、260中の樹脂および導電ペースト中の粘着剤が軟化し、互いに接着するように、本圧着中、全体を60℃から90℃の温度範囲でグリーンシート積層体280を加熱してもよい。
グリーンシート積層体280からバインダを除去する(S17)。具体的には、グリーンシート積層体280に含まれる樹脂、溶媒などの有機成分を加熱し、除去する。例えば、200℃以上600℃以下の範囲の温度で、120分以上600分以下の時間、保持する。保持温度は一定であってもよいし、変化してもよい。例えば、500℃になるまでグリーンシート積層体280を加熱し、その後、徐々に冷却する、あるいは、保持温度を徐々に低下させてもよい。この工程により、グリーンシート積層体280に含まれる樹脂、溶媒が消失する。
脱バインダ後のグリーンシート積層体280を焼結させる(S18)。具体的には、セラミックグリーンシートに含まれるセラミックの焼結温度で、グリーンシート積層体280を保持し、セラミックの焼結を行う。例えば、850℃以上940℃以下の範囲の温度で、100分以上180分以下の時間、保持する。これにより、図4(a)に示すような、内部にストップ層116を含むセラミック焼結体290が得られる。
セラミック焼結体290にキャビティを形成するためのマスキングを行う。具体的には、図4(a)に示すように、セラミック焼結体290の上面290aにキャビティ111の開口に対応する開口パターン211pを有するマスク211を形成する(S19)。次のブラスト加工によって、セラミック焼結体290は上面290aに対して水平方向(横方向)にも研削されるため、この点を考慮して、開口パターン211pは、キャビティ111の開口よりも小さく設定することが好ましい。また、上面290aから垂直な方向から見て、開口パターン211pは、キャビティ111の底面となる領域207を含んでいる。
ブラスト加工によって、キャビティ111をセラミック焼結体290に形成する。具体的には、図4(b)に示すように、マスク211を用いて投射材131を投射し、上面290aからセラミック焼結体290の一部を、ストップ層116が露出するまで、除去する(S20)。
キャビティ111の側面と底面との境界に形成される曲面を小さくするために、図4(b)に示されるセラミック焼結体の曲面部分290gをレーザ加工によって除去してもよい(S21)。
レーザ加工後、または、レーザ加工を行わない場合にはブラスト加工後、マスク211を除去する(S22)例えば、有機溶剤によってマスク211を除去したり、剥離液を用いてマスク211を除去する。その後、必要に応じてキャビティ111が設けられたセラミック焼結体を洗浄し、乾燥させることによって図1(a)に示される多層セラミック基板が完成する。
本実施形態の多層セラミック基板及びその製造方法によれば、グリーンシート積層体を焼結させた後、ブラスト加工により、キャビティが形成される。このため、開口が設けられたセラミックグリーンシートを積層することにより、シートがずれたり変形したりするといった課題が生じず、キャビティ、内部に形成される電極、受動部品等の変形が抑制される。したがって、製造時の誤差や変形が少なく、量産性よく多層セラミック基板を得ることができる。
本実施形態の多層セラミック基板およびその製造方法には種々の改変が可能である。特に、キャビティ111内の構造には種々の改変が可能である。以下、他の形態によるキャビティ111内の構造と製造方法とを説明する。
多層セラミック基板はキャビティ111内にストップ層のみを有していてもよい。この場合、図5(a)に示すように、まず、ストップ層116が内部に設けられたセラミック焼結体290を用意する。
多層セラミック基板はキャビティ111内にストップ層および電極を有していてもよい。この場合、図6(a)に示すように、まず、ストップ層116および電極121が内部に設けられたセラミック焼結体290を用意する。電極121には導電性ビア120が接続されている。
多層セラミック基板はキャビティ111内にストップ層を兼ねる放熱用電極を有していてもよい。この場合、図7(a)に示すように、放熱用電極114が内部に設けられたセラミック焼結体290を用意する。ここで形成する放熱用電極114はストップ層を兼ねており、前記ストップ層が放熱用電極として機能する。放熱用電極114には導電性ビア120が接続されていたり、配線などがキャビティの下に引き回されていてもよい。
図8(a)〜(e)に示すように、多層セラミック基板はキャビティ111内に放熱用電極114およびストップ層116を有する多層セラミック基板105は上記実施形態で詳細に説明した通りである。
多層セラミック基板は、高さの異なる2つの底面を有するキャビティを備えていてもよい。図9(a)に示すように、底面111bとなる位置および底面111bとは異なるレベルにある底面111b’となる位置にそれぞれストップ層116、116’が配置されたセラミック焼結体290を用意する。
多層セラミック基板はセラミック焼結体の外側にストップ層を外部に有してもよい。これにより、キャビティの一部に貫通部分を形成することができる。
以下、本実施形態による多層セラミック基板および製造方法について実験を行った結果を説明する。本実施形態による多層セラミック基板を作製し、キャビティの形状等について測定を行った。
(実施例1)
多層セラミック基板は、例えば、Al、Si、Srを主成分とし、Ti、Bi、Cu、Mn、Na、Kを副成分とするセラミック材料、Al、Si、Srを主成分とし、Ca、Pb、Na、Kを副成分とするセラミック材料、Al、Mg、Si、Gdを含むセラミック材料、Al、Si、Zr、Mgを含むセラミック材料が用いられる。本実施例ではAl、Si、Srを主成分とし、Ti、Bi、Cu、Mn、Na、Kを副成分とするセラミック材料を原料として、80μmの厚さのセラミックグリーンシートを用意した。これをグリーンシートAとした。
砥粒:炭化ケイ素
平均粒径:50μm
投射エアー圧:0.5MPa
実施例1と同様、ブラスト加工を行い、更に、キャビティの側面と底面との境界に位置する曲面部分に対してレーザ加工を行った。レーザ加工の条件は以下の通りである。レーザ加工の終了後、フィルムを剥離し、実施例2の試料を得た。
レーザ:Nd−YAGレーザ
波長:1064nm
レーザースポット径:約10μmφ
出力:50W
グリーンシートAのみを積層して積層体を形成したことを除き実施例1と同様に試料を作製し、参考例1の試料を得た。参考例1の試料はストップ層を有さない構造である。
グリーンシートAのみを積層して積層体を形成したことを除き実施例2と同様に試料を作製し参考例2の試料を得た。参考例1の試料と同様にストップ層を有さない構造である。
グリーンシートAを3層重ね、その上に、グリーンシートBを配置した試料を作製し、キャビティを形成しないことを除き、実施例1と同様に試料を作製し、参考例3の試料を得た。参考例3の試料は、ストップ層と同じAgペーストで形成された電極を表面に備える。
(1)キャビティ底面の粗さの測定
実施例1および参考例1の試料におけるキャビティの底面の粗さを測定した。測定にはBruker社製走査型白色干渉顕微鏡を用いた。図10(a)および(c)に、実施例1および参考例1の測定した領域における高さ分布像を示す。また、図10(b)および(d)に、顕微鏡像を示す。図10(a)および(c)において、色が濃いほど基準面から低い領域であり、色が薄い(明るい)ほど基準面から高い領域であることを示している。各図の右側に、濃度に対応する高さレベルが示されている。
図13(b)および(c)は、(a)で示すように、実施例1の試料に形成された35個のキャビティにおける、試料のステージを基準としてキャビティの底面までの基板の高さ(計測A)、および基板上面を基準としてキャビティ底面までのキャビティの深さ(計測B)をそれぞれ計測した。計測には、接触式リニアゲージ(ミツトヨ製デジマチックインジケータ)を用い、キャビティ底面の中心で測定した。上面を基準としたときのキャビティ底面までの深さ(図13(c))は、ステージを基準としたときのキャビティ底面までの高さ(図13(b))よりも狭い範囲に分布していることから、ステージを基準としたときのキャビティ底面までの基板の高さ(図13(b))にはセラミック基板の厚さや、反り、うねりなどのばらつきを含むことが分かった。すなわち、本発明の加工により、セラミック基板の厚さや、反り、うねりなどによる影響を受けず、基板上面を基準として、精度良く深さの加工量を制御できることが分かる。上面を基準としたときの平均値は0.147mmであり標準偏差σは0.006であった。この結果から、厚さや、反り、うねりなどの変形がある基板でも基板上面基準でキャビティ加工が可能なことを示している。
図14(a)および(b)は、実施例1および参考例1の試料における7行×5列のキャビティの任意の一列におけるX方向の幅およびY方向の幅を示している。また、図14(c)および(d)は、実施例1および参考例1の試料における7行×5列のキャビティの任意の一行におけるX方向のピッチおよびY方向のピッチを示している。
図15(a)および(b)に、実施例1および実施例2の試料のキャビティの断面像を示す。図から分かるように実施例1の試料では、キャビティの開口から底面にかけて側面は滑らかな曲線を描いている。側面と底面との明確な境界は大きな曲面が形成されている。これに対し、レーザ加工を施した実施例2の試料では、側面と底面との間の曲面は、かなり小さくなっている。また、側面の傾きが小さくなり、垂直に近くなっている。
110 セラミック焼結体
110a 上面
110b 下面
111 キャビティ
111a 底面
112、113 電極
114、115 放熱用電極
116 ストップ層
118 受動部品パターン
119 配線パターン
120 導電性ビア
151 半導体ICチップ
152 キャパシタ
153 ボンディングワイヤ
200 セラミックグリーンシート
201 ビアホール
202 導電ペースト
203 配線パターン
204 受動部品パターン
205 ストップ層用のパターン
206 放熱用電極のパターン
209、210 電極パターン
250 キャリアフィルム
260 第2のセラミックグリーンシート
270 第1のセラミックグリーンシート
Claims (10)
- キャビティを形成した多層セラミック基板の製造方法であって、
セラミック焼結体を用意する工程(A)と、
前記セラミック焼結体の上面に前記キャビティの開口に対応する開口パターンを有するマスクを形成する工程(B)と、
前記マスクの開口パターンから現われる前記セラミック焼結体の一部をブラスト加工により除去することにより、前記キャビティを前記セラミック焼結体に形成する工程(C)とを包含し、
前記工程(A)は更に、前記工程(C)で前記セラミック焼結体を除去する研削速度よりも小さい研削速度を有するストップ層を形成する工程を備え、
前記工程(C)で前記キャビティの底面に前記ストップ層を露出させる、多層セラミック基板の製造方法。 - 前記工程(A)は、
ストップ層用のパターンを導電ペーストで形成した第1のセラミックグリーンシート、および、ストップ層のパターンを有さない少なくとも1つの第2のセラミックグリーンシートを用意する工程と、
前記第1のセラミックグリーンシートおよび前記第2のセラミックグリーンシートを積層し、グリーンシート積層体を得る工程と、
前記グリーンシート積層体を焼結させ、前記ストップ層を含む前記セラミック焼結体を得る工程と
を含む請求項1に記載の多層セラミック基板の製造方法。 - 前記第1のセラミックグリーンシートと前記ストップ層のパターンとの間に、導電ペーストで形成した他のパターンを有し、前記工程(A)において、前記セラミック焼結体は、前記ストップ層と、前記他のパターンによる電極とを含む、請求項2に記載の多層セラミック基板の製造方法。
- 前記セラミック焼結体の上面から垂直に見て、前記キャビティの開口の縁と、前記キャビティの底面で露出した前記ストップ層の領域の縁との間に位置する前記セラミック焼結体の少なくとも一部を、レーザ加工によって除去する工程(D)をさらに包含する請求項1から3のいずれかに記載の多層セラミック基板の製造方法。
- 前記セラミック焼結体の上面から垂直に見て、前記キャビティの開口の縁と、前記キャビティの底面で露出した前記ストップ層の領域の縁との間に位置するセラミック焼結体およびその下方に位置する前記ストップ層の少なくとも一部をレーザ加工によって除去する工程(D)をさらに包含する請求項1から3のいずれかに記載の多層セラミック基板の製造方法。
- 前記キャビティの底面において露出している前記ストップ層の領域は、前記ストップ層の一部によって前記ストップ層の他の領域と接続されている請求項5に記載の多層セラミック基板の製造方法。
- 前記上面から前記底面までの深さをDとし、
前記焼結体の上面から垂直に見て、前記キャビティの開口の縁と、前記キャビティの底面で露出した前記ストップ層の領域の縁との水平距離をLとし、
L/Dが0.1以上1.25以下である請求項1から6のいずれかに記載の多層セラミック基板の製造方法。 - 前記第1および第2のセラミックグリーンシートを用意する工程において、前記第1のセラミックグリーンシートおよび前記第2のセラミックグリーンシートの少なくとも一方は、内部配線、インダクタ、コンデンサ、ストリップライン、内部抵抗となるパターンを含む請求項2に記載の多層セラミック基板の製造方法。
- 上面にキャビティを設けた多層セラミック基板であって、
前記キャビティの底面に金属によって形成されたストップ層を有し、
前記ストップ層の面粗さRaが0.5μm以上2μm以下である、多層セラミック基板。 - 前記多層セラミック基板の前記上面から前記キャビティの前記底面までの深さをDとし、
前記上面から垂直に見て、前記キャビティの開口の縁と、前記キャビティの底面で露出した前記ストップ層の領域の縁との水平距離をLとし、
L/Dが0.1以上1.25以下である請求項9に記載の多層セラミック基板。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015241480A JP6292216B2 (ja) | 2015-12-10 | 2015-12-10 | 多層セラミック基板の製造方法および多層セラミック基板 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2015241480A JP6292216B2 (ja) | 2015-12-10 | 2015-12-10 | 多層セラミック基板の製造方法および多層セラミック基板 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2017108021A true JP2017108021A (ja) | 2017-06-15 |
JP6292216B2 JP6292216B2 (ja) | 2018-03-14 |
Family
ID=59061053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2015241480A Active JP6292216B2 (ja) | 2015-12-10 | 2015-12-10 | 多層セラミック基板の製造方法および多層セラミック基板 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6292216B2 (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019096796A (ja) * | 2017-11-27 | 2019-06-20 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
CN110349862A (zh) * | 2019-06-28 | 2019-10-18 | 天津荣事顺发电子有限公司 | 一种ic芯片自控温机构及其制备方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR102401424B1 (ko) * | 2020-10-12 | 2022-05-25 | 주식회사 티엘비 | 샌드 블라스트를 이용한 캐비티 인쇄회로기판 제조방법 |
Citations (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09232466A (ja) * | 1996-02-23 | 1997-09-05 | Kyocera Corp | 半導体素子収納用パッケージの製造方法 |
JP2001284819A (ja) * | 2000-03-30 | 2001-10-12 | Kyocera Corp | 積層回路基板 |
JP2004055571A (ja) * | 2002-07-16 | 2004-02-19 | Kyocera Corp | ガラスセラミック回路基板 |
JP2007201254A (ja) * | 2006-01-27 | 2007-08-09 | Ibiden Co Ltd | 半導体素子内蔵基板、半導体素子内蔵型多層回路基板 |
JP2007324429A (ja) * | 2006-06-02 | 2007-12-13 | Murata Mfg Co Ltd | モジュール部品及びその製造方法 |
JP2009252766A (ja) * | 2008-04-01 | 2009-10-29 | Shinko Electric Ind Co Ltd | 配線基板の製造方法 |
JP2012146983A (ja) * | 2011-01-13 | 2012-08-02 | Ibiden Co Ltd | 配線板及びその製造方法 |
JP2015028963A (ja) * | 2013-07-30 | 2015-02-12 | 京セラ株式会社 | 配線基板およびこれを用いた実装構造体 |
US20150059170A1 (en) * | 2013-08-31 | 2015-03-05 | Kyocera Slc Technologies Corporation | Method of manufacturing a wiring board |
-
2015
- 2015-12-10 JP JP2015241480A patent/JP6292216B2/ja active Active
Patent Citations (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH09232466A (ja) * | 1996-02-23 | 1997-09-05 | Kyocera Corp | 半導体素子収納用パッケージの製造方法 |
JP2001284819A (ja) * | 2000-03-30 | 2001-10-12 | Kyocera Corp | 積層回路基板 |
JP2004055571A (ja) * | 2002-07-16 | 2004-02-19 | Kyocera Corp | ガラスセラミック回路基板 |
JP2007201254A (ja) * | 2006-01-27 | 2007-08-09 | Ibiden Co Ltd | 半導体素子内蔵基板、半導体素子内蔵型多層回路基板 |
JP2007324429A (ja) * | 2006-06-02 | 2007-12-13 | Murata Mfg Co Ltd | モジュール部品及びその製造方法 |
JP2009252766A (ja) * | 2008-04-01 | 2009-10-29 | Shinko Electric Ind Co Ltd | 配線基板の製造方法 |
JP2012146983A (ja) * | 2011-01-13 | 2012-08-02 | Ibiden Co Ltd | 配線板及びその製造方法 |
JP2015028963A (ja) * | 2013-07-30 | 2015-02-12 | 京セラ株式会社 | 配線基板およびこれを用いた実装構造体 |
US20150059170A1 (en) * | 2013-08-31 | 2015-03-05 | Kyocera Slc Technologies Corporation | Method of manufacturing a wiring board |
JP2015050309A (ja) * | 2013-08-31 | 2015-03-16 | 京セラサーキットソリューションズ株式会社 | 配線基板の製造方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2019096796A (ja) * | 2017-11-27 | 2019-06-20 | 日本特殊陶業株式会社 | 配線基板の製造方法 |
CN110349862A (zh) * | 2019-06-28 | 2019-10-18 | 天津荣事顺发电子有限公司 | 一种ic芯片自控温机构及其制备方法 |
Also Published As
Publication number | Publication date |
---|---|
JP6292216B2 (ja) | 2018-03-14 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
EP2579693A1 (en) | Multi-chip wiring board and process for producing same, and wiring board and process for producing same | |
KR102267242B1 (ko) | 적층형 전자부품 및 적층형 전자부품의 제조 방법 | |
JP5233637B2 (ja) | 多層セラミック基板、及び電子部品 | |
JP6292216B2 (ja) | 多層セラミック基板の製造方法および多層セラミック基板 | |
JPWO2017061324A1 (ja) | 多層セラミック基板の製造方法 | |
KR20060112591A (ko) | 다층 세라믹 기판 및 그 제조 방법 및 이것을 이용한 전자기기 | |
WO2009076494A2 (en) | Ceramic substrate having thermal via | |
JP5397744B2 (ja) | 多層セラミック基板およびこれを用いた電子部品並びに多層セラミック基板の製造方法 | |
JP6819603B2 (ja) | 多層セラミック基板およびその製造方法 | |
JP5314370B2 (ja) | セラミック部品の製造方法 | |
JP5375199B2 (ja) | 電子部品の製造方法 | |
KR101097456B1 (ko) | 엘이디 패키지의 제조방법 및 그에 의한 엘이디 패키지 | |
JP4595199B2 (ja) | 多層セラミック基板の製造方法 | |
JP4470158B2 (ja) | 多層セラミック基板の製造方法および多層セラミック基板 | |
JP2006013318A (ja) | 多層基板及び高周波電子部品、並びにその製造方法 | |
JP4038616B2 (ja) | 多層セラミック基板の製造方法 | |
JP5397742B2 (ja) | 多層セラミック基板および電子部品 | |
JP2007095862A (ja) | 多層セラミック集合基板および多層セラミック基板並びに多層セラミック集合基板の製造方法 | |
JP5743766B2 (ja) | セラミック基板の製造方法 | |
JP2007234656A (ja) | 複数個取り配線基板用セラミック生成形体の製造方法、複数個取り配線基板の製造方法、電子部品収納用パッケージおよび電子装置 | |
JP2009023904A (ja) | セラミックス積層体の製造方法及びセラミックス積層体 | |
JP2007294797A (ja) | セラミック基板、電子部品収納用パッケージ、電子装置、およびこれらの製造方法 | |
JP4228701B2 (ja) | 多層セラミック基板の製造方法 | |
JP2006100499A (ja) | 導体形成用シートおよび導体の形成方法ならびに電子部品の製造方法 | |
JP2005136303A (ja) | 多層セラミック基板の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20171018 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20171031 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20171226 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20180116 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20180129 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6292216 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |