KR20220027535A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20220027535A
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김병호
신성진
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    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA

Abstract

반도체 패키지는 코어 기판, 상기 코어 기판 내에 배치되며 칩 패드들을 갖는 적어도 하나의 반도체 칩, 및 상기 코어 기판의 제1 면을 커버하며 상기 칩 패드들과 전기적으로 연결되고 적어도 2층으로 적층된 제1 및 제2 재배선들 및 더미 패턴들을 포함하는 재배선층을 포함한다. 상기 제1 및 제2 재배선들은 상기 재배선층의 재배선 영역 내에 배치되고, 상기 더미 패턴들은 상기 재배선 영역 둘레의 외곽 영역 내에서 상기 재배선층의 코너 부분들을 각각 부분적으로 커버하도록 연장한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGE AND METHOD OF MANUFACTURING THE SEMICONDUCTOR PACKAGE}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 팬 아웃(Fan-Out) 반도체 패키지 및 이의 제조 방법에 관한 것이다.
상대적으로 얇은 두께를 갖는 팬 아웃 패키지는 프레임, 상기 프레임의 하부면 상에 구비된 전면 재배선층 및 상기 프레임의 상부면 상에 구비된 후면 재배선층을 포함할 수 있다. 하지만, 상기 패키지를 구성하는 개개의 구성요소들 사이에 열 팽창 계수의 차이로 인하여 상대적으로 취약한 상기 패키지의 외곽 영역의 코너 부분들(예를 들면, 2mm 내지 3mm 이내의 모서리 영역)이 열을 받으면 위로 말려서 올라가는 스마일 워피지(smile warpage)가 발생하는 문제점이 있다.
본 발명의 일 과제는 전체 패키지 두께를 감소시키고 휨을 방지할 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 코어 기판, 상기 코어 기판 내에 배치되며 칩 패드들을 갖는 적어도 하나의 반도체 칩, 및 상기 코어 기판의 제1 면을 커버하며 상기 칩 패드들과 전기적으로 연결되고 적어도 2층으로 적층된 제1 및 제2 재배선들 및 더미 패턴들을 포함하는 재배선층을 포함한다. 상기 제1 및 제2 재배선들은 상기 재배선층의 재배선 영역 내에 배치되고, 상기 더미 패턴들은 상기 재배선 영역 둘레의 외곽 영역 내에서 상기 재배선층의 코너 부분들을 각각 부분적으로 커버하도록 연장한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 적어도 2층으로 적층된 제1 재배선 및 제2 재배선 및 더미 패턴들을 포함하는 재배선층, 상기 재배선층 상에 배치되며 상기 제1 및 제2 재배선들과 전기적으로 연결되는 칩 패드들을 갖는 적어도 하나의 반도체 칩, 및 상기 재배선층 상에 상기 반도체 칩을 둘러싸는 몰드 기판을 포함한다. 상기 제1 및 제2 재배선들은 상기 재배선층의 재배선 영역 내에 배치되고, 상기 더미 패턴들은 상기 재배선 영역 둘레의 외곽 영역 내에서 상기 재배선층의 코너 부분들을 각각 부분적으로 커버하도록 연장한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는 코어 기판, 상기 코어 기판 내에 배치되며 칩 패드들을 갖는 적어도 하나의 반도체 칩, 상기 코어 기판의 제1 면을 커버하며 상기 칩 패드들과 전기적으로 연결되고 적어도 2층으로 적층된 제1 및 제2 재배선들 및 더미 패턴들을 포함하는 재배선층, 및 상기 재배선층의 외측면 상에 배치되며 상기 제1 및 제2 재배선들과 전기적으로 연결된 외부 접속 부재들을 포함한다. 상기 제1 및 제2 재배선들은 상기 재배선층의 재배선 영역 내에 배치되고, 상기 더미 패턴들은 상기 재배선 영역 둘레의 외곽 영역 내에서 상기 재배선층의 코너 부분들을 각각 부분적으로 커버하도록 연장한다. 상기 더미 패턴은 상기 재배선층의 외측면으로부터 기 설정된 거리만큼 연장하고, 상기 기 설정된 거리는 1.5mm 내지 3mm의 범위 이내에 있다.
예시적인 실시예들에 따르면, 팬 아웃(Fan-Out) 패키지로서의 반도체 패키지는 반도체 칩의 외측 영역에 구비된 프레임으로서의 코어 기판 및 상기 코어 기판의 하부면을 커버하는 하부 재배선층을 포함할 수 있다. 상기 반도체 패키지는 상기 코어 기판의 배선들이 형성되지 않은 제1 외곽 영역에서 코너 부분들을 커버하도록 연장하는 제1 더미 패턴들을 포함할 수 있다. 또한, 상기 반도체 패키지는 상기 재배선층의 재배선들이 형성되지 않은 제2 외곽 영역에서 코너 부분들을 커버하도록 연장하는 제2 더미 패턴들을 포함할 수 있다.
따라서, 상기 제1 및 제2 더미 패턴들은 상기 반도체 패키지의 외곽 영역의 코너 부분들에 형성되어 상기 코너 부분들에서의 열 팽창 계수를 상대적으로 증가시킬 수 있다. 이에 따라, 상기 제1 및 제2 더미 패턴들은 보강 패턴들로서의 역할을 수행하여, 고온 영역에서 상기 코너 부분들이 위로 말려지는 휨 현상을 방지할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 2는 도 1의 반도체 패키지를 나타내는 평면도이다.
도 3은 도 1의 코어 기판의 제1 배선층의 일부를 나타내는 평면도이다.
도 4는 도 3의 제1 더미 패턴을 나타내는 확대 평면도이다.
도 5는 도 1의 재배선층의 제1 재배선층의 일부를 나타내는 평면도이다.
도 6은 도 5의 제3 더미 패턴을 나타내는 확대 평면도이다.
도 7 내지 도 20은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 21은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 22는 도 21의 반도체 패키지를 나타내는 평면도이다.
도 23은 도 21의 재배선층의 제1 재배선층의 일부를 나타내는 평면도이다.
도 24 내지 도 28은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 29는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
도 30은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 2는 도 1의 반도체 패키지를 나타내는 평면도이다. 도 3은 도 1의 코어 기판의 제1 배선층의 일부를 나타내는 평면도이다. 도 4는 도 3의 제1 더미 패턴을 나타내는 확대 평면도이다. 도 5는 도 1의 재배선층의 제1 재배선층의 일부를 나타내는 평면도이다. 도 6은 도 5의 제3 더미 패턴을 나타내는 확대 평면도이다. 도 1은 도 2의 A-A' 라인을 따라 절단한 단면도이다. 도 3 및 도 5는 도 2의 B 부분을 나타내는 평면도들이다.
도 1 내지 도 6을 참조하면, 반도체 패키지(10)는 코어 기판(100), 코어 기판(100) 내에 배치된 적어도 하나의 반도체 칩(200) 및 코어 기판(100)의 하부면(104) 상에 배치된 재배선층(300)을 포함할 수 있다. 또한, 반도체 패키지(10)는 코어 기판(100)의 상부면(102) 상에 배치된 후면 재배선층 및 외부 접속 부재들(400)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(10)는 반도체 칩(200)을 둘러싸는 베이스 기판으로서 제공되는 코어 기판(100)을 포함할 수 있다. 코어 기판(100)은 반도체 칩(200)이 배치된 영역을 벗어나는 팬 아웃 영역에 반도체 칩(200)과의 전기적 연결 통로의 역할을 수행하는 코어 연결 배선들(120)을 포함할 수 있다. 따라서, 반도체 패키지(10)는 팬 아웃 패키지로서 제공될 수 있다. 또한, 반도체 패키지(10)는 상부에 제2 패키지가 적층되는 단위 패키지(unit package)로서 제공될 수 있다.
또한, 반도체 패키지(10)는 시스템 인 패키지(System In Package, SIP)로서 제공될 수 있다. 예를 들면, 코어 기판(100) 내에 하나 또는 그 이상의 반도체 칩들이 배치될 수 있다. 상기 반도체 칩들은 로직 회로를 포함하는 로직 칩 및/또는 메모리 칩을 포함할 수 있다. 상기 로직 칩은 메모리 칩들을 제어하는 컨트롤러일 수 있다. 상기 메모리 칩은 다양한 형태의 메모리 회로, 예컨대 디램(DRAM), 에스램(SRAM), 플래시(flash), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM) 또는 엠램(MRAM)을 포함할 수 있다.
예시적인 실시예들에 있어서, 코어 기판(100)은 서로 마주하는 제1 면(상부면)(102) 및 제2 면(하부면)(104)을 가질 수 있다. 코어 기판(100)은 중앙부에 캐비티(106)을 가질 수 있다. 캐비티(106)은 코어 기판(100)의 제1 면(102)으로부터 제2 면(104)까지 연장할 수 있다.
도 2에 도시된 바와 같이, 반도체 패키지(10)는 코어 기판(100)의 상기 제1 면과 평행하는 제2 방향(Y 방향)과 평행한 방향으로 연장하며 서로 마주하는 제1 측면(S1) 및 제2 측면(S2) 그리고 상기 제2 방향과 직교하는 제1 방향(X 방향)과 평행한 방향으로 연장하며 서로 마주하는 제3 측면(S3) 및 제4 측면(S4)을 포함할 수 있다. 반도체 패키지(10)는 평면도에서 보았을 때 사각 형상을 가질 수 있다. 반도체 패키지(10)는 네 개의 제1 내지 제4 코너 부분들(C1, C2, C3, C4)을 가질 수 있다. 코어 기판(100)의 외측면들 및 이에 대응하는 재배선층(300)의 외측면들은 서로 동일 평면에 위치하여 반도체 패키지(10)의 제1 내지 제4 측면들(S1, S2, S3, S4)을 구성할 수 있다.
코어 기판(100)은 캐비티(106)에 의해 정의된 프레임 영역(FR)을 가질 수 있다. 프레임 영역(FR)의 외측면들은 코어 기판(100)의 외측면들과 동일 평면에 위치할 수 있다. 프레임 영역(FR)은 제1 배선 영역(WR1), 제1 배선 영역(WR1)의 외측에 제1 외곽 영역(PR1) 및 제1 배선 영역(WR1)의 내측에 제1 내부 영역(IR1)을 가질 수 있다.
예시적인 실시예들에 있어서, 코어 기판(100)은 서로 마주하는 제1 면(상부면)(102) 및 제2 면(하부면)(104)을 가질 수 있다. 코어 기판(100)은 중앙부에 캐비티(106)을 가질 수 있다. 캐비티(106)은 코어 기판(100)의 제1 면(102)으로부터 제2 면(104)까지 연장할 수 있다.
코어 기판(100)은 복수 개의 적층된 절연층들(110, 120) 및 상기 절연층들 내에 코어 연결 배선들(120)을 포함할 수 있다. 복수 개의 코어 연결 배선들(120)은 반도체 칩(다이)이 배치된 영역을 벗어나는 팬 아웃 영역에 구비되어 실장되는 상기 반도체 칩과의 전기적 연결을 위해 사용될 수 있다.
예를 들면, 코어 기판(100)은 제1 절연층(110) 및 제1 절연층(110) 상에 적층된 제2 절연층(112)을 포함할 수 있다. 코어 연결 배선(120)은 제1 배선(122), 제1 콘택(123), 제2 배선(124), 제2 콘택(125) 및 제3 배선(126)을 포함할 수 있다. 제1 배선(122)은 코어 기판(100)의 제2 면(104), 즉, 제1 절연층(110)의 하부면에 구비되고, 제1 배선(122)의 적어도 일부분은 제2 면(104)으로부터 노출될 수 있다. 제3 배선(126)은 코어 기판(100)의 제1 면(102), 즉, 제2 절연층(112)의 상부면에 구비되고, 제3 배선(126)의 적어도 일부분은 제1 면(102)으로부터 노출될 수 있다. 코어 기판(100)의 상기 절연층들 및 상기 코어 연결 배선들의 개수는 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 코어 기판(100)은 적어도 2층의 배선층들을 포함할 수 있다. 코어 기판(100)은 상기 적어도 하나의 배선층에 구비된 적어도 하나의 더미 패턴을 포함할 수 있다. 상기 더미 패턴은 제1 외곽 영역(PR1) 내에 배치될 수 있다. 반도체 패키지(10)가 네 개의 제1 내지 제4 코너 부분들(C1, C2, C3, C4)을 가질 때, 네 개의 제1 더미 패턴들(132)이 코어 기판(100)의 네 개의 코너 부분들(C1, C2, C3, C4)의 적어도 일부들을 각각 커버하도록 연장 형성될 수 있다.
구체적으로, 코어 기판(100)은 3층의 제1 내지 제3 배선층들을 포함할 수 있다. 코어 연결 배선(120)의 상기 제1 배선층은 제1 배선 영역(WR1) 내에 배치된 제1 배선(122) 및 제1 외곽 영역(PR1) 내에 배치된 제1 더미 패턴(132)을 포함할 수 있다. 코어 연결 배선(120)의 상기 제2 배선층은 제1 배선 영역(WR1) 내에 배치된 제2 배선(124) 및 제1 외곽 영역(PR1) 내에 배치된 제2 더미 패턴(134)을 포함할 수 있다. 코어 연결 배선(120)의 상기 제3 배선층은 제1 배선 영역(WR1) 내에 배치된 제3 배선(126)을 포함할 수 있다. 따라서, 코어 기판(100)의 상기 제1 내지 제3 배선층들 중 상기 제1 및 제2 배선층들에는 상기 더미 패턴들이 각각 형성될 수 있다. 제1 더미 패턴(132)은 제1 배선(122)과 동일한 평면에 형성될 수 있다. 제2 더미 패턴(134)은 제2 배선(124)과 동일한 평면에 형성될 수 있다.
도 3 및 도 4에 도시된 바와 같이, 제1 배선(122)은 제1 신호 패턴(122a) 및 제1 그라운드 패턴(122b)을 포함할 수 있다. 또한, 제1 배선(122)은 제1 파워 패턴(도시되지 않음)을 더 포함할 수 있다. 제1 그라운드 패턴(122b)은 복수 개의 관통홀들(123)을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 금속 패턴은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 상기 관통홀은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
제1 신호 패턴(122a), 제1 그라운드 패턴(122b) 및 상기 제1 파워 패턴은 제1 배선 영역(WR1) 내에 배열될 수 있다. 제1 더미 패턴(132)은 제1 외곽 영역(PR1) 내에서 코어 기판(100)의 코너 부분(C1)의 적어도 일부를 커버하도록 제1 그라운드 패턴(122b)의 외측면으로부터 연장할 수 있다. 제1 더미 패턴(132)은 제1 그라운드 패턴(122b)과 일체로 구비될 수 있다. 따라서, 제1 더미 패턴(132)은 제1 그라운드 패턴(122b)과 동일한 금속 물질(예를 들면, 구리(Cu))을 포함할 수 있다. 제1 더미 패턴(132)의 두께는 제1 그라운드 패턴(122b)의 두께와 동일할 수 있다. 예를 들면, 제1 더미 패턴(132)의 두께는 약 3㎛ 내지 약 6㎛의 범위 이내에 있을 수 있다.
제1 외곽 영역(PR1)은 프레임 영역(FR)의 외측 경계 라인, 즉, 제3 측면(S3)으로부터 제2 방향(Y 방향)으로 제1 너비(X1)를 가지고 제1 측면(S1)으로부터 제1 방향(X 방향)으로 제2 너비(X2)를 가질 수 있다. 제1 너비(X1)와 제2 너비(X2)는 서로 동일하거나 다를 수 있다. 예를 들면, 제1 외곽 영역(PR1)의 제1 및 제2 너비들(X1, X2)은 100㎛ 내지 200㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제1 외곽 영역(PR1)의 제1 및 제2 너비들(X1, X2)은 150㎛일 수 있다.
제1 더미 패턴(132)은 제1 코너 부분(C1)으로부터 제1 방향(X 방향)으로 연장하는 제1 부분 및 제1 코너 부분(C1)으로부터 제2 방향(Y 방향)으로 연장하는 제2 부분을 포함할 수 있다. 상기 제1 부분은 제1 코너 부분(C1)으로부터 제1 방향(X 방향)으로 제1 길이(L1)만큼 연장하고, 상기 제2 부분은 제1 코너 부분(C1)으로부터 제2 방향(Y 방향)으로 제2 길이(L2)만큼 연장할 수 있다. 예를 들면, 제1 및 제2 길이들(L1, L2)은 약 1.4mm 내지 약 2.9mm일 수 있다.
상기 제1 부분의 폭(W1)(Y 방향으로 폭)는 제1 코너 부분(C1)으로 갈수록 점차적으로 증가하고, 상기 제2 부분의 폭(W2)(X 방향으로 폭)은 제1 코너 부분(C1)으로 갈수록 점차적으로 증가할 수 있다. 상기 제1 부분의 폭(W1) 및 상기 제2 부분의 폭(W2)은 제1 코너 부분(C1)으로 갈수록 선형적 또는 비선형적으로 증가할 수 있다.
제1 더미 패턴(132)은 코어 기판(100)의 외측면, 즉, 제1 측면(S1)으로부터 제1 방향(X 방향)으로 제1 거리(M1)만큼 연장하고 제3 측면(S3)으로부터 제2 방향(Y 방향)으로 제2 거리(M2)만큼 연장할 수 있다. 예를 들면, 제1 및 제2 거리들(M1, M2)은 약 1.5mm 내지 약 3mm의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제1 및 제2 거리들(M1, M2)은 약 2mm일 수 있다.
제1 더미 패턴(132)은 코어 기판(100)의 외측면, 즉, 제1 측면(S1)으로부터 제1 방향(X 방향)으로 제1 간격(D1)만큼 이격되고 제3 측면(S3)으로부터 제2 방향(Y 방향)으로 제2 간격(D2)만큼 이격될 수 있다. 예를 들면, 제1 및 제2 간격들(D1, D2)은 약 30㎛ 내지 약 90㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제1 및 제2 간격들(D1, D2)은 약 75㎛일 수 있다.
이와 유사하게, 제2 배선(124)은 제2 신호 패턴 및 제2 그라운드 패턴을 포함할 수 있다. 또한, 제2 배선(124)은 제2 파워 패턴을 더 포함할 수 있다. 상기 제2 그라운드 패턴은 복수 개의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 금속 패턴은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 상기 관통홀은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
상기 제2 신호 패턴, 상기 제2 그라운드 패턴 및 상기 제2 파워 패턴은 제1 배선 영역(WR1) 내에 배열될 수 있다. 제2 더미 패턴(134)은 제1 외곽 영역(PR1) 내에서 코어 기판(100)의 코너 부분(C1)의 적어도 일부를 커버하도록 상기 제2 그라운드 패턴의 외측면으로부터 연장 형성될 수 있다. 제2 더미 패턴(134)은 상기 제2 그라운드 패턴과 일체로 구비될 수 있다. 네 개의 상기 제2 더미 패턴들이 코어 기판(100)의 네 개의 코너 부분들(C1, C2, C3, C4)의 적어도 일부들을 각각 커버하도록 연장 형성될 수 있다. 따라서, 상기 제2 더미 패턴(134)은 상기 제2 그라운드 패턴과 동일한 금속 물질(예를 들면, 구리(Cu))을 포함할 수 있다. 제2 더미 패턴(134)의 두께는 상기 제2 그라운드 패턴의 두께와 동일할 수 있다.
제2 더미 패턴(134)은 제1 더미 패턴(132)과 실질적으로 동일하거나 유사한 수치들을 가질 수 있다. 따라서, 상기 제2 더미 패턴에 대한 설명은 생략하기로 한다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 코어 기판(110)의 캐비티(106) 내에 배치될 수 있다. 반도체 칩(200)의 측벽은 캐비티(106)의 내측벽으로부터 이격될 수 있다. 따라서, 반도체 칩(200)의 측벽과 캐비티(106)의 내측벽 사이에는 갭이 형성될 수 있다.
반도체 칩(200)은 기판 및 상기 기판의 활성면, 즉, 제1 면 상에 칩 패드들(210)을 포함할 수 있다. 반도체 칩(200)의 칩 패드들(210)이 형성된 상기 제1 면이 아래를 향하도록 배치될 수 있다. 따라서, 칩 패드들(210)은 코어 기판(100)의 제2 면(104)을 통해 노출될 수 있다. 반도체 칩(200)의 상기 제1 면은 코어 기판(100)의 제2 면(104)과 동일 평면 상에 위치할 수 있다. 반도체 칩(200)의 상기 제1 면과 반대하는 제2 면은 코어 기판(100)의 제1 면(102)과 동일하거나 다른 평면에 위치할 수 있다.
몰드막(140)은 코어 기판(100)의 제1 면(102) 상에 반도체 칩(200)을 커버하도록 구비될 수 있다. 몰드막(140)은 반도체 칩(200)의 측벽과 캐비티(106)의 내측벽 사이의 갭을 채우도록 형성될 수 있다. 따라서, 반도체 칩(200)의 상기 제2 면, 코어 기판(100)의 제1 면(102) 및 캐비티(106)의 내측벽은 몰드막(140)에 의해 커버될 수 있다.
예를 들면, 몰드막(140)은 에폭시 수지와 같은 절연 물질(열경화성 유전 물질), 감광성 절연 물질(Photo Imageable Dielectrics, PID), ABF(Ajinomoto Build-up Film)과 같은 절연 필름 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 재배선층(300)은 코어 기판(100)의 제2 면(104) 상에 배치되고, 반도체 칩(200)의 칩 패드들(210)과 코어 연결 배선들(120)에 각각 연결되는 재배선들(302)을 가질 수 있다. 재배선들(302)은 코어 기판(100)의 제2 면(104) 상에 구비되어 전면 재배선의 역할을 수행할 수 있다. 따라서, 재배선층(300)은 팬 아웃 패키지의 전면 재배선층(front redistribution wiring layer)일 수 있다.
재배선층(300)은 프레임 영역(FR)에 대응하는 재배선 영역(RR)을 가질 수 있다. 재배선 영역(RR)은 제2 배선 영역(WR2) 및 제2 배선 영역(WR2)둘레에 제2 외곽 영역(PR2)을 가질 수 있다.
구체적으로, 재배선층(300)은 제1 하부 절연막(310) 상에서 제2 배선 영역(WR2)에 배치된 제1 재배선들(312) 및 제2 외곽 영역(PR2)에 배치된 제3 더미 패턴(314)을 구비하는 제1 재배선층을 포함할 수 있다.
제1 하부 절연막(310)은 코어 기판(100)의 제2 면(104) 상에 구비되며 반도체 칩(200)의 칩 패드들(210) 및 코어 연결 배선(120)의 제1 배선들(122)을 노출시키는 제1 개구들을 가질 수 있다. 제1 재배선들(312)은 제1 하부 절연막(150a) 상에 형성되며 적어도 일부가 상기 제1 개구들을 통해 칩 패드들(210) 및 제1 배선들(122)과 직접 접촉할 수 있다. 제3 더미 패턴(314)은 제1 재배선(312)과 동일한 평면에서 형성될 수 있다.
재배선층(300)은 제2 하부 절연막(320) 상에서 제2 배선 영역(WR2)에 배치된 제2 재배선들(322) 및 제2 외곽 영역(PR2)에 배치된 제4 더미 패턴(324)을 구비하는 제2 재배선층을 포함할 수 있다.
제2 하부 절연막(320)은 제1 하부 절연막(310) 상에 구비되며 제1 재배선들(312)을 노출시키는 제2 개구들을 가질 수 있다. 제2 재배선들(322)은 제2 하부 절연막(320) 상에 형성되며 적어도 일부가 상기 제2 개구들을 통해 제1 재배선들(312)과 직접 접촉할 수 있다. 제4 더미 패턴(324)은 제2 재배선(322)과 동일한 평면에서 형성될 수 있다.
재배선층(300)은 제3 하부 절연막(330) 상에서 제2 배선 영역(WR2)에 배치된 제3 재배선들(322)을 구비하는 제3 재배선층을 포함할 수 있다.
제3 하부 절연막(330)은 제2 하부 절연막(320) 상에 구비되며 제2 재배선들(322)을 노출시키는 제3 개구들을 가질 수 있다. 제3 재배선들(332)은 제3 하부 절연막(330) 상에 형성되며 적어도 일부가 상기 제3 개구들을 통해 제2 재배선들(322)과 직접 접촉할 수 있다.
재배선층(300)은 제3 하부 절연막(330) 상에 구비되어 제3 재배선들(332)의 일부들을 노출시키는 제4 하부 절연막(340)을 포함할 수 있다. 제4 하부 절연막(340)은 패시베이션 막의 역할을 수행할 수 있다. 제4 하부 절연막(340)에 의해 노출된 제3 재배선(332) 상에 UBM(Under Bump Metallurgy)과 같은 범프 패드(도시되지 않음)를 형성할 수 있다. 이 경우에 있어서, 제3 재배선(332)의 노출된 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다.
도 5 및 도 6에 도시된 바와 같이, 제1 재배선(312)은 제3 신호 패턴(312a) 및 제3 그라운드 패턴(312b)을 포함할 수 있다. 또한, 제1 재배선(312)은 제3 파워 패턴(도시되지 않음)을 더 포함할 수 있다. 제3 그라운드 패턴(312b)은 복수 개의 관통홀들(313)을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 금속 패턴은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 상기 관통홀은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
제3 신호 패턴(312a), 제3 그라운드 패턴(312b) 및 상기 제3 파워 패턴은 제2 배선 영역(WR2) 내에 배열될 수 있다. 제3 더미 패턴(314)은 제2 외곽 영역(PR2) 내에서 재배선층(300)의 코너 부분(C1)의 적어도 일부를 커버하도록 제3 그라운드 패턴(312b)의 외측면으로부터 연장 형성될 수 있다. 제3 더미 패턴(314)은 제3 그라운드 패턴(312b)와 일체로 구비될 수 있다. 네 개의 제3 더미 패턴들(314)이 재배선층(300)의 네 개의 코너 부분들(C1, C2, C3, C4)의 적어도 일부들을 각각 커버하도록 연장 형성될 수 있다. 따라서, 제3 더미 패턴(314)은 제3 그라운드 패턴(312b)과 동일한 금속 물질(예를 들면, 구리(Cu))을 포함할 수 있다. 제3 더미 패턴(314)의 두께는 제3 그라운드 패턴(312b)의 두께와 동일할 수 있다. 예를 들면, 제3 더미 패턴(314)의 두께는 약 3㎛ 내지 약 6㎛의 범위 이내에 있을 수 있다.
제2 외곽 영역(PR2)은 재배선 영역(RR)의 외측 경계 라인, 즉, 제3 측면(S3)으로부터 제2 방향(Y 방향)으로부터 제3 너비(X3)를 가지고 제1 측면(S1)으로부터 제1 방향(X 방향)으로부터 제4 너비(X4)를 가질 수 있다. 제3 너비(X3)와 제4 너비(X4)는 서로 동일하거나 다를 수 있다. 예를 들면, 제2 외곽 영역(PR2)의 제3 및 제4 너비들(X3, X4)은 100㎛ 내지 200㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제2 외곽 영역(PR2)의 제3 및 제4 너비들(X3, X4)은 150㎛일 수 있다.
제3 더미 패턴(314)은 제1 코너 부분(C1)으로부터 제1 방향(X 방향)으로 연장하는 제3 부분 및 제1 코너 부분(C1)으로부터 제2 방향(Y 방향)으로 연장하는 제4 부분을 포함할 수 있다. 상기 제3 부분은 제1 코너 부분(C1)으로부터 제1 방향(X 방향)으로 제3 길이(L3)만큼 연장하고, 상기 제4 부분은 제1 코너 부분(C1)으로부터 제2 방향(Y 방향)으로 제4 길이(L4)만큼 연장할 수 있다. 예를 들면, 제3 및 제4 길이들(L3, L4)은 약 1.4mm 내지 약 2.9mm일 수 있다.
상기 제3 부분의 폭(W3)(Y 방향으로 폭)는 제1 코너 부분(C1)으로 갈수록 점차적으로 증가하고, 상기 제4 부분의 폭(W4)(X 방향으로 폭)은 제1 코너 부분(C1)으로 갈수록 점차적으로 증가할 수 있다. 상기 제3 부분의 폭(W3) 및 상기 제4 부분의 폭(W3)은 제1 코너 부분(C1)으로 갈수록 선형적 또는 비선형적으로 증가할 수 있다.
제3 더미 패턴(314)은 재배선층(300)의 외측면, 즉, 제1 측면(S1)으로부터 제1 방향(X 방향)으로 제3 거리(M3)만큼 연장하고 제3 측면(S3)으로부터 제2 방향(Y 방향)으로 제4 거리(M4)만큼 연장할 수 있다. 예를 들면, 제3 및 제4 거리들(M3, M4)은 약 1.5mm 내지 약 3mm의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제3 및 제4 거리들(M3, M4)은 약 2mm일 수 있다.
제3 더미 패턴(314)은 재배선층(300)의 외측면, 즉, 제1 측면(S1)으로부터 제1 방향(X 방향)으로 제3 간격(D3)만큼 이격되고 제3 측면(S3)으로부터 제2 방향(Y 방향)으로 제4 간격(D4)만큼 이격될 수 있다. 예를 들면, 제3 및 제4 간격들(D3, D4)은 약 30㎛ 내지 약 90㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제3 및 제4 간격들(D3, D4)은 약 75㎛일 수 있다.
이와 유사하게, 제2 재배선(322)은 제4 신호 패턴 및 제4 그라운드 패턴을 포함할 수 있다. 또한, 제2 재배선(322)은 제4 파워 패턴을 더 포함할 수 있다. 상기 제4 그라운드 패턴은 복수 개의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 금속 패턴은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 상기 관통홀은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
상기 제4 신호 패턴, 상기 제4 그라운드 패턴 및 상기 제4 파워 패턴은 제2 배선 영역(WR2) 내에 배열될 수 있다. 제4 더미 패턴(324)은 제2 외곽 영역(PR2) 내에서 재배선층(300)의 코너 부분(C1)의 적어도 일부를 커버하도록 상기 제4 그라운드 패턴의 외측면으로부터 연장 형성될 수 있다. 제4 더미 패턴(324)은 상기 제4 그라운드 패턴과 일체로 구비될 수 있다. 네 개의 상기 제4 더미 패턴들이 재배선층(300)의 네 개의 코너 부분들(C1, C2, C3, C4)의 적어도 일부들을 각각 커버하도록 연장 형성될 수 있다. 따라서, 제4 더미 패턴(324)은 상기 제4 그라운드 패턴과 동일한 금속 물질(예를 들면, 구리(Cu))을 포함할 수 있다. 제4 더미 패턴(324)의 두께는 상기 제4 그라운드 패턴의 두께와 동일할 수 있다.
제4 더미 패턴(324)은 제3 더미 패턴(314)과 실질적으로 동일하거나 유사한 수치들을 가질 수 있다. 따라서, 상기 제4 더미 패턴에 대한 설명은 생략하기로 한다.
예를 들면, 상기 제1 내지 제3 하부 절연막들은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 내지 제3 재배선들은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
따라서, 재배선층(300)은 코어 기판(100)의 제2 면(104) 상에 구비되어 칩 패드들(210)과 코어 연결 배선들(122)에 각각 연결되는 재배선들(302)을 가질 수 있다. 재배선층(300)은 반도체 칩(200)의 외측 영역에 구비된 코어 기판(100)의 제2 면(104)을 커버할 수 있다. 재배선들(302) 중 일부는 반도체 칩(200)과 코어 기판(100)의 코어 연결 배선(120)을 전기적으로 연결시킬 수 있다. 상기 재배선층의 상기 하부 절연막들 및 상기 재배선들의 개수, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 상기 후면 재배선층은 코어 기판(100)의 제1 면(102) 상에 배치되고, 코어 연결 배선(120)과 전기적으로 연결된 후면 재배선들(352)을 포함할 수 있다. 후면 재배선들(352)은 코어 기판(100)의 제1 면(102) 상에 구비되어 후면 재배선의 역할을 수행할 수 있다.
후면 재배선들(352)은 몰드막(140) 상에 구비되고 몰드막(140)의 제4 개구들을 통해 제3 배선들(126)과 각각 직접 접촉할 수 있다. 상부 절연막(350)은 몰드막(140) 상에 구비되어 후면 재배선들(352)의 일부들을 노출시킬 수 있다.
예를 들면, 상기 상부 절연막은 에폭시 수지와 같은 절연 물질(열경화성 유전 물질), 감광성 절연 물질(Photo Imageable Dielectrics, PID), ABF(Ajinomoto Build-up Film)과 같은 절연 필름 등을 포함할 수 있다.
전면 재배선층(300)에는 제2 및 제3 더미 패턴들(312, 314)이 제2 외곽 영역(PR2)에 배치되는 반면, 상기 후면 재배선층에는 더미 패턴과 같은 금속 패턴이 제2 외곽 영역(PR2)에 존재하지 않고 후면 재배선들(352)은 제2 배선 영역(WR2)에만 배치될 수 있다.
상기 상부 절연막을 갖는 상기 후면 재배선층은 ABF와 같은 열 팽창 계수가 상대적으로 높은 물질을 포함하고, 상기 배선들을 갖는 상기 코어 기판 및 상기 재배선들을 갖는 상기 전면 재배선층은 열 팽창 계수가 상대적으로 낮은 물질들을 포함할 수 있다. 이에 따라, 더미 패턴들(312, 314)이 코어 기판(100)의 상기 배선층 및 코어 기판(100) 하부의 상기 전면 재배선층에 형성됨으로써, 고온 영역에서의 휨 현상에 취약한 구조를 보강할 수 있다.
예시적인 실시예들에 있어서, 외부 접속 부재들(400)은 재배선층(300)의 외측면 상의 상기 패키지 패드들 상에 배치될 수 있다. 예를 들면, 외부 접속 부재(400)는 솔더 볼을 포함할 수 있다. 상기 솔더 볼은 300㎛ 내지 500㎛의 직경을 가질 수 있다. 반도체 패키지(10)는 상기 솔더 볼들을 매개로 하여 모듈 기판(도시되지 않음)에 실장되어 메모리 모듈을 구성할 수 있다.
상술한 바와 같이, 팬 아웃(Fan-Out) 패널 레벨 패키지로서의 반도체 패키지(10)는 반도체 칩(200)의 외측 영역에 구비된 코어 기판(100) 및 코어 기판(100)의 제2 면(104)을 커버하는 하부 재배선층(300)을 포함할 수 있다. 반도체 패키지(10)는 코어 기판(100)의 배선들이 형성되지 않은 제1 외곽 영역(PR1)에서 코너 부분들(C1, C2, C3, C4)을 커버하도록 연장하는 더미 패턴들(132, 134)을 포함할 수 있다. 또한, 반도체 패키지(10)는 재배선층(300)의 재배선들이 형성되지 않은 제2 외곽 영역(PR2)에서 코너 부분들(C1, C2, C3, C4)을 커버하도록 연장하는 더미 패턴들(314, 324)을 포함할 수 있다.
따라서, 더미 패턴들(132, 134, 314, 324)은 반도체 패키지(10)의 외곽 영역의 코너 부분들(C1, C2, C3, C4)에 형성되어 이 부분들에서의 열 팽창 계수를 상대적으로 증가시킬 수 있다. 이에 따라, 더미 패턴들(132, 134, 314, 324)은 보강 패턴들로서의 역할을 수행하여, 고온 영역에서 상기 코너 부분들이 위로 말려지는 휨 현상을 방지할 수 있다.
이하에서는, 도 1의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 7 내지 도 20은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 7은 복수 개의 코어 기판들이 형성된 패널을 나타내는 평면도이다. 도 8, 도 10 내지 도 13 및 도 15 내지 도 20은 도 7의 C-C' 라인을 따라 절단한 단면도들이다. 도 9는 도 8의 제1 배선층의 일부를 나타내는 평면도이다. 도 14는 도 13의 제1 재배선층의 일부를 나타내는 평면도이다. 도 9 및 도 14는 도 7의 D 부분을 나타내는 평면도들이다.
도 7 내지 도 9를 참조하면, 먼저, 복수 개의 코어 기판들(100)이 형성된 패널(P)을 마련할 수 있다.
예시적인 실시예들에 있어서, 코어 기판(100)은 팬 아웃 패널 레벨 패키지 구조의 반도체 패키지를 형성하기 위한 전기적 연결용 지지 프레임으로 사용될 수 있다. 패널(P)은 코어 기판(100)을 위한 프레임 영역(FR) 및 프레임 영역(FR)을 둘러싸는 스크라이브 레인 영역, 즉, 절단 영역(CA)을 포함할 수 있다. 후술하는 바와 같이, 패널(P)은 프레임 영역(FR)을 구분하는 절단 영역(CA)을 따라 절단되어 코어 기판(100)으로 개별화될 수 있다.
프레임 영역(FR)은 제1 배선 영역(WR1), 제1 배선 영역(WR1)의 외측에 제1 외곽 영역(PR1) 및 제1 배선 영역(WR1)의 내측에 제1 내부 영역(IR1)을 포함할 수 있다. 제1 외곽 영역(PR1)은 프레임 영역(FR)의 외측 경계 라인으로부터 제2 방향(Y 방향)으로 제1 너비(X1)를 가지고 제1 방향(X 방향)으로 제2 너비(X2)를 가질 수 있다. 제1 너비(X1)와 제2 너비(X2)는 서로 동일하거나 다를 수 있다. 예를 들면, 제1 외곽 영역(PR1)의 제1 및 제2 너비들(X1, X2)은 100㎛ 내지 200㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제1 외곽 영역(PR1)의 제1 및 제2 너비들(X1, X2)은 150㎛일 수 있다.
코어 기판(100)은 서로 마주하는 제1 면(102) 및 제2 면(104)을 가질 수 있다. 코어 기판(100)은 프레임 영역(FR)의 중앙부에 캐비티(106)를 가질 수 있다. 후술하는 바와 같이, 캐비티(106)는 적어도 하나의 반도체 칩을 수용하기 위한 평면적을 가질 수 있다.
코어 기판(100)은 복수 개의 적층된 절연층들(110, 112) 및 상기 절연층들에 구비된 코어 연결 배선들(120)을 포함할 수 있다. 코어 연결 배선들(120)은 제1 배선 영역(WR1) 내에 배치될 수 있다. 복수 개의 코어 연결 배선들(120)은 코어 기판(100)의 제1 면(102)으로부터 제2 면(104)까지 코어 기판(100)을 관통하도록 구비되어 전기적 연결 통로의 역할을 각각 수행할 수 있다. 즉, 코어 연결 배선들(120)은 반도체 칩(다이)이 배치되는 영역을 벗어나는 팬 아웃 영역에 구비되어 실장되는 상기 반도체 칩과의 전기적 연결을 위해 사용될 수 있다.
예를 들면, 코어 기판(100)은 제1 절연층(110) 및 제1 절연층(110) 상에 적층된 제2 절연층(112)을 포함할 수 있다. 코어 연결 배선(120)은 제1 배선(122), 제1 콘택(123), 제2 배선(124), 제2 콘택(125) 및 제3 배선(126)을 포함할 수 있다. 제1 배선(122)은 코어 기판(100)의 제2 면(104), 즉, 제1 절연층(110)의 하부면에 구비되고, 제1 배선(122)의 적어도 일부분은 제2 면(104)으로부터 노출될 수 있다. 제3 배선(126)은 코어 기판(100)의 제1 면(102), 즉, 제2 절연층(112)의 상부면에 구비되고, 제3 배선(126)의 적어도 일부분은 제1 면(102)으로부터 노출될 수 있다. 코어 기판(100)의 상기 절연층들 및 상기 코어 연결 배선들의 개수는 이에 제한되지 않음을 이해할 수 있을 것이다.
예시적인 실시예들에 있어서, 코어 기판(100)은 적어도 2층의 배선층들을 포함할 수 있다. 코어 기판(100)은 상기 적어도 하나의 배선층에 구비된 더미 패턴을 포함할 수 있다. 상기 더미 패턴은 제1 외곽 영역(PR1) 내에 배치될 수 있다.
도 8 및 도 9에 도시된 바와 같이, 코어 기판(100)은 3층의 제1 내지 제3 배선층들을 포함할 수 있다. 코어 연결 배선(120)의 상기 제1 배선층은 제1 배선 영역(WR1)에 배치된 제1 배선(122) 및 제1 외곽 영역(PR1) 내에 배치된 제1 더미 패턴(132)을 포함할 수 있다. 코어 연결 배선(120)의 상기 제2 배선층은 제1 배선 영역(WR1) 내에 배치된 제2 배선(124) 및 제1 외곽 영역(PR1) 내에 배치된 제2 더미 패턴(134)을 포함할 수 있다. 코어 연결 배선(120)의 상기 제3 배선층은 제1 배선 영역(WR1) 내에 배치된 제3 배선(126)을 포함할 수 있다. 따라서, 코어 기판(100)의 상기 제1 내지 제3 배선층들 중 상기 제1 및 제2 배선층들에는 상기 더미 패턴들이 각각 형성될 수 있다. 제1 더미 패턴(132)은 제1 배선(122)과 동일한 평면에 형성될 수 있다. 제2 더미 패턴(134)은 제2 배선(124)과 동일한 평면에 형성될 수 있다.
도 9에 도시된 바와 같이, 제1 배선(122)은 제1 신호 패턴(122a) 및 제1 그라운드 패턴(122b)을 포함할 수 있다. 또한, 제1 배선(122)은 제1 파워 패턴(도시되지 않음)을 더 포함할 수 있다. 제1 그라운드 패턴(122b)은 복수 개의 관통홀들(123)을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 금속 패턴은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 상기 관통홀은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
제1 신호 패턴(122a), 제1 그라운드 패턴(122b) 및 상기 제1 파워 패턴은 제1 배선 영역(WR1) 내에 배열될 수 있다. 제1 더미 패턴(132)은 제1 외곽 영역(PR1) 내에서 코어 기판(100)의 코너 부분(C1)의 적어도 일부를 커버하도록 제1 그라운드 패턴(122b)의 외측면으로부터 연장 형성될 수 있다. 네 개의 제1 더미 패턴들(132)이 코어 기판(100)의 네 개의 코너 부분들(C1, C2, C3, C4)의 적어도 일부들을 각각 커버하도록 연장 형성될 수 있다. 따라서, 제1 더미 패턴(132)은 제1 그라운드 패턴(122b)과 동일한 금속 물질(예를 들면, 구리(Cu))을 포함할 수 있다. 제1 더미 패턴(132)의 두께는 제1 그라운드 패턴(122b)의 두께와 동일할 수 있다. 예를 들면, 제1 더미 패턴(132)의 두께는 약 3㎛ 내지 약 6㎛의 범위 이내에 있을 수 있다.
제1 더미 패턴(132)은 제1 코너 부분(C1)으로부터 제1 방향(X 방향)으로 연장하는 제1 부분 및 제1 코너 부분(C1)으로부터 제2 방향(Y 방향)으로 연장하는 제2 부분을 포함할 수 있다. 상기 제1 부분은 제1 코너 부분(C1)으로부터 제1 방향(X 방향)으로 제1 폭(W1)만큼 연장하고, 상기 제2 부분은 제1 코너 부분(C1)으로부터 제2 방향(Y 방향)으로 제2 폭(W2)만큼 연장할 수 있다. 예를 들면, 제1 및 제2 폭들(W1, W2)은 약 1.4mm 내지 약 2.9mm일 수 있다.
제1 더미 패턴(132)은 코어 기판(100)의 외측면으로부터 제1 방향(X 방향)으로 제1 거리(L1)만큼 연장하고 제2 방향(Y 방향)으로 제2 거리(L2)만큼 연장할 수 있다. 예를 들면, 제1 및 제2 거리들(L1, L2)은 약 1.5mm 내지 약 3mm의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제1 및 제2 거리들(L1, L2)은 약 2mm일 수 있다.
제1 더미 패턴(132)은 코어 기판(100)의 외측면으로부터 제1 방향(X 방향)으로 제1 간격(D1)만큼 이격되고 제2 방향(Y 방향)으로 제2 간격(D2)만큼 이격될 수 있다. 예를 들면, 제1 및 제2 간격들(D1, D2)은 약 30㎛ 내지 약 90㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제1 및 제2 간격들(D1, D2)은 약 75㎛일 수 있다.
이와 유사하게, 제2 배선(124)은 제2 신호 패턴 및 제2 그라운드 패턴을 포함할 수 있다. 또한, 제2 배선(124)은 제2 파워 패턴을 더 포함할 수 있다. 상기 제2 그라운드 패턴은 복수 개의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 금속 패턴은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 상기 관통홀은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
상기 제2 신호 패턴, 상기 제2 그라운드 패턴 및 상기 제2 파워 패턴은 제1 배선 영역(WR1) 내에 배열될 수 있다. 제2 더미 패턴(134)은 제1 외곽 영역(PR1) 내에서 코어 기판(100)의 코너 부분(C1)의 적어도 일부를 커버하도록 상기 제2 그라운드 패턴의 외측면으로부터 연장 형성될 수 있다. 네 개의 상기 제2 더미 패턴들이 코어 기판(100)의 네 개의 코너 부분들(C1, C2, C3, C4)의 적어도 일부들을 각각 커버하도록 연장 형성될 수 있다. 따라서, 상기 제2 더미 패턴(134)은 상기 제2 그라운드 패턴과 동일한 금속 물질(예를 들면, 구리(Cu))을 포함할 수 있다. 제2 더미 패턴(134)의 두께는 상기 제2 그라운드 패턴의 두께와 동일할 수 있다.
제2 더미 패턴(134)은 제1 더미 패턴(132)과 실질적으로 동일하거나 유사한 수치들을 가질 수 있다. 따라서, 상기 제2 더미 패턴에 대한 설명은 생략하기로 한다.
도 10 및 도 11을 참조하면, 코어 기판(100)의 캐비티(106) 내에 반도체 칩(200)을 배치시킨 후, 반도체 칩(200)을 커버하도록 몰드막(140)을 형성할 수 있다.
도 10에 도시된 바와 같이, 패널(P)을 배리어 테이프(20) 상에 배치시킬 수 있다. 코어 기판(100)의 제2 면(104)은 배리어 테이프(20) 상에 부착될 수 있다. 예를 들면, 패널(P)의 캐비티들(106) 내에 약 200개 내지 6,000개의 다이들을 각각 배치시킬 수 있다. 후술하는 바와 같이, 싱귤레이션(singulation) 공정을 수행하여 패널(P)을 절단 영역(CA)을 따라 절단하여 개별적인 팬 아웃 패널 레벨 패키지를 완성할 수 있다. 이와 다르게, 하나의 캐비티(106) 내에 복수 개의 반도체 칩들(200)을 배치시킬 수 있다.
반도체 칩(200)은 기판 및 상기 기판의 제1 면, 즉, 활성면 상에 구비된 칩 패드들(210)을 포함할 수 있다. 반도체 칩(200)의 칩 패드들(210)이 형성된 상기 제1 면이 배리어 테이프(20)를 향하도록 배치될 수 있다. 반도체 칩(200)은 코어 기판(100)의 캐비티(106)에 대응하도록 배치될 수 있다. 반도체 칩(200)의 상기 제1 면은 코어 기판(100)의 제2 면(104)과 동일한 평면에 위치할 수 있다.
반도체 칩(200)은 코어 기판(100)의 캐비티(106) 내에 배치될 수 있다. 반도체 칩(200)은 측벽은 캐비티(106)의 내측벽으로부터 이격될 수 있다. 따라서, 반도체 칩(200)의 측벽과 캐비티(106)의 내측벽 사이에는 갭이 형성될 수 있다.
도 11에 도시된 바와 같이, 몰드막(140)은 코어 기판(100)의 제1 면(102) 상에 반도체 칩(200)을 커버하도록 형성될 수 있다. 몰드막(140)은 반도체 칩(200)의 측벽과 캐비티(106)의 내측벽 사이의 갭을 채우도록 형성될 수 있다. 따라서, 반도체 칩(200)의 상기 제1 면에 반대하는 제2 면, 코어 기판(100)의 제1 면(102) 및 캐비티(106)의 내측벽은 몰드막(140)에 의해 커버될 수 있다.
예를 들면, 몰드막(140)은 에폭시 수지와 같은 절연 물질(열경화성 유전 물질), 감광성 절연 물질(Photo Imageable Dielectrics, PID), ABF(Ajinomoto Build-up Film)과 같은 절연 필름 등을 포함할 수 있다.
도 12 내지 도 17을 참조하면, 코어 기판(100)의 제2 면(104) 및 반도체 칩(200)의 상기 제1 면 상에 재배선층(300)을 형성할 수 있다. 코어 기판(100)의 제2 면(104) 상에 반도체 칩(200)의 칩 패드들(210)과 코어 연결 배선들(122)에 각각 연결되는 재배선들(302)을 갖는 재배선층(300)을 형성할 수 있다. 재배선층(300)은 팬 아웃 패키지의 전면 재배선층(front redistribution wiring layer)일 수 있다.
재배선층(300)은 프레임 영역(FR)에 대응하며 절단 영역(CA)에 의해 구분되는 재배선 영역(RR)을 포함할 수 있다. 재배선 영역(RR)은 제2 배선 영역(WR2) 및 제2 배선 영역(WR2)의 외측에 제2 외곽 영역(PR2)을 포함할 수 있다. 제2 외곽 영역(PR2)은 재배선 영역(RR)의 외측 경계 라인으로부터 제2 방향(Y 방향)으로 제3 너비(X3)를 가지고 제1 방향(X 방향)으로 제4 너비(X4)를 가질 수 있다. 제3 너비(X3)와 제4 너비(X4)는 서로 동일하거나 다를 수 있다. 예를 들면, 제2 외곽 영역(PR2)의 제3 및 제4 너비들(X3, X4)은 100㎛ 내지 200㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제2 외곽 영역(PR2)의 제3 및 제4 너비들(X3, X4)은 150㎛일 수 있다.
도 12에 도시된 바와 같이, 배리어 테이프(20)를 제거한 후, 도 11의 구조물을 뒤집고, 코어 기판(100)의 제2 면(104)을 커버하는 제1 하부 절연막(310)을 형성한 후, 제1 하부 절연막(310)을 패터닝하여 반도체 칩(200)의 칩 패드들(210) 및 코어 연결 배선(120)의 제1 배선들(122)을 각각 노출시키는 제1 개구들(311)을 형성할 수 있다.
예를 들면, 제1 하부 절연막(310)은 폴리머, 유전막 등을 포함할 수 있다. 상기 제1 하부 절연막은 스핀 코팅 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
도 13 및 도 14에 도시된 바와 같이, 제1 하부 절연막(310) 상에 제2 배선 영역(WR2)에 배치된 제1 재배선들(312) 및 제2 외곽 영역(PR2)에 배치된 제3 더미 패턴(314)을 포함하는 제1 재배선층을 형성할 수 있다. 제1 재배선들(312)은 제1 개구들(311)을 통해 칩 패드들(210)과 제1 배선들(122)과 각각 직접 접촉할 수 있다. 제3 더미 패턴(314)은 제1 재배선(312)과 동일한 평면에서 형성될 수 있다.
예시적인 실시예들에 있어서, 제1 재배선(312)은 제1 하부 절연막(310)의 일부, 칩 패드들(210) 및 제1 배선들(122) 상에 형성될 수 있다. 상기 제1 재배선은 제1 하부 절연막(310)의 일부 및 제1 개구(311) 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 따라서, 제1 재배선들(312)의 적어도 일부들은 상기 개구들을 통해 칩 패드(210)와 제1 배선(122)과 직접 접촉할 수 있다. 제3 더미 패턴(314)은 제1 재배선들(312)과 동일한 공정에 의해 형성될 수 있다.
예를 들면, 상기 제1 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
도 14에 도시된 바와 같이, 제1 재배선(312)은 제3 신호 패턴(312a) 및 제3 그라운드 패턴(312b)을 포함할 수 있다. 또한, 제1 재배선(312)은 제3 파워 패턴(도시되지 않음)을 더 포함할 수 있다. 제3 그라운드 패턴(312b)은 복수 개의 관통홀들(313)을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 금속 패턴은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 상기 관통홀은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
제3 신호 패턴(312a), 제3 그라운드 패턴(312b) 및 상기 제3 파워 패턴은 제2 배선 영역(WR2) 내에 배열될 수 있다. 제3 더미 패턴(314)은 제2 외곽 영역(PR2) 내에서 재배선층(300)의 코너 부분(C1)의 적어도 일부를 커버하도록 제3 그라운드 패턴(312b)의 외측면으로부터 연장 형성될 수 있다. 네 개의 제3 더미 패턴들(314)이 재배선층(300)의 네 개의 코너 부분들(C1, C2, C3, C4)의 적어도 일부들을 각각 커버하도록 연장 형성될 수 있다. 따라서, 제3 더미 패턴(314)은 제3 그라운드 패턴(312b)과 동일한 금속 물질(예를 들면, 구리(Cu))을 포함할 수 있다. 제3 더미 패턴(314)의 두께는 제3 그라운드 패턴(312b)의 두께와 동일할 수 있다. 예를 들면, 제3 더미 패턴(314)의 두께는 약 3㎛ 내지 약 6㎛의 범위 이내에 있을 수 있다.
제3 더미 패턴(314)은 제1 코너 부분(C1)으로부터 제1 방향(X 방향)으로 연장하는 제3 부분 및 제1 코너 부분(C1)으로부터 제2 방향(Y 방향)으로 연장하는 제4 부분을 포함할 수 있다. 상기 제3 부분은 제1 코너 부분(C1)으로부터 제1 방향(X 방향)으로 제3 길이(L3)만큼 연장하고, 상기 제4 부분은 제1 코너 부분(C1)으로부터 제2 방향(Y 방향)으로 제4 길이(L4)만큼 연장할 수 있다.
제3 더미 패턴(314)은 재배선층(300)의 외측면으로부터 제1 방향(X 방향)으로 제3 거리(M3)만큼 연장하고 제2 방향(Y 방향)으로 제4 거리(M4)만큼 연장할 수 있다. 예를 들면, 제3 및 제4 거리들(M3, M4)은 약 1.5mm 내지 약 3mm의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제3 및 제4 거리들(M3, M4)은 약 2mm일 수 있다.
제3 더미 패턴(314)은 재배선층(300)의 외측면으로부터 제1 방향(X 방향)으로 제3 간격(D3)만큼 이격되고 제2 방향(Y 방향)으로 제4 간격(D4)만큼 이격될 수 있다. 예를 들면, 제3 및 제4 간격들(D3, D4)은 약 30㎛ 내지 약 90㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제3 및 제4 간격들(D3, D4)은 약 75㎛일 수 있다.
도 15 및 도 16에 도시된 바와 같이, 제1 하부 절연막(320) 상에 제2 하부 절연막(320)을 형성한 후, 제2 하부 절연막(320)을 패터닝하여 제1 재배선들(312)을 각각 노출시키는 제2 개구들(321)을 형성할 수 있다. 이어서, 제2 하부 절연막(320) 상에 제2 배선 영역(WR2)에 배치된 제2 재배선들(322) 및 제2 외곽 영역(PR2)에 배치된 제4 더미 패턴(324)을 포함하는 제2 재배선층을 형성할 수 있다. 제2 재배선들(322)은 제2 개구들(321)을 통해 제1 재배선들(312)과 각각 직접 접촉할 수 있다. 제4 더미 패턴(324)은 제2 재배선(322)과 동일한 평면에서 형성될 수 있다.
제2 재배선(322)은 제4 신호 패턴 및 제4 그라운드 패턴을 포함할 수 있다. 또한, 제2 재배선(322)은 제4 파워 패턴을 더 포함할 수 있다. 상기 제4 그라운드 패턴은 복수 개의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 금속 패턴은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 상기 관통홀은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
상기 제4 신호 패턴, 상기 제4 그라운드 패턴 및 상기 제4 파워 패턴은 제2 배선 영역(WR2) 내에 배열될 수 있다. 제4 더미 패턴(324)은 제2 외곽 영역(PR2) 내에서 재배선층(300)의 코너 부분(C1)의 적어도 일부를 커버하도록 상기 제4 그라운드 패턴의 외측면으로부터 연장 형성될 수 있다. 네 개의 상기 제4 더미 패턴들이 재배선층(300)의 네 개의 코너 부분들(C1, C2, C3, C4)의 적어도 일부들을 각각 커버하도록 연장 형성될 수 있다. 따라서, 제4 더미 패턴(324)은 상기 제4 그라운드 패턴과 동일한 금속 물질(예를 들면, 구리(Cu))을 포함할 수 있다. 제4 더미 패턴(324)의 두께는 상기 제4 그라운드 패턴의 두께와 동일할 수 있다.
제4 더미 패턴(324)은 제3 더미 패턴(314)과 실질적으로 동일하거나 유사한 수치들을 가질 수 있다. 따라서, 상기 제4 더미 패턴에 대한 설명은 생략하기로 한다.
도 17에 도시된 바와 같이, 제2 하부 절연막(320) 상에 제3 하부 절연막(330)을 형성한 후, 제3 하부 절연막(330)을 패터닝하여 제2 재배선들(322)을 각각 노출시키는 제3 개구들을 형성할 수 있다. 이어서, 제3 하부 절연막(330) 상에 제2 배선 영역(WR2)에 배치된 제3 재배선들(332)을 포함하는 제3 재배선층을 형성할 수 있다. 이후, 제3 하부 절연막(330) 상에 제3 재배선들(332)의 일부들을 노출시키는 제4 하부 절연막(340)을 포함할 수 있다.
제4 하부 절연막(340)은 패시베이션 막의 역할을 수행할 수 있다. 제4 하부 절연막(340)에 의해 노출된 제3 재배선(332) 상에 UBM(Under Bump Metallurgy)과 같은 범프 패드(도시되지 않음)를 형성할 수 있다.
도 18 및 도 19를 참조하면, 코어 기판(100)의 제1 면(102) 상에 코어 연결 배선(120)과 전기적으로 연결된 후면 재배선들(352)을 포함하는 후면 재배선층을 형성할 수 있다.
도 18에 도시된 바와 같이, 도 17의 구조물을 뒤집고, 코어 기판(100)의 제1 면(102) 상의 몰드막(140) 상에 코어 연결 배선(120)의 제3 배선들(126)을 노출시키는 제4 개구들(142)을 형성할 수 있다.
도 19에 도시된 바와 같이, 몰드막(140) 상에 제4 개구들(142)을 통해 제3 배선들(126)과 각각 직접 접촉하는 후면 재배선들(352)을 형성할 수 있다. 이어서, 몰드막(140) 상에 후면 재배선들(352)의 일부들을 노출시키는 상부 절연막(350)을 형성할 수 있다.
예를 들면, 상기 상부 절연막은 에폭시 수지와 같은 절연 물질(열경화성 유전 물질), 감광성 절연 물질(Photo Imageable Dielectrics, PID), ABF(Ajinomoto Build-up Film)과 같은 절연 필름 등을 포함할 수 있다.
전면 재배선층(300)에는 제2 및 제3 더미 패턴들(312, 314)이 제2 외곽 영역(PR2)에 배치되는 반면, 상기 후면 재배선층에는 더미 패턴과 같은 금속 패턴이 제2 외곽 영역(PR2)에 존재하지 않고 후면 재배선들(352)은 제2 배선 영역(WR2)에만 배치될 수 있다.
도 20을 참조하면, 재배선층(300)의 외측면 상에 재배선들(302)과 각각 전기적으로 연결되는 외부 접속 부재들(400)을 형성할 수 있다.
예를 들면, 제3 재배선(332)의 일부 상에 외부 접속 부재로서 솔더 볼을 형성할 수 있다. 이 경우에 있어서, 제3 재배선(332)의 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다. 이에 따라, 반도체 제조 공정을 수행하여 팬아웃 타입의 솔더볼 랜딩 패드들을 갖는 재배선층(300)을 형성할 수 있다.
이 후, 소잉 공정을 통해 개별적인 코어 기판(100)으로 분리하여 코어 기판(100) 및 코어 기판(100)의 하부면 상에 형성된 재배선층(300)을 포함하는 팬 아웃 패널 레벨 패키지를 완성할 수 있다.
도 21은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 도 22는 도 21의 반도체 패키지를 나타내는 평면도이다. 도 23은 도 21의 재배선층의 제1 재배선층의 일부를 나타내는 평면도이다. 도 21은 도 22의 E-E' 라인을 따라 절단한 단면도이다. 도 23은 도 22의 F 부분을 나타내는 평면도이다. 상기 반도체 패키지는 코어 기판을 대신하여 제공된 몰드 기판을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 21 내지 도 23을 참조하면, 반도체 패키지(11)는 재배선층(300), 재배선층(300) 상에 배치되는 적어도 하나의 반도체 칩(200) 및 재배선층(300)의 상부면 상에서 반도체 칩(200)의 적어도 일측면을 커버하는 몰드 기판(500)을 포함할 수 있다. 또한, 반도체 패키지(11)는 재배선층(300)의 하부면 상에 배치되는 외부 접속 부재들(400)을 더 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(210)을 가질 수 있다. 칩 패드들(210)이 형성된 상기 제1 면이 재배선층(300)을 향하도록 반도체 칩(200)은 몰드 기판(500) 내에 수용될 수 있다. 반도체 칩(200)의 상기 제1 면 및 상기 제1 면에 반대하는 제2 면은 몰드 기판(500)에 의해 노출될 수 있다.
재배선층(300)은 몰드 기판(500)의 하부면(504) 상에 배치되고, 반도체 칩(200)의 칩 패드들(210)과 각각 연결되는 재배선들(302)을 가질 수 있다.
재배선층(300)은 재배선 영역(RR)을 가질 수 있다. 재배선 영역(RR)은 제3 배선 영역(WR3) 및 제3 배선 영역(WR3)의 외측에 제3 외곽 영역(PR3)을 가질 수 있다.
구체적으로, 재배선층(300)은 제1 하부 절연막(310) 상에서 제3 배선 영역(WR3)에 배치된 제1 재배선들(312) 및 제3 외곽 영역(PR3)에 배치된 제3 더미 패턴(314)을 구비하는 제1 재배선층을 포함할 수 있다. 제3 더미 패턴(314)은 제1 재배선(312)과 동일한 평면에서 형성될 수 있다.
재배선층(300)은 제2 하부 절연막(320) 상에서 제3 배선 영역(WR3)에 배치된 제2 재배선들(322) 및 제3 외곽 영역(PR3)에 배치된 제4 더미 패턴(324)을 구비하는 제2 재배선층을 포함할 수 있다. 제4 더미 패턴(324)은 제2 재배선(322)과 동일한 평면에서 형성될 수 있다.
재배선층(300)은 제3 하부 절연막(330) 상에서 제3 배선 영역(WR3)에 배치된 제3 재배선들(322)을 구비하는 제3 재배선층을 포함할 수 있다.
재배선층(300)은 제3 하부 절연막(330) 상에 구비되여 제3 재배선들(332)의 일부들을 노출시키는 제4 하부 절연막(340)을 포함할 수 있다.
도 23에 도시된 바와 같이, 제1 재배선(312)은 제3 신호 패턴(312a) 및 제3 그라운드 패턴(312b)을 포함할 수 있다. 또한, 제1 재배선(312)은 제3 파워 패턴(도시되지 않음)을 더 포함할 수 있다. 제3 그라운드 패턴(312b)은 복수 개의 관통홀들(313)을 갖는 금속 패턴을 포함할 수 있다.
제3 신호 패턴(312a), 제3 그라운드 패턴(312b) 및 상기 제3 파워 패턴은 제3 배선 영역(WR3) 내에 배열될 수 있다. 제3 더미 패턴(314)은 제3 외곽 영역(PR3) 내에서 재배선층(300)의 코너 부분(C1)의 적어도 일부를 커버하도록 제3 그라운드 패턴(312b)의 외측면으로부터 연장 형성될 수 있다. 네 개의 제3 더미 패턴들(314)이 재배선층(300)의 네 개의 코너 부분들(C1, C2, C3, C4)의 적어도 일부들을 각각 커버하도록 연장 형성될 수 있다. 따라서, 제3 더미 패턴(314)은 제3 그라운드 패턴(312b)과 동일한 금속 물질(예를 들면, 구리(Cu))을 포함할 수 있다. 제3 더미 패턴(314)의 두께는 제3 그라운드 패턴(312b)의 두께와 동일할 수 있다.
제3 외곽 영역(PR3)은 재배선 영역(RR)의 외측 경계 라인, 즉, 제3 측면(S3)으로부터 제2 방향(Y 방향)으로부터 제3 너비(X3)를 가지고 제1 측면(S1)으로부터 제1 방향(X 방향)으로부터 제4 너비(X4)를 가질 수 있다. 제3 너비(X3)와 제4 너비(X4)는 서로 동일하거나 다를 수 있다. 예를 들면, 제2 외곽 영역(PR2)의 제3 및 제4 너비들(X3, X4)은 100㎛ 내지 200㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제3 외곽 영역(PR3)의 제3 및 제4 너비들(X3, X4)은 150㎛일 수 있다.
제3 더미 패턴(314)은 제1 코너 부분(C1)으로부터 제1 방향(X 방향)으로 연장하는 제3 부분 및 제1 코너 부분(C1)으로부터 제2 방향(Y 방향)으로 연장하는 제4 부분을 포함할 수 있다. 상기 제3 부분은 제1 코너 부분(C1)으로부터 제1 방향(X 방향)으로 제3 길이(L3)만큼 연장하고, 상기 제4 부분은 제1 코너 부분(C1)으로부터 제2 방향(Y 방향)으로 제4 길이(L4)만큼 연장할 수 있다. 예를 들면, 제3 및 제4 길이들(L3, L4)은 약 1.4mm 내지 약 2.9mm일 수 있다.
이와 유사하게, 제2 재배선(322)은 제4 신호 패턴 및 제4 그라운드 패턴을 포함할 수 있다. 또한, 제2 재배선(322)은 제4 파워 패턴을 더 포함할 수 있다. 상기 제4 그라운드 패턴은 복수 개의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 금속 패턴은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 상기 관통홀은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
상기 제4 신호 패턴, 상기 제4 그라운드 패턴 및 상기 제4 파워 패턴은 제3 배선 영역(WR3) 내에 배열될 수 있다. 제4 더미 패턴(324)은 제3 외곽 영역(PR3) 내에서 재배선층(300)의 코너 부분(C1)의 적어도 일부를 커버하도록 상기 제4 그라운드 패턴의 외측면으로부터 연장 형성될 수 있다. 네 개의 상기 제4 더미 패턴들이 재배선층(300)의 네 개의 코너 부분들(C1, C2, C3, C4)의 적어도 일부들을 각각 커버하도록 연장 형성될 수 있다. 따라서, 제4 더미 패턴(324)은 상기 제4 그라운드 패턴과 동일한 금속 물질(예를 들면, 구리(Cu))을 포함할 수 있다. 제4 더미 패턴(324)의 두께는 상기 제4 그라운드 패턴의 두께와 동일할 수 있다.
제4 더미 패턴(324)은 제3 더미 패턴(314)과 실질적으로 동일하거나 유사한 수치들을 가질 수 있다. 따라서, 상기 제4 더미 패턴에 대한 설명은 생략하기로 한다.
이하에서는, 도 21의 반도체 패키지를 제조하는 방법에 대하여 설명하기로 한다.
도 24 내지 도 28은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 24는 웨이퍼 기판을 나타내는 평면도이다. 도 25, 도 26 및 도 28은 도 24의 G-G' 라인을 따라 절단한 단면도들이다. 도 27은 도 26의 제1 재배선층의 일부를 나타내는 평면도이다. 도 27은 도 24의 H 부분을 나타내는 평면도들이다.
도 24 및 도 25를 참조하면, 웨이퍼 기판(W) 상에 반도체 칩(200)을 배치시킨 후, 웨이퍼 기판(W) 상에 반도체 칩(200)을 커버하는 몰딩 부재(500)를 형성할 수 있다.
예시적인 실시예들에 있어서, 웨이퍼 기판(W)은 복수 개의 반도체 칩들(200)을 배치시키고 이들을 커버하는 몰딩 부재를 형성하기 위한 베이스 기판으로 사용될 수 있다. 웨이퍼 기판(W)은 반도체 공정이 수행되는 웨이퍼와 대응하는 형상을 가질 수 있다. 예를 들면, 웨이퍼 기판(W)은 실리콘 기판, 유리 기판, 비금속 또는 금속의 플레이트 등을 포함할 수 있다.
웨이퍼 기판(W)은 재배선층이 형성되는 재배선 영역(RR) 및 재배선 영역(RR)을 둘러싸는 절단 영역(CA)을 포함할 수 있다. 후술하는 바와 같이, 웨이퍼 기판(W) 상에 형성되는 재배선층 및 몰딩 부재는 복수 개의 재배선 영역(RR)들을 구분하는 절단 영역(CA)을 따라 절단되어 개별화될 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(200)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(210)을 가질 수 있다. 칩 패드들(210)이 형성된 상기 제1 면에 반대하는 제2 면이 웨이퍼 기판(W)을 향하도록 반도체 칩(200)은 웨이퍼 기판(W) 상에 배치될 수 있다.
도면에 도시되지는 않았지만, 반도체 칩(200)은 분리막에 의해 웨이퍼 기판(W)에 부착될 수 있다. 상기 분리막은 임시 접착제(temporary adhesive)의 역할을 하는 폴리머 테이프를 포함할 수 있다. 상기 분리막은 광을 조사하거나 가열함으로써 접착력을 상실할 수 있는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 웨이퍼 기판(W) 상에 반도체 칩(200)을 커버하는 몰딩 부재(500)을 형성할 수 있다. 예를 들면, 몰딩 부재(500)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 몰딩 부재(500)는 몰딩 공정, 스크린 프린팅 공정, 라미네이션 공정 등에 의해 형성될 수 있다. 몰딩 부재(500)는 반도체 칩(200)의 상기 제2 면을 노출시키고 반도체 칩(200)의 측면만을 커버할 수 있다.
도 26 및 도 27을 참조하면, 몰딩 부재(400) 상에 재배선층(300)을 형성할 수 있다.
예시적인 실시예들에 있어서, 몰딩 부재(500) 상에 반도체 칩(200)의 칩 패드들(210)을 각각 노출시키는 제1 개구들을 갖는 제1 하부 절연막(310)을 형성할 수 있다. 상기 제1 하부 절연막은 폴리머, 유전막 등을 포함할 수 있다. 예를 들면, 상기 제1 하부 절연막은 PID(Photo Imageable Dielectric)과 같은 감광성 절연막을 포함할 수 있다. 상기 제1 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
이어서, 제1 하부 절연막(310) 상에 제3 배선 영역(WR3)에 배치된 제1 재배선들(312) 및 제3 외곽 영역(PR3)에 배치된 제3 더미 패턴(314)을 포함하는 제1 재배선층을 형성할 수 있다. 제1 재배선들(312)은 상기 제1 개구들을 통해 칩 패드들(210)과 각각 직접 접촉할 수 있다. 제3 더미 패턴(314)은 제1 재배선(312)과 동일한 평면에서 형성될 수 있다.
제1 재배선(312)은 제1 하부 절연막(310)의 일부, 칩 패드들(210) 및 제1 배선들(122) 상에 형성될 수 있다. 상기 제1 재배선은 제1 하부 절연막(310)의 일부 및 제1 개구(311) 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 따라서, 제1 재배선들(312)의 적어도 일부들은 상기 개구들을 통해 칩 패드(210)와 제1 배선(122)과 직접 접촉할 수 있다. 제3 더미 패턴(314)은 제1 재배선들(312)과 동일한 공정에 의해 형성될 수 있다.
예를 들면, 상기 제1 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다.
이어서, 제1 하부 절연막(310) 상에 제1 재배선(312)을 각각 노출시키는 제2 개구들을 갖는 제2 하부 절연막(320)을 형성한 후, 제2 하부 절연막(320) 상에서 제3 배선 영역(WR3)에 배치된 제2 재배선들(322) 및 제3 외곽 영역(PR3)에 배치된 제4 더미 패턴(324)을 구비하는 제2 재배선층을 형성할 수 있다. 제4 더미 패턴(324)은 제2 재배선(322)과 동일한 평면에서 형성될 수 있다.
이후, 제2 하부 절연막(320) 상에 제2 재배선(322)을 각각 노출시키는 제3 개구들을 갖는 제3 하부 절연막(330)을 형성한 후, 제3 하부 절연막(330) 상에서 제3 배선 영역(WR3)에 배치된 제3 재배선들(322)을 구비하는 제3 재배선층을 형성할 수 있다.
이어서, 제3 하부 절연막(330) 상에 제3 재배선들(332)의 일부들을 노출시키는 제4 하부 절연막(340)을 형성할 수 있다. 제4 하부 절연막(340)은 패시베이션 막의 역할을 수행할 수 있다. 제4 하부 절연막(340)에 의해 노출된 제3 재배선(332) 상에 UBM(Under Bump Metallurgy)과 같은 범프 패드(도시되지 않음)를 형성할 수 있다. 이 경우에 있어서, 제3 재배선(332)의 노출된 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다.
도 27에 도시된 바와 같이, 제1 재배선(312)은 제3 신호 패턴(312a) 및 제3 그라운드 패턴(312b)을 포함할 수 있다. 또한, 제1 재배선(312)은 제3 파워 패턴(도시되지 않음)을 더 포함할 수 있다. 제3 그라운드 패턴(312b)은 복수 개의 관통홀들(313)을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 금속 패턴은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 상기 관통홀은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
제3 신호 패턴(312a), 제3 그라운드 패턴(312b) 및 상기 제3 파워 패턴은 제3 배선 영역(WR3) 내에 배열될 수 있다. 제3 더미 패턴(314)은 제3 외곽 영역(PR3) 내에서 재배선층(300)의 코너 부분(C1)의 적어도 일부를 커버하도록 제3 그라운드 패턴(312b)의 외측면으로부터 연장 형성될 수 있다. 네 개의 제3 더미 패턴들(314)이 재배선층(300)의 네 개의 코너 부분들(C1, C2, C3, C4)의 적어도 일부들을 각각 커버하도록 연장 형성될 수 있다. 따라서, 제3 더미 패턴(314)은 제3 그라운드 패턴(312b)과 동일한 금속 물질(예를 들면, 구리(Cu))을 포함할 수 있다. 제3 더미 패턴(314)의 두께는 제3 그라운드 패턴(312b)의 두께와 동일할 수 있다. 예를 들면, 제3 더미 패턴(314)의 두께는 약 3㎛ 내지 약 6㎛의 범위 이내에 있을 수 있다.
제3 더미 패턴(314)은 제1 코너 부분(C1)으로부터 제1 방향(X 방향)으로 연장하는 제3 부분 및 제1 코너 부분(C1)으로부터 제2 방향(Y 방향)으로 연장하는 제4 부분을 포함할 수 있다. 상기 제3 부분은 제1 코너 부분(C1)으로부터 제1 방향(X 방향)으로 제3 길이(L3)만큼 연장하고, 상기 제4 부분은 제1 코너 부분(C1)으로부터 제2 방향(Y 방향)으로 제4 길이(L4)만큼 연장할 수 있다.
제3 더미 패턴(314)은 재배선층(300)의 외측면으로부터 제1 방향(X 방향)으로 제3 거리(M3)만큼 연장하고 제2 방향(Y 방향)으로 제4 거리(M4)만큼 연장할 수 있다. 예를 들면, 제3 및 제4 거리들(M3, M4)은 약 1.5mm 내지 약 3mm의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제3 및 제4 거리들(M3, M4)은 약 2mm일 수 있다.
제3 더미 패턴(314)은 재배선층(300)의 외측면으로부터 제1 방향(X 방향)으로 제3 간격(D3)만큼 이격되고 제2 방향(Y 방향)으로 제4 간격(D4)만큼 이격될 수 있다. 예를 들면, 제3 및 제4 간격들(D3, D4)은 약 30㎛ 내지 약 90㎛의 범위 이내에 있을 수 있다. 본 실시예에 있어서, 제3 및 제4 간격들(D3, D4)은 약 75㎛일 수 있다.
이와 유사하게, 제2 재배선(322)은 제4 신호 패턴 및 제4 그라운드 패턴을 포함할 수 있다. 또한, 제2 재배선(322)은 제4 파워 패턴을 더 포함할 수 있다. 상기 제4 그라운드 패턴은 복수 개의 관통홀들을 갖는 금속 패턴을 포함할 수 있다. 예를 들면, 상기 금속 패턴은 구리(Cu)와 같은 금속 물질을 포함할 수 있다. 상기 관통홀은 원기둥 또는 다각 기둥 형상을 가질 수 있다.
상기 제4 신호 패턴, 상기 제4 그라운드 패턴 및 상기 제4 파워 패턴은 제3 배선 영역(WR3) 내에 배열될 수 있다. 제4 더미 패턴(324)은 제3 외곽 영역(PR3) 내에서 재배선층(300)의 코너 부분(C1)의 적어도 일부를 커버하도록 상기 제4 그라운드 패턴의 외측면으로부터 연장 형성될 수 있다. 네 개의 상기 제4 더미 패턴들이 재배선층(300)의 네 개의 코너 부분들(C1, C2, C3, C4)의 적어도 일부들을 각각 커버하도록 연장 형성될 수 있다. 따라서, 제4 더미 패턴(324)은 상기 제4 그라운드 패턴과 동일한 금속 물질(예를 들면, 구리(Cu))을 포함할 수 있다. 제4 더미 패턴(324)의 두께는 상기 제4 그라운드 패턴의 두께와 동일할 수 있다.
제4 더미 패턴(324)은 제3 더미 패턴(314)과 실질적으로 동일하거나 유사한 수치들을 가질 수 있다. 따라서, 상기 제4 더미 패턴에 대한 설명은 생략하기로 한다.
도 28을 참조하면, 재배선층(300) 상에 재배선들(302)과 전기적으로 연결되는 외부 접속 부재들(400)을 형성할 수 있다. 예를 들면, 제3 재배선(332)의 일부 상에 외부 접속 부재(400)로서 솔더 볼을 형성할 수 있다. 이 경우에 있어서, 제3 재배선(332)의 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다.
이에 따라, 웨이퍼의 각 다이의 크기와 동일한 웨이퍼 기판(W) 상에 반도체 제조 공정을 수행하여 팬아웃 타입의 솔더볼 랜딩 패드들을 갖는 재배선층(300)을 형성할 수 있다.
이이서, 재배선층(300) 및 몰딩 부재(500)를 절단하여 개별적인 반도체 패키지를 형성할 수 있다. 소잉 공정을 통해 개별적인 재배선층(300)으로 분리하여 팬 아웃 패키지를 완성할 수 있다.
상기 소잉 공정에 의해 반도체 칩(200)의 상기 제2 면을 노출시키도록 상기 몰딩 부재를 제거하여 몰드 기판(500)을 형성할 수 있다. 한편, 몰드 기판(500)은 반도체 칩(200)의 측면들을 감싸도록 형성될 수 있다.
도 29는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 재2 패키지의 추가 구성을 제외하고는 도 1을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 29를 참조하면, 반도체 패키지(12)는 제1 패키지 및 상기 제1 패키지 상에 적층된 제2 패키지(600)를 포함할 수 있다. 상기 제1 패키지는 코어 기판(100), 반도체 칩(200), 하부 재배선층(300) 및 상부 재배선층을 포함할 수 있다. 상기 제1 패키지는 도 1을 참조로 설명한 단위 패키지와 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 제2 패키지(600)는 상기 제1 패키지 상에 도전성 접속 부재들(650)을 매개로 하여 적층될 수 있다.
제2 패키지(600)는 제2 패키지 기판(610), 제2 패키지 기판(610) 상에 실장된 제2 및 제3 반도체 칩들(620, 630), 및 제2 패키지 기판(610) 상에 제2 및 제3 반도체 칩들(620, 630)을 커버하는 밀봉 부재(642)를 포함할 수 있다.
제2 패키지(600)는 도전성 접속 부재들(650)을 매개로 하여 상기 제1 패키지 상에 적층될 수 있다. 예를 들면, 도전성 접속 부재들(650)은 솔더 볼들, 도전성 범프 등을 포함할 수 있다. 도전성 접속 부재(650)는 상기 상부 재배선층의 상부 재배선(352) 및 제2 패키지 기판(610)의 제2 접속 패드(614) 사이에 배치될 수 있다. 따라서, 상기 제1 패키지와 제2 패키지(600)는 도전성 접속 부재들(650)에 의해 서로 전기적으로 연결될 수 있다.
제2 및 제3 반도체 칩들(620, 630)은 접착 부재들에 의해 제2 패키지 기판(610) 상에 적층될 수 있다. 본딩 와이어들(640)은 제2 및 제3 반도체 칩들(620, 630)의 칩 패드들(622, 632)을 제2 패키지 기판(610)의 제1 접속 패드들(612)에 연결시킬 수 있다. 제2 및 제3 반도체 칩들(620, 630)은 본딩 와이어들(640)에 의해 제2 패키지 기판(610)과 전기적으로 연결될 수 있다.
제2 패키지(600)는 와이어 본딩 방식에 의해 실장된 2개의 반도체 칩들을 포함하고 있지만, 상기 제2 패키지의 상기 반도체 칩들의 개수, 실장 방법 등은 이에 제한되지 않음을 이해할 수 있을 것이다.
도 30은 예시적인 실시예들에 따른 반도체 패키지를 나타내는 단면도이다. 상기 반도체 패키지는 재2 패키지의 추가 구성을 제외하고는 도 21을 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 30을 참조하면, 반도체 패키지(13)는 제1 패키지 및 상기 제1 패키지 상에 적층된 제2 패키지(600)를 포함할 수 있다. 상기 제1 패키지는 재배선층(300), 재배선층(300) 상에 배치되는 반도체 칩(200) 및 재배선층(300)의 상부면 상에서 반도체 칩(200)의 적어도 일측면을 커버하는 모드 기판(500)을 포함할 수 있다. 상기 제1 패키지는 도전성 접속 기둥들(550)을 제외하고는 도 21을 참조로 설명한 단위 패키지와 실질적으로 동일하거나 유사할 수 있다.
예시적인 실시예들에 있어서, 도전성 접속 기둥들(550)은 반도체 칩(200)의 외측 영역에서 몰드 기판(500)의 적어도 일부를 관통하도록 구비될 수 있다. 도전성 접속 기둥(550)은 몰드 기판(500)의 제1 면(502)으로부터 제2 면(504)까지 연장하는 몰드 관통 비아(MTV, Mold Through Via)일 수 있다. 또한, 상기 제1 패키지는 몰드 기판(500)의 제1 면(502) 상에 형성된 후면 재배선들(560)을 갖는 후면 재배선층을 더 포함할 수 있다.
후면 재배선들(560)은 몰드 기판(500)의 제1 면(502)으로부터 노출된 도전성 접속 기둥들(550)의 상부면들 상에 각각 형성될 수 있다. 도전성 접속 기둥들(550)은 후면 재배선들(560)과 전기적으로 각각 연결될 수 있다.
재배선층(300)의 제1 재배선들(312)은 몰드 기판(500)의 제2 면(504)으로부터 노출된 도전성 접속 기둥들(550)의 하부면들 상에 각각 형성될 수 있다. 도전성 접속 기둥들(550)은 제1 재배선들(312)의 일부들과 전기적으로 각각 연결될 수 있다.
제2 패키지(600)는 몰드 기판(500)의 제1 면(502) 상에 도전성 접속 부재들(650)을 매개로 하여 상기 제1 패키지 상에 적층될 수 있다. 예를 들면, 도전성 접속 부재들(650)은 솔더 볼들, 도전성 범프 등을 포함할 수 있다. 도전성 접속 부재(650)는 도전성 접속 기둥(550) 상의 후면 재배선(560) 및 제2 패키지 기판(610)의 제2 접속 패드(614) 사이에 배치될 수 있다. 따라서, 상기 제1 패키지와 제2 패키지(600)는 도전성 접속 부재들(650)에 의해 서로 전기적으로 연결될 수 있다.
전술한 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10, 11, 12, 13: 반도체 패키지 100: 코어 기판
106: 캐비티 120: 코어 연결 배선
110: 제1 절연층 112: 제2 절연층
122: 제1 배선 122a: 제1 신호 패턴
122b: 제1 그라운드 패턴 124: 제2 배선
126: 제2 배선 132: 제1 더미 패턴
134: 제2 더미 패턴 140: 몰드막
200: 반도체 칩 210: 칩 패드
300: 재배선층 302: 재배선
310: 제1 하부 절연막 312: 제1 재배선
312a: 제3 신호 패턴 312b: 제3 그라운드 패턴
314: 제3 더미 패턴 320: 제2 하부 절연막
322: 제2 재배선 324: 제4 더미 패턴
330: 제3 하부 절연막 332: 제3 재배선
340: 제4 하부 절연막 350: 상부 절연막
352, 560: 후면 재배선 400: 외부 접속 부재
500: 몰드 기판 550: 도전성 접속 기둥
600: 제2 패키지 610: 제2 패키지 기판
620: 제2 반도체 칩 630: 제3 반도체 칩
640: 본딩 와이어 642: 밀봉 부재
650: 도전성 접속 부재

Claims (20)

  1. 코어 기판;
    상기 코어 기판 내에 배치되며, 칩 패드들을 갖는 적어도 하나의 반도체 칩; 및
    상기 코어 기판의 제1 면을 커버하며, 상기 칩 패드들과 전기적으로 연결되고 적어도 2층으로 적층된 제1 및 제2 재배선들 및 더미 패턴들을 포함하는 재배선층을 포함하고,
    상기 제1 및 제2 재배선들은 상기 재배선층의 재배선 영역 내에 배치되고, 상기 더미 패턴들은 상기 재배선 영역 둘레의 외곽 영역 내에서 상기 재배선층의 코너 부분들을 각각 부분적으로 커버하도록 연장하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 더미 패턴들은 상기 제1 및 제2 재배선들 중에서 적어도 하나와 동일한 평면에 위치하는 반도체 패키지.
  3. 제 1 항에 있어서, 상기 제1 및 제2 재배선들 중에서 적어도 하나는 그라운드 패턴을 포함하고, 상기 더미 패턴은 상기 그라운드 패턴의 외측면으로부터 연장하는 반도체 패키지.
  4. 제 3 항에 있어서, 상기 더미 패턴은 상기 그라운드 패턴과 일체로 구비되는 반도체 패키지.
  5. 제 1 항에 있어서, 상기 더미 패턴은 상기 코너 부분으로부터 제1 방향으로 연장하는 제1 부분 및 상기 제1 방향과 직교하는 제2 방향으로 연장하는 제2 부분을 포함하는 반도체 패키지.
  6. 제 1 항에 있어서, 상기 더미 패턴은 상기 재배선층의 외측면으로부터 기 설정된 거리만큼 연장하고, 상기 기 설정된 거리는 1.5mm 내지 3mm의 범위 이내에 있는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 더미 패턴의 폭은 상기 코너 부분으로 갈수록 점차적으로 증가하는 반도체 패키지.
  8. 제 1 항에 있어서, 상기 코어 기판은 상기 제1 재배선과 전기적으로 연결되고 적어도 2층으로 적층된 제1 및 제2 배선들 및 제2 더미 패턴들을 포함하고,
    상기 제1 및 제2 배선들은 상기 배선층의 배선 영역 내에 배치되고, 상기 제2 더미 패턴들은 상기 배선 영역 둘레의 제2 외곽 영역 내에서 상기 배선층의 코너 부분들을 각각 부분적으로 커버하는 반도체 패키지.
  9. 제 8 항에 있어서, 상기 제2 더미 패턴들은 상기 제1 및 제2 배선들 중에서 적어도 하나의 평면와 평면에 위치하는 반도체 패키지.
  10. 제 8 항에 있어서, 상기 제1 및 제2 배선들 중에서 적어도 하나는 제2 그라운드 패턴을 포함하고, 상기 제2 더미 패턴은 상기 제2 그라운드 패턴의 외측면으로부터 연장하는 반도체 패키지.
  11. 적어도 2층으로 적층된 제1 재배선 및 제2 재배선 및 더미 패턴들을 포함하는 재배선층;
    상기 재배선층 상에 배치되며, 상기 제1 및 제2 재배선들과 전기적으로 연결되는 칩 패드들을 갖는 적어도 하나의 반도체 칩; 및
    상기 재배선층 상에 상기 반도체 칩을 둘러싸는 몰드 기판을 포함하고,
    상기 제1 및 제2 재배선들은 상기 재배선층의 재배선 영역 내에 배치되고, 상기 더미 패턴들은 상기 재배선 영역 둘레의 외곽 영역 내에서 상기 재배선층의 코너 부분들을 각각 부분적으로 커버하도록 연장하는 반도체 패키지.
  12. 제 11 항에 있어서, 상기 더미 패턴들은 상기 제1 및 제2 재배선들 중에서 적어도 하나와 동일한 평면에 위치하는 반도체 패키지.
  13. 제 11 항에 있어서, 상기 제1 및 제2 재배선들 중에서 적어도 하나는 그라운드 패턴을 포함하고, 상기 더미 패턴은 상기 그라운드 패턴의 외측면으로부터 연장하는 반도체 패키지.
  14. 제 13 항에 있어서, 상기 더미 패턴은 상기 그라운드 패턴과 일체로 구비되는 반도체 패키지.
  15. 제 11 항에 있어서, 상기 더미 패턴은 상기 코너 부분으로부터 제1 방향으로 연장하는 제1 부분 및 상기 제1 방향과 직교하는 제2 방향으로 연장하는 제2 부분을 포함하는 반도체 패키지.
  16. 제 11 항에 있어서, 상기 더미 패턴은 상기 재배선층의 외측면으로부터 기 설정된 거리만큼 연장하고, 상기 기 설정된 거리는 1.5mm 내지 3mm의 범위 이내에 있는 반도체 패키지.
  17. 제 11 항에 있어서, 상기 더미 패턴의 폭은 상기 코너 부분으로 갈수록 점차적으로 증가하는 반도체 패키지.
  18. 제 11 항에 있어서, 상기 더미 패턴은 상기 재배선층의 외측면으로부터 기 설정된 간격만큼 이격되고, 상기 기 설정된 간격은 30㎛ 내지 90㎛의 범위 이내에 있는 반도체 패키지.
  19. 제 11 항에 있어서, 상기 외곽 영역은 상기 재배선층의 외측면으로부터 기 설정된 너비를 가지고, 상기 너비는 100㎛ 내지 200㎛의 범위 이내에 있는 반도체 패키지.
  20. 제 11 항에 있어서,
    상기 몰드 기판의 적어도 일부를 관통하고 상기 제1 재배선과 전기적으로 연결되는 도전성 접속 기둥; 및
    상기 몰드 기판 상에 적층되며, 상기 도전성 접속 기둥에 전기적으로 연결되는 제2 패키지를 더 포함하는 반도체 패키지.
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