KR20210101574A - 반도체 패키지 및 반도체 패키지의 제조 방법 - Google Patents

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KR20210101574A
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semiconductor
chip
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Abstract

반도체 패키지는, 제1 면 상에 칩 패드들을 가지고 상기 제1 면과 직교하는 제1 방향과 평행한 방향으로 각각 연장하는 서로 마주하는 제1 및 제2 측면들 및 상기 제1 방향과 직교하는 제2 방향과 평행한 방향으로 각각 연장하는 서로 마주하는 제3 및 제4 측면들을 갖는 반도체 칩, 상기 반도체 칩의 상기 제1 및 제2 측면들을 노출시키고 상기 제3 및 제4 측면들을 감싸는 몰딩 부재, 상기 몰딩 부재의 하부면 상에서 상기 반도체 칩의 상기 제1 면을 커버하도록 배치되고 상기 칩 패드들과 전기적으로 연결되는 복수 개의 재배선들을 갖는 재배선층, 및 상기 재배선층의 외측면 상에 정의된 접속 영역에 배치되고, 상기 재배선들과 전기적으로 연결되는 외부 접속 부재들을 포함한다.

Description

반도체 패키지 및 반도체 패키지의 제조 방법{SEMICONDUCTOR PACKAGES AND METHOD OF MANUFACTURING SEMICONDUCTOR PACKAGES}
본 발명은 반도체 패키지 및 반도체 패키지의 제조 방법에 관한 것으로, 보다 상세하게는, 팬 아웃(Fan-Out) 패키지 및 이의 제조 방법에 관한 것이다.
메모리 모듈에는 팬 아웃(Fan-Out) 반도체 패키지들이 실장될 수 있다. 상기 반도체 패키지의 솔더 볼들과 모듈 기판의 출력 단자들 사이의 채널 길이는 메모리 모듈의 고속 특성에 영향을 줄 수 있다. 따라서, 상기 반도체 패키지의 크기를 최소화하여 상기 채널 길이를 감소시키는 것이 중요하다. 하지만, 상기 솔더 볼들이 배치되는 패키지 패드 영역은 표준화되어 있으므로, 이러한 규격의 제약을 지면서 전체 패키지 크기를 감소시키는 방법이 요구된다.
본 발명의 일 과제는 최소화된 크기를 가지며 향상된 고속 특성을 확보할 수 있는 반도체 패키지를 제공하는 데 있다.
본 발명의 다른 과제는 상술한 반도체 패키지를 제조하는 방법을 제공하는 데 있다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 면 상에 칩 패드들을 가지고 상기 제1 면과 직교하는 제1 방향과 평행한 방향으로 각각 연장하는 서로 마주하는 제1 및 제2 측면들 및 상기 제1 방향과 직교하는 제2 방향과 평행한 방향으로 각각 연장하는 서로 마주하는 제3 및 제4 측면들을 갖는 반도체 칩, 상기 반도체 칩의 상기 제1 및 제2 측면들을 노출시키고 상기 제3 및 제4 측면들을 감싸는 몰딩 부재, 상기 몰딩 부재의 하부면 상에서 상기 반도체 칩의 상기 제1 면을 커버하도록 배치되고 상기 칩 패드들과 전기적으로 연결되는 복수 개의 재배선들을 갖는 재배선층, 및 상기 재배선층의 외측면 상에 정의된 접속 영역에 배치되고, 상기 재배선들과 전기적으로 연결되는 외부 접속 부재들을 포함한다. 상기 평면도에서 보았을 때, 상기 반도체 칩의 상기 제1 및 제2 측면들은 상기 접속 영역의 외부에 위치하고 상기 반도체 칩의 상기 제3 및 제4 측면들은 상기 접속 영역의 내부에 위치한다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 제1 면 상에 칩 패드들을 가지고 상기 제1 면과 직교하는 제1 방향과 평행한 방향으로 각각 연장하는 서로 마주하는 제1 및 제2 측면들 및 상기 제1 방향과 직교하는 제2 방향과 평행한 방향으로 각각 연장하는 서로 마주하는 제3 및 제4 측면들을 갖는 반도체 칩, 상기 반도체 칩의 상기 제1 및 제2 측면들을 노출시키고 상기 제3 및 제4 측면들을 감싸는 몰딩 부재, 상기 몰딩 부재의 하부면 상에서 상기 반도체 칩의 상기 제1 면을 커버하도록 배치되고 상기 칩 패드들과 전기적으로 연결되는 복수 개의 재배선들을 갖는 재배선층, 및 상기 재배선층의 외측면 상에 정의된 접속 영역에 배치되고 상기 재배선들과 전기적으로 연결되는 외부 접속 부재들을 포함한다. 상기 접속 영역의 상기 제1 방향으로의 길이는 상기 반도체 칩의 상기 제1 및 제2 측면들 사이의 거리보다 작고, 상기 접속 영역의 상기 제2 방향으로의 길이는 상기 반도체 칩의 상기 제3 및 제4 측면들 사이의 거리보다 크다.
상기 본 발명의 일 과제를 달성하기 위한 예시적인 실시예들에 따른 반도체 패키지는, 복수 개의 재배선들을 갖는 재배선층, 상기 재배선층 상에 배치되며 상기 재배선들과 전기적으로 연결되는 칩 패드들을 가지고 상기 제1 면과 직교하는 제1 방향과 평행한 방향으로 각각 연장하는 서로 마주하는 제1 및 제2 측면들 및 상기 제1 방향과 직교하는 제2 방향과 평행한 방향으로 각각 연장하는 서로 마주하는 제3 및 제4 측면들을 갖는 반도체 칩, 상기 재배선층의 상부면 상에서 상기 반도체 칩의 상기 제1 및 제2 측면들을 노출시키고 상기 제3 및 제4 측면들을 감싸는 몰딩 부재, 및 상기 재배선층의 하부면 상에 정의된 접속 영역에 배치되고 상기 재배선들과 전기적으로 연결되는 외부 접속 부재들을 포함한다.
예시적인 실시예들에 따르면, 팬 아웃 패키지인 반도체 패키지는 재배선층 상에서 반도체 칩의 제1 방향으로 연장하는 서로 마주하는 제1 측면 및 제2 측면을 노출시키면서 상기 반도체 칩의 제2 방향으로 연장하는 서로 마주하는 제3 측면 및 제4 측면을 커버하는 밀봉 부재를 포함할 수 있다. 솔더 볼들과 같은 외부 접속 부재들이 배치되는 상기 재배선층의 접속 영역은 상기 반도체 칩의 상기 제1 측면 및 상기 제2 측면 사이의 팬-인(Fan-In) 영역 및 상기 반도체 칩의 상기 제3 측면 및 상기 제4 측면 사이의 팬-아웃(Fan-Out) 영역을 가질 수 있다.
따라서, 상기 밀봉 부재의 상기 제2 방향으로의 길이, 즉, 반도체 패키지의 가로 방향 길이를 규격의 제약을 지키면서 최소화시킬 수 있다. 이에 따라, 상기 솔더 볼과 모듈 기판의 단자 사이의 채널 거리를 감소시킴으로써 향상된 고속 특성을 확보할 수 있다.
다만, 본 발명의 효과는 상기 언급한 효과에 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 예시적인 실시예들에 따른 메모리 모듈을 나타내는 평면도이다.
도 2는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 3은 도 2의 A-A' 라인을 따라 절단한 단면도이다.
도 4는 도 2의 B-B' 라인을 따라 절단한 단면도이다.
도 5 내지 도 13은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 14는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다.
도 15는 도 14의 E-E'라인을 따라 절단한 단면도이다.
도 16은 도 14의 F-F'라인을 따라 절단한 단면도이다.
도 17 내지 도 25는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다.
도 26은 비교예에 따른 반도체 패키지를 나타내는 평면도이다.
도 27은 도 26의 I-I' 라인을 따라 절단한 단면도이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다.
도 1은 예시적인 실시예들에 따른 메모리 모듈을 나타내는 평면도이다.
도 1을 참조하면, 메모리 모듈(10)은 모듈 보드(20) 및 모듈 보드(20) 상에 실장된 복수 개의 전자 부품들을 포함할 수 있다.
예시적인 실시예들에 있어서, 모듈 보드(20)는 서로 마주보는 상부면과 하부면을 갖는 단층 또는 다층 회로 기판일 수 있다. 예를 들면, 모듈 보드(20)는 인쇄회로기판(PCB)일 수 있다. 상기 인쇄회로기판은 표면 또는 내부에 형성된 배선들 및 이들을 연결하기 위한 비아들을 포함할 수 있다. 상기 배선들은 상기 전자 부품들을 상호 연결하기 위한 인쇄회로패턴일 수 있다.
모듈 보드(20)는 장방형 형상을 가질 수 있다. 모듈 보드(20)의 연장 방향을 따라 모듈 보드(20)의 제1 측부에는 호스트 시스템과의 연결을 위한 커넥터(22)가 구비될 수 있다. 상기 전자 부품들은 컨트롤러(30), 전력 관리 칩(Power Management IC, PMIC)(40), 수동 소자(50) 및 반도체 패키지들(100)을 포함할 수 있다. 반도체 패키지(100)는 불휘발성 메모리 장치를 포함할 수 있다. 예를 들면, 상기 불휘발성 메모리 장치는 디램(DRAM), 낸드 플래지 메모리(NAND Flash Memory), 피램(PRAM), 알이램(ReRAM), 에프이램(FeRAM), 엠램(MRAM) 등을 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 패키지(100)는 솔더 볼들과 같은 외부 접속 부재들을 통해 모듈 기판(20) 상에 실장될 수 있다. 메모리 모듈(10)은 듀얼 인라인 메모리 모듈(DIMM(dual in-line memory module))을 포함할 수 있다. 이 경우에 있어서, 국제 규격에 따라 정해진 개수의 반도체 패키지들(100)이 탑재될 수 있다. 메모리 모듈(10)과 반도체 패키지(100)와의 전기적 접속을 위한 상기 솔더 볼들이 배치되는 패키지 패드 영역(이하에서는, '접속 영역'이라 한다) 또한 표준화되어 있다.
이하에서는, 도 1의 반도체 패키지에 대하여 설명하기로 한다.
도 2는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 도 3은 도 2의 A-A' 라인을 따라 절단한 단면도이다. 도 4는 도 2의 B-B' 라인을 따라 절단한 단면도이다.
도 2 내지 도 4를 참조하면, 반도체 패키지(100)는 재배선층(200), 재배선층(200) 상에 배치되는 반도체 칩(300), 재배선층(200)의 상부면 상에서 반도체 칩(300)의 적어도 일측면을 커버하는 몰딩 부재(400), 및 재배선층(200)의 하부면 상에 정의된 접속 영역(SBR)에 배치되는 외부 접속 부재들(500)을 포함할 수 있다.
예시적인 실시예들에 있어서, 재배선층(200)이 반도체 칩(300)의 외측면을 커버하는 몰딩 부재(400)까지 연장하여 형성되는 팬 아웃(Fan-Out 패키지)일 수 있다. 재배선층(200)은 패널 레벨의 재배선 공정에 의해 형성될 수 있다. 외부 접속 부재들(500) 중 일부는 반도체 칩(300)의 외측에 위치하는 재배선층(200)의 접속 영역(SBR)에 배치될 수 있다.
재배선층(200)은 복수 개의 절연막들(210, 220, 230, 240) 및 상기 절연막들 내에 구비된 재배선들(202)을 포함할 수 있다. 재배선들(202)은 제1 내지 제4 재배선들(212, 222, 232, 242)을 포함할 수 있다. 상기 절연막은 폴리머, 유전막 등을 포함할 수 있다. 예를 들면, 상기 절연막은 PID(photo imagable dielectric)과 같은 감광성 절연막을 포함할 수 있다. 상기 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다. 상기 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상기 재배선은 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
구체적으로, 제1 재배선(212)은 제1 절연막(210) 내에 구비될 수 있다. 제1 재배선(212)의 적어도 일부분은 본딩 패드의 역할을 수행할 수 있다. 후술하는 바와 같이, 도전성 범프(350)는 상기 본딩 패드 및 적층되는 반도체 칩(300)의 칩 패드(312) 사이에 개재되어 반도체 칩(300)과 제1 재배선(212)을 전기적으로 연결시킬 수 있다. 제1 재배선(212)의 상부면은 제1 절연막(210)에 의해 노출될 수 있다. 제1 절연막(210)은 제1 재배선(212)의 하부면을 노출시키는 제1 개구를 가질 수 있다.
제2 재배선(222)은 제1 절연막(210) 상에 형성되며 상기 제1 개구를 통해 제1 재배선(212)과 접촉할 수 있다. 제2 절연막(220)은 제1 절연막(210) 상에 형성되며 제2 재배선(222)을 노출시키는 제2 개구를 가질 수 있다.
제3 재배선(232)은 제2 절연막(220) 상에 형성되며 상기 제2 개구를 통해 제2 재배선(222)과 접촉할 수 있다. 제3 절연막(230)은 제2 절연막(220) 상에 형성되며 제3 재배선(232)을 노출시키는 제3 개구를 가질 수 있다.
제4 재배선(242)은 제3 절연막(230) 상에 형성되며 상기 제3 개구를 통해 제3 재배선(232)과 접촉할 수 있다. 제4 절연막(240)은 제3 절연막(230) 상에 형성되며 제4 재배선(242)을 노출시킬 수 있다.
제4 재배선(242)의 적어도 일부분은 랜딩 패드로서의 패키지 패드의 역할을 수행할 수 있다. 후술하는 바와 같이, 솔더 볼과 같은 외부 접속 부재(500)는 상기 패키지 패드 상에 배치될 수 있다.
재배선층(200)의 하부면 상에는 패키지 패드 영역으로서의 접속 영역(SBR)이 정의되고, 상기 패키지 패드들은 접속 영역(SBR) 내에 위치할 수 있다. 따라서, 상기 솔더 볼들은 재배선층(200)의 외측면 상에 정의된 접속 영역(SBR) 내에 배치될 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(300)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(312)을 가질 수 있다. 칩 패드들(312)이 형성된 상기 제1 면이 재배선층(200)을 향하도록 반도체 칩(300)은 재배선층(200) 상에 실장될 수 있다.
반도체 칩(300)은 플립 칩 본딩(flip chip bonding) 방식에 의해 재배선층(200) 상에 실장될 수 있다. 반도체 칩(300)은 도전성 범프들(350)을 매개로 재배선층(200) 상에 실장될 수 있다. 도전성 범프(350)는 재배선층(200)의 제1 재배선(212), 즉, 상기 본딩 패드 및 반도체 칩(300)의 칩 패드(312) 사이에 배치되어 반도체 칩(300)과 제1 재배선(212)을 전기적으로 연결시킬 수 있다. 반도체 칩(300)과 재배선층(200) 사이에는 언더필 부재(도시되지 않음)이 배치될 수 있다.
도면들에는 몇 개의 칩 패드들만이 도시되어 있으나, 상기 칩 패드들의 구조 및 배치들은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다. 또한, 하나의 반도체 칩만이 도시되어 있으나, 이에 제한되지는 않으며, 복수 개의 반도체 칩들이 상기 재배선층 상에 적층될 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(300)은 상기 제1 면과 직교하는 제1 방향(Y 방향)과 평행한 방향으로 연장하며 서로 마주하는 제1 측면(S1) 및 제2 측면(S2) 그리고 상기 제1 방향과 직교하는 제2 방향(X 방향)과 평행한 방향으로 연장하며 서로 마주하는 제3 측면(S3) 및 제4 측면(S4)을 가질 수 있다.
도 2에 도시된 바와 같이, 반도체 칩(300)의 제1 측면(S1) 및 제2 측면(S2)은 접속 영역(SBR)의 외부에 위치하고(팬-인(Fan-In) 영역), 반도체 칩(300)의 제3 측면(S3) 및 제4 측면(S4)은 접속 영역(SBR)의 내부에 위치할 수 있다(팬-아웃(Fan-Out) 영역). 반도체 칩(300)의 제1 측면(S1)과 제2 측면(S2) 사이의 제1 영역의 양단부는 접속 영역(SBR)으로부터 외측으로 돌출하도록 연장하고, 반도체 칩(300)의 제3 측면(S3)과 제4 측면(S4) 사이의 제2 영역의 양단부는 접속 영역(SBR) 이내에 위치할 수 있다.
예시적인 실시예들에 있어서, 몰딩 부재(400)는 재배선층(200)의 상부면 상에서 반도체 칩(300)의 적어도 일부를 커버할 수 있다. 몰딩 부재(400)는 반도체 칩(300)의 제1 측면(S1) 및 제2 측면(S2)을 노출시키고 제3 측면(S3) 및 제4 측면(S4)을 커버할 수 있다. 예를 들면, 몰딩 부재(400)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 몰딩 부재(400)는 몰딩 공정, 스크린 프린팅 공정, 라미네이션 공정 등에 의해 형성될 수 있다.
몰딩 부재(400)의 제1 방향(Y 방향)으로의 길이는 재배선층(200)의 제1 방향(Y 방향)으로의 길이와 동일하고 반도체 패키지(100)의 세로 방향 길이(L)를 정의하고, 몰딩 부재(400)의 제2 방향(X 방향)으로의 길이는 재배선층(200)의 제2 방향(X 방향)으로의 길이와 동일하고 반도체 패키지(100)의 가로 방향 길이(W)를 정의할 수 있다.
외부 접속 부재들(500)은 재배선층(200)의 하부면 상에 정의된 접속 영역(SBR) 내의 상기 패키지 패드들 상에 각각 배치되어 재배선들(202)과 전기적으로 연결될 수 있다. 외부 접속 부재들(500) 중 일부는 반도체 칩(300)의 제3 측면(S3) 및 제4 측면(S4)의 외부에 위치하여 팬 아웃 타입의 솔더 볼 구조를 갖는 반도체 패키지(100)를 제공할 수 있다.
예시적인 실시예들에 있어서, 상기 솔더 볼들이 배치되는 재배선층(200)의 접속 영역(SBR)의 제2 방향(X 방향)으로의 길이는 반도체 칩(300)의 제1 측면(S1) 및 제2 측면(S2) 사이의 거리보다 작고, 접속 영역(SBR)의 제1 방향(Y 방향)으로의 길이는 반도체 칩(300)의 제3 측면(S3) 및 제4 측면(S4) 사이의 거리보다 클 수 있다.
재배선층(200)의 제2 방향(X 방향)으로의 길이는 반도체 칩(300)의 제1 측면(S1) 및 제2 측면(S2) 사이의 거리와 동일하고, 재배선층(200)의 제1 방향(Y 방향)으로의 길이는 반도체 칩(300)의 제3 측면(S3) 및 제4 측면(S4) 사이의 거리보다 클 수 있다.
예를 들면, 재배선층(200)의 제2 방향(X 방향)으로의 길이는 7mm 내지 9mm이고, 재배선층(200)의 제1 방향(Y 방향)으로의 길이는 10mm 내지 12mm일 수 있다. 본 실시예에 있어서, 재배선층(200)의 제2 방향(X 방향)으로의 길이는 8.34mm이고 재배선층(200)의 제1 방향(Y 방향)으로의 길이는 11mm일 수 있다.
접속 영역(SBR)의 제2 방향(X 방향)으로의 길이는 6mm 내지 8mm이고, 접속 영역(SBR)의 제1 방향(Y 방향)으로의 길이는 9mm 내지 11mm일 수 있다. 본 실시예에 있어서, 접속 영역(SBR)의 제2 방향(X 방향)으로의 길이는 7mm이고 접속 영역(SBR)의 제1 방향(Y 방향)으로의 길이는 10.5mm일 수 있다.
반도체 칩(300)의 제2 방향(X 방향)으로의 길이, 즉, 제1 측면(S1)과 제2 측면(S2) 사이의 거리는 7mm 내지 9mm이고, 반도체 칩(300)의 제1 방향(Y 방향)으로의 길이, 즉, 제3 측면(S3)과 제4 측면(S4) 사이의 거리는 7mm 내지 10mm일 수 있다. 본 실시예에 있어서, 반도체 칩(300)의 제2 방향(X 방향)으로의 길이는 8.34mm이고, 반도체 칩(300)의 제1 방향(Y 방향)으로의 길이는 8.98mm일 수 있다.
상술한 바와 같이, 팬 아웃 패키지인 반도체 패키지(100)는 재배선층(200) 상에서 반도체 칩(300)의 제1 측면(S1)과 제2 측면(S2)을 노출시키면서 반도체 칩(300)의 제3 측면(S3)과 제4 측면(S4)을 커버하는 밀봉 부재(400)를 포함할 수 있다. 상기 솔더 볼들이 배치되며 표준화되어 있는 재배선층(200)의 접속 영역(SBR)은 반도체 칩(300)의 제1 측면(S1) 및 제2 측면(S2) 사이의 영역에 대응하는 팬-인(Fan-In) 영역 및 반도체 칩(300)의 제3 측면(S3) 및 제4 측면(S4) 사이의 영역에 대응하는 팬-아웃(Fan-Out) 영역을 가질 수 있다. 재배선층(200)의 접속 영역(SBR)의 제2 방향(X 방향)으로의 길이(팬-인(Fan-In) 영역의 폭)은 반도체 칩(300)의 제1 측면(S1) 및 제2 측면(S2) 사이의 거리보다 작을 수 있다.
따라서, 밀봉 부재(400)의 제2 방향(X 방향)으로의 길이, 즉, 반도체 패키지(100)의 가로 방향 길이(W)를 규격의 제약을 지키면서 최소화시킬 수 있다. 이에 따라, 상기 솔더 볼과 모듈 기판의 단자 사이의 거리를 감소시킴으로써 향상된 고속 특성을 확보할 수 있다.
이하에서는, 도 2의 반도체 패키지의 제조 방법을 설명하기로 한다.
도 5 내지 도 13은 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 5는 패널 기판을 나타내는 평면도이다. 도 6, 도 8, 도 10 및 도 12는 도 5의 C-C' 라인을 따라 절단한 단면도들이다. 도 7, 도 9, 도 11 및 도 13은 도 5의 D-D' 라인을 따라 절단한 단면도들이다.
도 5 내지 도 7을 참조하면, 재배선층(200)을 형성한 후, 재배선층(200)을 패널 기판(P) 상에 부착시킬 수 있다.
예시적인 실시예들에 있어서, 패널 기판(P)은 복수 개의 반도체 칩들을 배치시키고 팬 아웃 패널 레벨 패키지 구조의 반도체 패키지들을 형성하기 위한 지지 베이스 기판으로 사용될 수 있다. 패널 기판(P)은 배치되는 반도체 칩들의 개수 등에 따라 패널 캐리어와 대응하는 형상을 가질 수 있다. 상기 패널 캐리어 상에 복수 개의 다이들(반도체 칩들)을 배치시킬 수 있다. 예를 들면, 패널 기판(P)은 비금속 또는 금속의 플레이트, 실리콘 기판, 유리 기판 등을 포함할 수 있다.
패널 기판(P)은 반도체 칩이 실장되는 패키지 영역(MR) 및 실장 영역(MR)을 둘러싸는 절단 영역(CA)을 포함할 수 있다. 후술하는 바와 같이, 패널 기판(P) 상의 재배선층(200)은 복수 개의 패키지 영역(MR)들을 구분하는 절단 영역(CA)을 따라 절단되어 개별화될 수 있다.
도 6 및 도 7에 도시된 바와 같이, 재배선층(200)은 복수 개의 절연막들(210, 220, 230, 240) 및 상기 절연막들 내에 구비된 재배선들(202)을 포함할 수 있다.
상기 절연막은 폴리머, 유전막 등을 포함할 수 있다. 예를 들면, 상기 절연막은 PID(photo imagable dielectric)과 같은 감광성 절연막을 포함할 수 있다. 상기 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다. 상기 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 상기 재배선은 도금 공정, 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
구체적으로, 재배선들(202)은 제1 내지 제4 재배선들(212, 222, 232, 242)을 포함할 수 있다. 제1 재배선(212)은 제1 절연막(210) 내에 구비될 수 있다. 제1 재배선(212)의 적어도 일부분은 본딩 패드의 역할을 수행할 수 있다. 후술하는 바와 같이, 도전성 범프는 상기 본딩 패드 및 적층되는 반도체 칩의 칩 패드 사이에 개재되어 상기 반도체 칩과 상기 제1 재배선을 전기적으로 연결할 수 있다. 제1 절연막(210)은 제1 재배선(212)을 노출시키는 제1 개구를 가질 수 있다.
제2 재배선(222)은 제1 절연막(210) 상에 형성되며 상기 제1 개구를 통해 제1 재배선(212)과 접촉할 수 있다. 제2 절연막(220)은 제1 절연막(210) 상에 형성되며 제2 재배선(222)을 노출시키는 제2 개구를 가질 수 있다.
제3 재배선(232)은 제2 절연막(220) 상에 형성되며 상기 제2 개구를 통해 제2 재배선(222)과 접촉할 수 있다. 제3 절연막(230)은 제2 절연막(220) 상에 형성되며 제3 재배선(232)을 노출시키는 제3 개구를 가질 수 있다.
제4 재배선(242)은 제3 절연막(230) 상에 형성되며 상기 제3 개구를 통해 제3 재배선(232)과 접촉할 수 있다. 제4 절연막(240)은 제3 절연막(230) 상에 형성되며 제4 재배선(242)을 노출시킬 수 있다.
제4 재배선(242)의 적어도 일부분은 랜딩 패드로서의 패키지 패드의 역할을 수행할 수 있다. 후술하는 바와 같이, 솔더 볼과 같은 외부 접속 부재는 상기 패키지 패드 상에 배치될 수 있다.
재배선층(200)의 하부면 상에는 패키지 패드 영역으로서의 접속 영역(SBR)이 정의되고, 상기 패키지 패드들은 접속 영역(SBR) 내에 위치할 수 있다. 따라서, 상기 솔더 볼들은 재배선층(200)의 외측면 상에 정의된 접속 영역(SBR) 내에 배치될 수 있다.
상기 재배선층의 절연막들의 개수, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
또한, 도면에 도시되지는 않았지만, 재배선층(200)의 제4 절연막(240)은 분리막에 의해 패널 기판(P)에 부착될 수 있다. 상기 분리막은 임시 접착제(temporary adhesive)의 역할을 하는 폴리머 테이프를 포함할 수 있다. 상기 분리막은 광을 조사하거나 가열함으로써 접착력을 상실할 수 있는 물질을 포함할 수 있다. 예를 들면, 상기 분리막은 열 박리 테이프(thermal release tape)과 같은 접착 부재를 포함할 수 있다. 이와 다르게, 상기 분리막은 자외선 또는 가시광선의 조사에 의해 가교 결합할 수 있는 이중 경화 실리콘 접착제를 포함할 수 있다.
도 8 및 도 9를 참조하면, 재배선층(200) 상에 반도체 칩(300)을 실장시킬 수 있다.
예시적인 실시예들에 있어서, 반도체 칩들(300)은 재배선층(200) 상에서 패널 기판(P)의 패키지 영역들(MR) 내에 각각 배치될 수 있다. 반도체 칩(300)의 제1 면(즉, 활성면)에는 칩 패드들(312)이 배치될 수 있다. 반도체 칩(300)은 상기 제1 면이 재배선층(200)을 향하도록 재배선층(200) 상에 배치될 수 있다.
반도체 칩(300)은 플립 칩 본딩(flip chip bonding) 방식에 의해 재배선층(200) 상에 실장될 수 있다. 반도체 칩(300)은 도전성 범프들(350)을 매개로 재배선층(200) 상에 실장될 수 있다. 도전성 범프(350)는 재배선층(200)의 제1 재배선(212), 즉, 상기 본딩 패드 및 반도체 칩(300)의 칩 패드(312) 사이에 배치될 수 있다. 도면에 도시되지는 않았지만, 반도체 칩(300)과 재배선층(200) 사이에는 언더필 부재가 주입될 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(300)은 상기 제1 면과 직교하는 제1 방향과 평행한 방향으로 연장하며 서로 마주하는 제1 측면(S1) 및 제2 측면(S2) 그리고 상기 제1 방향과 직교하는 제2 방향과 평행한 방향으로 연장하며 서로 마주하는 제3 측면(S3) 및 제4 측면(S4)을 가질 수 있다.
평면도에서 보았을 때, 반도체 칩(300)의 제1 측면(S1)과 제2 측면(S2) 사이의 제1 영역의 양단부는 접속 영역(SBR)으로부터 외측으로 돌출하도록 연장하고, 반도체 칩(300)의 제3 측면(S3)과 제4 측면(S4) 사이의 제2 영역의 양단부는 접속 영역(SBR) 이내에 위치할 수 있다.
도 10 및 도 11을 참조하면, 재배선층(200) 상에 반도체 칩들(300)을 커버하는 몰딩 부재(400)를 형성할 수 있다.
예시적인 실시예들에 있어서, 몰딩 부재(400)는 반도체 칩(300)의 측면 및 상면(제2 면)을 커버할 수 있다. 예를 들면, 몰딩 부재(400)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 몰딩 부재(400)는 몰딩 공정, 스크린 프린팅 공정, 라미네이션 공정 등에 의해 형성될 수 있다. 이와 다르게, 몰딩 부재(400)는 반도체 칩(300)의 상기 제2 면을 노출시키고 반도체 칩(300)의 측면만을 커버할 수 있다.
도 12 및 도 13을 참조하면, 재배선층(200)의 외측면 상에 외부 접속 부재들을 배치시키고, 몰딩 부재(400) 및 재배선층(200)을 절단하여 개별적인 반도체 패키지를 형성할 수 있다.
예시적인 실시예들에 있어서, 솔더 볼들과 같은 외부 접속 부재들은제4 재배선(242), 즉, 상기 패키지 패드들 상에 각각 배치될 수 있다. 상기 외부 접속 부재들은 재배선층(200)의 하부면 상에 정의된 접속 영역(SBR) 내에 배치될 수 있다.
이와 다르게, 상기 외부 접속 부재들은 배치시키는 단계는 재배선층(200)을 형성하는 단계 직후에 수행될 수 있다. 이 경우에 있어서, 재배선층(200)의 외측면 상에 상기 외부 접속 부재들을 커버하는 캐핑 부재를 형성할 수 있다. 상기 캐핑 부재는 몰딩 부재(400)를 형성하는 단계 이후에 제거될 수 있다.
이 후, 소잉 공정을 통해 개별적인 재배선층(200)으로 분리하여 팬 아웃 패키지를 완성할 수 있다.
상기 소잉 공정에 의해 반도체 칩(300)의 제1 측면(S1) 및 제2 측면(S2)을 노출시키도록 몰딩 부재(400)가 제거될 수 있다. 한편, 몰딩 부재(400)는 반도체 칩(300)의 제3 측면(S3) 및 제4 측면(S4)을 감싸도록 형성될 수 있다.
도 14는 예시적인 실시예들에 따른 반도체 패키지를 나타내는 평면도이다. 도 15는 도 14의 E-E'라인을 따라 절단한 단면도이다. 도 16은 도 14의 F-F'라인을 따라 절단한 단면도이다. 상기 반도체 패키지는 재배선층의 구조를 제외하고는 도 2 내지 도 4를 참조로 설명한 반도체 패키지와 실질적으로 동일하다. 이에 따라, 동일한 구성요소들에 대해서는 동일한 참조부호들로 나타내고, 또한 동일한 구성요소들에 대한 반복 설명은 생략한다.
도 14 내지 도 15를 참조하면, 반도체 패키지(100)는 재배선층(600), 재배선층(600) 상에 배치되는 반도체 칩(300), 재배선층(600)의 상부면 상에서 반도체 칩(300)의 적어도 일측면을 커버하는 몰딩 부재(400), 및 재배선층(600)의 하부면 상에 정의된 접속 영역(SBR)에 배치되는 외부 접속 부재들(500)을 포함할 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(300)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(312)을 가질 수 있다. 칩 패드들(312)이 형성된 상기 제1 면이 재배선층(600)을 향하도록 반도체 칩(300)은 몰딩 부재(400) 내에 수용될 수 있다. 반도체 칩(200)의 상기 제1 면 및 상기 제1 면에 반대하는 제2 면은 몰딩 부재(400)에 의해 노출될 수 있다.
재배선층(600)은 몰딩 부재(400)의 하부면 상에 형성되며 칩 패드들(312)을 노출시키는 제1 개구들을 갖는 제1 절연막(610) 및 제6 절연막(610) 상에 형성되며 적어도 일부가 상기 제1 개구를 통해 칩 패드들(312)과 직접 접촉하는 제1 재배선들(612)을 포함할 수 있다.
재배선층(600)은 제2 절연막(610) 상에 형성되며 제1 재배선들(612)을 노출시키는 제2 개구들을 갖는 제2 절연막(620) 및 제2 절연막(620) 상에 형성되며 적어도 일부가 상기 제2 개구를 통해 제1 재배선들(612)과 직접 접촉하는 제2 재배선들(622)를 포함할 수 있다.
재배선층(600)은 제2 절연막(620) 상에 형성되며 제2 재배선들(622)을 노출시키는 제3 개구들을 갖는 제3 절연막(630) 및 제3 절연막(630) 상에 형성되며 적어도 일부가 상기 제3 개구를 통해 제2 재배선들(622)과 직접 접촉하는 제3 재배선들(632)를 포함할 수 있다.
재배선층(600)은 제3 절연막(630) 상에 형성되며 제3 재배선들(632)을 노출시키는 제4 절연막(640)을 포함할 수 있다.
외부 접속 부재들(500)은 제3 재배선들(632)의 일부들 상에 각각 배치될 수 있다. 예를 들면, 외부 접속 부재(500)는 솔더 볼을 포함할 수 있다. 이 경우에 있어서, 제3 재배선(632)의 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다.
도면에 도시되지는 않았지만, 반도체 패키지(101)는 노출된 반도체 칩(300)의 상기 제2 면 상에 히트 슬러그와 같은 방열 부재를 더 포함할 수 있다.
이하에서는, 도 14의 반도체 패키지의 제조 방법을 설명하기로 한다.
도 17 내지 도 25는 예시적인 실시예들에 따른 반도체 패키지를 제조하는 방법을 나타내는 도면들이다. 도 17은 웨이퍼 기판을 나타내는 평면도이다. 도 18, 도 20, 도 22 및 도 24는 도 17의 G-G' 라인을 따라 절단한 단면도들이다. 도 19, 도 20, 도 21 및 도 23은 도 17의 F-F' 라인을 따라 절단한 단면도들이다.
도 17 내지 도 19를 참조하면, 웨이퍼 기판(W) 상에 반도체 칩(300)을 배치시킨 후, 웨이퍼 기판(W) 상에 반도체 칩(300)을 커버하는 몰딩 부재(400)를 형성할 수 있다.
예시적인 실시예들에 있어서, 웨이퍼 기판(W)은 복수 개의 반도체 칩들(300)을 적층하고 이들을 커버하는 몰딩 부재를 형성하기 위한 베이스 기판으로 사용될 수 있다. 웨이퍼 기판(W)은 반도체 공정이 수행되는 웨이퍼와 대응하는 형상을 가질 수 있다. 예를 들면, 웨이퍼 기판(W)은 실리콘 기판, 유리 기판, 비금속 또는 금속의 플레이트 등을 포함할 수 있다.
웨이퍼 기판(W)은 반도체 칩이 실장되는 패키지 영역(MR) 및 실장 영역(MR)을 둘러싸는 절단 영역(CA)을 포함할 수 있다. 후술하는 바와 같이, d웨이퍼 기판(W) 상에 형성되는 재배선층 및 몰딩 부재는 복수 개의 패키지 영역(MR)들을 구분하는 절단 영역(CA)을 따라 절단되어 개별화될 수 있다.
예시적인 실시예들에 있어서, 반도체 칩(300)은 제1 면, 즉, 활성면(active surface) 상에 복수 개의 칩 패드들(312)을 가질 수 있다. 칩 패드들(312)이 형성된 상기 제1 면에 반대하는 제2 면이 웨이퍼 기판(W)을 향하도록 반도체 칩(300)은 웨이퍼 기판(W) 상에 배치될 수 있다.
반도체 칩(300)은 상기 제1 면과 직교하는 제1 방향과 평행한 방향으로 연장하며 서로 마주하는 제1 측면(S1) 및 제2 측면(S2) 그리고 상기 제1 방향과 직교하는 제2 방향과 평행한 방향으로 연장하며 서로 마주하는 제3 측면(S3) 및 제4 측면(S4)을 가질 수 있다.
도면에 도시되지는 않았지만, 반도체 칩(300)은 분리막에 의해 웨이퍼 기판(W)에 부착될 수 있다. 상기 분리막은 임시 접착제(temporary adhesive)의 역할을 하는 폴리머 테이프를 포함할 수 있다. 상기 분리막은 광을 조사하거나 가열함으로써 접착력을 상실할 수 있는 물질을 포함할 수 있다.
예시적인 실시예들에 있어서, 웨이퍼 기판(W) 상에 반도체 칩(300)의 측면을 커버하는 몰딩 부재(400)을 형성할 수 있다. 예를 들면, 몰딩 부재(400)는 에폭시 몰드 컴파운드(epoxy mold compound, EMC)를 포함할 수 있다. 몰딩 부재(400)는 몰딩 공정, 스크린 프린팅 공정, 라미네이션 공정 등에 의해 형성될 수 있다. 몰딩 부재(400)는 반도체 칩(300)의 상기 제2 면을 노출시키고 반도체 칩(300)의 측면만을 커버할 수 있다.
도 20 및 도 21을 참조하면, 몰딩 부재(400) 상에 재배선층(600)을 형성할 수 있다.
예시적인 실시예들에 있어서, 몰딩 부재(400) 상에 반도체 칩(300)의 칩 패드들(312)을 각각 노출시키는 제1 개구들을 갖는 제1 절연막(610)을 형성할 수 있다. 상기 제1 절연막은 폴리머, 유전막 등을 포함할 수 있다. 예를 들면, 상기 제1 절연막은 PID(photo imagable dielectric)과 같은 감광성 절연막을 포함할 수 있다. 상기 제1 절연막은 기상 증착 공정, 스핀 코팅 공정 등에 의해 형성될 수 있다.
이어서, 제1 절연막(610) 상에 상기 제1 개구를 통해 칩 패드들(312)과 각각 직접 접촉하는 제1 재배선들(612)을 형성할 수 있다.
상기 제1 재배선은 제1 절연막(610)의 일부 및 상기 제1 개구 내에 시드막을 형성한 후, 상기 시드막을 패터닝하고 전해 도금 공정을 수행함으로써 형성될 수 있다. 상기 제1 재배선은 알루미늄(Al), 구리(Cu), 주석(Sn), 니켈(Ni), 금(Au), 백금(Pt), 또는 이들의 합금을 포함할 수 있다. 이와 다르게, 상기 제1 재배선은 무전해 도금 공정, 기상 증착 공정 등에 의해 형성될 수 있다.
이후, 제1 절연막(610) 및 제1 재배선들(612) 상에 제2 절연막(620) 및 제2 재배선들(622)을 형성할 수 있다. 제2 절연막(620)은 제1 절연막(610) 상에 제1 재배선들(612)을 각각 노출시키는 개구들을 가질 수 있다. 제2 재배선(622)은 제2 절연막(620)의 일부 및 제1 재배선(612)의 일부 상에 형성될 수 있다.
이어서, 제2 절연막(620) 및 제2 재배선들(622) 상에 제3 절연막(630) 및 제3 재배선들(632)을 형성할 수 있다. 제3 절연막(630)은 제2 절연막(620) 상에 제2 재배선들(622)을 각각 노출시키는 개구들을 가질 수 있다. 제3 재배선(632)은 제3 절연막(630)의 일부 및 제2 재배선(622)의 일부 상에 형성될 수 있다.
이후, 제3 절연막(630) 상에 제4 절연막(640)을 형성할 수 있다. 제4 절연막(640)은 제3 절연막(630) 상에 제3 재배선들(632)을 노출시 수 있다.
이에 따라, 몰딩 부재(400) 상에 반도체 칩(300)의 칩 패드들(312)과 각각 전기적으로 연결되는 재배선들(602)을 갖는 재배선층(600)을 형성할 수 있다. 상기 재배선층의 절연막들의 개수, 배치 등은 예시적으로 제공된 것이며, 본 발명이 이에 제한되지 않음을 이해할 수 있을 것이다.
도 22 및 도 23을 참조하면, 재배선층(600) 상에 재배선들(602)과 전기적으로 연결되는 외부 접속 부재들(500)을 형성할 수 있다. 예를 들면, 제3 재배선(632)의 일부 상에 외부 접속 부재(500)로서 솔더 볼을 형성할 수 있다. 이 경우에 있어서, 제3 재배선(632)의 일부는 랜딩 패드, 즉, 패키지 패드의 역할을 수행할 수 있다.
이에 따라, 웨이퍼의 각 다이의 크기와 동일한 웨이퍼 기판(P) 상에 반도체 제조 공정을 수행하여 팬아웃 타입의 솔더볼 랜딩 패드들을 갖는 재배선층(600)을 형성할 수 있다.
예시적인 실시예들에 있어서, 재배선층(600)에는 상기 솔더 볼들이 배치되는 접속 영역(SBR)이 정의될 수 있다. 반도체 칩(300)의 제1 측면(S1) 및 제2 측면(S2)은 접속 영역(SBR)의 외부에 위치하고 반도체 칩(300)의 제3 측면(S3) 및 제4 측면(S4)은 접속 영역(SBR)의 내부에 위치할 수 있다. 평면도에서 보았을 때, 반도체 칩(300)의 제1 측면(S1)과 제2 측면(S2) 사이의 제1 영역의 양단부는 접속 영역(SBR)으로부터 외측으로 돌출하도록 연장하고, 반도체 칩(300)의 제3 측면(S3)과 제4 측면(S4) 사이의 제2 영역의 양단부는 접속 영역(SBR) 이내에 위치할 수 있다.
도 24 및 도 25를 참조하면, 재배선층(600) 및 몰딩 부재(400)를 절단하여 개별적인 반도체 패키지를 형성할 수 있다.
소잉 공정을 통해 개별적인 재배선층(600)으로 분리하여 팬 아웃 패키지를 완성할 수 있다.
상기 소잉 공정에 의해 반도체 칩(300)의 제1 측면(S1) 및 제2 측면(S2)을 노출시키도록 몰딩 부재(400)가 제거될 수 있다. 한편, 몰딩 부재(400)는 반도체 칩(300)의 제3 측면(S3) 및 제4 측면(S4)을 감싸도록 형성될 수 있다.
도 26은 비교예에 따른 반도체 패키지를 나타내는 평면도이다. 도 27은 도 26의 I-I' 라인을 따라 절단한 단면도이다.
도 26 및 도 27을 참조하면, 비교예에 따른 반도체 패키지(150)는 재배선층(200) 상에서 반도체 칩(300)의 제1 측면(S1)과 제2 측면(S2)을 포함한 전체 측면들을 커버하는 밀봉 부재(400)를 포함할 수 있다.
밀봉 부재(400)가 반도체 칩(300)의 제1 측면(S1)과 제2 측면(S2)을 커버하므로, 밀봉 부재(400)의 제2 방향(X 방향)으로의 길이, 즉, 반도체 패키지(150)의 가로 방향 길이(W')는 밀봉 부재(400)에 의해 더 늘어나게 된다.
비교예에 있어서, 밀봉 부재(400)의 제2 방향(X 방향)으로의 길이, 즉, 반도체 패키지(150)의 가로 방향 길이(W')는 9.5mm일 수 있다. 이에 반해, 도 2의 반도체 패키지(100)의 가로 방향 길이(W)는 8.34mm일 수 있다.
따라서, 실시예에 따른 반도체 패키지는 비교예에 따른 반도체 패키지에 비하여 감소된 크기(폭)를 가질 수 있다. 이에 따라, 실시예에 따른 반도체 패키지는 메모리 모듈에서 향상된 고속 특성을 제공할 수 있다.
상기 반도체 패키지는 로직 소자나 메모리 소자와 같은 반도체 소자를 포함할 수 있다. 상기 반도체 패키지는, 예를 들어 중앙처리장치(CPU, MPU), 애플리케이션 프로세서(AP) 등과 같은 로직 소자, 예를 들어 에스램(SRAM) 장치, 디램(DRAM) 장치 등과 같은 휘발성 메모리 장치, 및 예를 들어 플래시 메모리 장치, 피램(PRAM) 장치, 엠램(MRAM) 장치, 알램(RRAM) 장치 등과 같은 불휘발성 메모리 장치를 포함할 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10: 메모리 모듈 20: 모듈 보드
22: 커넥터 30: 컨트롤러
40: 전력 관리 칩 50: 수동 소자
100, 101, 150: 반도체 패키지 200: 재배선층
210, 220, 230, 240: 절연막 202, 212, 222, 232, 242: 재배선
300: 반도체 칩 312: 칩 패드
350: 도전성 범프 400: 몰딩 부재
500: 외부 접속 부재 600: 재배선층
610, 620, 630, 640: 절연막 602, 612, 622, 632: 재배선

Claims (10)

  1. 제1 면 상에 칩 패드들을 가지고, 상기 제1 면과 직교하는 제1 방향과 평행한 방향으로 각각 연장하는 서로 마주하는 제1 및 제2 측면들 및 상기 제1 방향과 직교하는 제2 방향과 평행한 방향으로 각각 연장하는 서로 마주하는 제3 및 제4 측면들을 갖는 반도체 칩;
    상기 반도체 칩의 상기 제1 및 제2 측면들을 노출시키고 상기 제3 및 제4 측면들을 감싸는 몰딩 부재;
    상기 몰딩 부재의 하부면 상에서 상기 반도체 칩의 상기 제1 면을 커버하도록 배치되고, 상기 칩 패드들과 전기적으로 연결되는 복수 개의 재배선들을 갖는 재배선층; 및
    상기 재배선층의 외측면 상에 정의된 접속 영역에 배치되고, 상기 재배선들과 전기적으로 연결되는 외부 접속 부재들을 포함하고,
    상기 평면도에서 보았을 때, 상기 반도체 칩의 상기 제1 및 제2 측면들은 상기 접속 영역의 외부에 위치하고 상기 반도체 칩의 상기 제3 및 제4 측면들은 상기 접속 영역의 내부에 위치하는 반도체 패키지.
  2. 제 1 항에 있어서, 상기 접속 영역의 상기 제2 방향으로의 길이는 상기 반도체 칩의 상기 제1 및 제2 측면들 사이의 거리보다 작고, 상기 접속 영역의 상기 제1 방향으로의 길이는 상기 반도체 칩의 상기 제3 및 제4 측면들 사이의 거리보다 큰 반도체 패키지.
  3. 제 2 항에 있어서, 상기 접속 영역의 상기 제2 방향으로의 길이는 6mm 내지 8mm이고, 상기 접속 영역의 상기 제1 방향으로의 길이는 9mm 내지 11mm인 반도체 패키지.
  4. 제 2 항에 있어서, 상기 재배선층의 상기 제2 방향으로의 길이는 상기 반도체 칩의 상기 제1 및 제2 측면들 사이의 거리와 동일하고, 상기 재배선층의 상기 제1 방향으로의 길이는 상기 반도체 칩의 상기 제3 및 제4 측면들 사이의 거리보다 큰 반도체 패키지.
  5. 제 2 항에 있어서, 상기 재배선층의 상기 제2 방향으로의 길이는 7mm 내지 9mm이고, 상기 재배선층의 상기 제1 방향으로의 길이는 10mm 내지 12mm인 반도체 패키지.
  6. 제 1 항에 있어서, 상기 반도체 칩의 상기 칩 패드들은 도전성 범프들에 의해 상기 재배선들과 전기적으로 연결되는 반도체 패키지.
  7. 제 1 항에 있어서, 상기 재배선층은 상기 몰딩 부재의 하부면 상에 형성되고 상기 반도체 칩의 상기 칩 패드들을 노출시키는 개구들을 갖는 제1 절연막을 포함하는 반도체 패키지.
  8. 제 7 항에 있어서, 상기 재배선들 중 제1 재배선은 상기 제1 절연막 상에 형성되고 상기 개구를 통해 상기 칩 패드와 직접 접촉하는 반도체 패키지.
  9. 제 1 항에 있어서, 상기 반도체 칩은 상기 제1 면이 상기 재배선층을 향하도록 상기 재배선층 상에 배치되는 반도체 패키지.
  10. 제 1 항에 있어서, 상기 제1 면에 반대하는 상기 반도체 칩의 제2 면은 상기 몰딩 부재에 의해 노출되는 반도체 패키지.
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