KR102110332B1 - 반도체 장치 및 그 제조 방법 - Google Patents

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신지 바바
도시히로 이와사끼
가즈유끼 나까가와
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르네사스 일렉트로닉스 가부시키가이샤
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13111—Tin [Sn] as principal constituent
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    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13113—Bismuth [Bi] as principal constituent
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    • H01L2224/13101—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of less than 400°C
    • H01L2224/13116—Lead [Pb] as principal constituent
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    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13139—Silver [Ag] as principal constituent
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13147—Copper [Cu] as principal constituent
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    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
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    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16104—Disposition relative to the bonding area, e.g. bond pad
    • H01L2224/16105—Disposition relative to the bonding area, e.g. bond pad the bump connector connecting bonding areas being not aligned with respect to each other
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    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
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    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16227—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bond pad of the item
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    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/16237—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation the bump connector connecting to a bonding area disposed in a recess of the surface of the item
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    • H01L2224/1712—Layout
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
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    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
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    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H01L23/3128—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation the substrate having spherical bumps for external connection
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    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
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Abstract

일 실시 형태에 의한 반도체 장치(SP1)는 배선 기판(2)의 기재층(2CR)과 반도체 칩(3)의 사이에, 기재층과 밀착되는 솔더 레지스트막(SR1: 제1 절연층), 솔더 레지스트막 및 반도체 칩과 밀착되는 수지체(4: 제2 절연층)가 적층되어 있다. 또한, 솔더 레지스트막의 선팽창 계수는 기재층의 선팽창 계수 이상이며, 솔더 레지스트막의 선팽창 계수는 수지체의 선팽창 계수 이하이며, 또한 기재층의 선팽창 계수는 수지체의 선팽창 계수보다도 작은 것이다. 상기 구성에 의해, 온도 사이클 부하에 기인하는 반도체 장치의 손상을 억제하여, 신뢰성을 향상시킬 수 있다.

Description

반도체 장치 및 그 제조 방법{SEMICONDUCTOR DEVICE AND MANUFACTURING METHOD FOR SAME}
본 발명은, 예를 들어 배선 기판의 솔더 레지스트막 위에 수지체를 개재하여 반도체 칩이 탑재된 반도체 장치 및 그 제조 방법에 관한 것이다.
일본 특허공개 제2013-12648호 공보(특허문헌 1)에는, 배선 기판의 솔더 레지스트막 위에 언더 필 수지를 개재하여 반도체 칩이 탑재된 반도체 장치 및 그 제조 방법이 기재되어 있다. 특허문헌 1에서는, 솔더 레지스트막으로부터 노출되는 본딩 리드의 협폭부 위에 돌기 전극을 배치하여, 땜납재를 개재하여 접속하는 것이 기재되어 있다.
또한, 일본 특허공개 제2000-77471호 공보(특허문헌 2)에는, 솔더 레지스트막으로부터 노출되는 본딩 리드(도체 패턴)의 폭이 큰 부분에, 돌기 전극(범프)을 배치하여, 땜납재를 개재하여 접속하는 것이 기재되어 있다.
또한, 일본 특허공개 제2007-266136호 공보(특허문헌 3)에는, 배선 기판의 상면 및 하면에 형성된 솔더 레지스트층의 각각에, 유리 섬유가 포함되어 있음으로써, 배선 기판의 역학적인 강도를 강화하는 것이 기재되어 있다.
일본 특허공개 제2013-12648호 공보 일본 특허공개 제2000-77471호 공보 일본 특허공개 제2007-266136호 공보
예를 들어 상기 특허문헌 1의 도 2에 도시된 바와 같이, BGA(Ball Grid Array)형 반도체 장치는, 배선 기판과, 이 배선 기판 위에 탑재되는 반도체 칩과, 이 반도체 칩을 보호(혹은 고정)하는 수지체 등으로 구성된다. 또한, 반도체 칩이 탑재되는 배선 기판은, 기재층과, 이 기재층의 표리면에 형성된 배선층과, 이 배선층을 덮는 솔더 레지스트막을 구비하고 있다.
이와 같이, 1개의 반도체 장치는 복수종의 재료로 구성되어 있다. 또한, 각 재료의 열팽창률도 다양하다. 다시 말하면, 각 재료의 열팽창률은 서로 동일하다고는 할 수 없다.
그로 인해, 이와 같은 반도체 장치에, 온도 상승, 온도 저하가 반복되는 온도 사이클 부하가 인가되면, 반도체 장치를 구성하는 각 재료의 접속 계면 등에 응력이 발생하여, 반도체 장치의 신뢰성 저하의 원인이 되는 것을 알게 되었다.
그 밖의 과제와 신규 특징은, 본 명세서의 기술 및 첨부 도면으로부터 명백해질 것이다.
일 실시 형태에 의한 반도체 장치는, 배선 기판의 기재층과 반도체 칩과의 사이에, 상기 기재층과 밀착되는 제1 절연층, 상기 제1 절연층 및 상기 반도체 칩과 밀착되는 제2 절연층이 적층되어 있다. 또한, 상기 제1 절연층의 선팽창 계수는 상기 기재층의 선팽창 계수 이상이며, 상기 제1 절연층의 선팽창 계수는 상기 제2 절연층의 선팽창 계수 이하이며, 또한 상기 기재층의 선팽창 계수는 상기 제2 절연층의 선팽창 계수보다도 작은 것이다.
상기 일 실시 형태에 의하면, 반도체 장치의 신뢰성을 향상시킬 수 있다.
도 1은, 일 실시 형태인 반도체 장치의 칩 탑재면 측의 전체 구조를 나타내는 평면도이다.
도 2는, 도 1에 도시한 반도체 장치의 실장면(반대면) 측을 나타내는 평면도이다.
도 3은, 도 1의 A-A선을 따른 단면도이다.
도 4는, 도 1에 도시한 반도체 칩 및 수지체를 제거하고, 배선 기판의 칩 탑재면 측을 나타내는 평면도이다.
도 5는, 도 1에 도시한 반도체 칩의 표면(배선 기판과의 대향면) 측을 나타내는 평면도이다.
도 6은, 도 3에 도시한 반도체 칩과 배선 기판을 전기적으로 접속하는 부분의 확대 단면도이다.
도 7은, 도 6에 도시한 단면에 대응하는 확대 평면도이다.
도 8은, 도 1 내지 도 7을 이용하여 설명한 반도체 장치의 제조 공정의 개요를 나타내는 설명도이다.
도 9는, 도 8에 도시한 기판 준비 공정에서 준비하는 배선 기판의 전체 구조를 나타내는 평면도이다.
도 10은, 도 9의 A-A선을 따른 확대 단면도이다.
도 11은, 도 8에 도시한 웨이퍼 준비 공정에서 준비하는 반도체 웨이퍼를 나타내는 평면도이다.
도 12는, 도 11에 도시한 반도체 웨이퍼의 하나 칩 영역에 형성된 패드의 주변을 나타내는 확대 단면도이다.
도 13은, 도 12에 도시한 복수의 패드 위에 하지 금속막 및 돌기 전극을 형성한 상태를 나타내는 확대 단면도이다.
도 14는, 도 13에 도시한 돌기 전극의 선단면 위에 땜납재를 부착한 상태를 나타내는 확대 단면도이다.
도 15는, 도 14에 도시한 마스크를 제거한 상태를 나타내는 확대 단면도이다.
도 16은, 도 15에 도시한 땜납재를 가열하여, 돔 형상으로 변형시킨 상태를 나타내는 확대 단면도이다.
도 17은, 도 12에 도시한 배선 기판 위에 반도체 칩을 탑재한 상태를 나타내는 확대 단면도이다.
도 18은, 배선 기판 위에 반도체 칩을 배치했을 때의 돌기 전극과 단자의 평면적 위치 관계를 나타내는 확대 평면도이다.
도 19는, 도 18의 A-A선을 따른 확대 단면도이다.
도 20은, 도 19에 도시한 땜납재가 일체화된 상태를 나타내는 확대 단면도이다.
도 21은, 도 17에 도시한 반도체 칩과 배선 기판의 사이에 언더 필 수지를 공급한 상태를 나타내는 확대 단면도이다.
도 22는, 도 21에 도시한 배선 기판의 복수의 랜드 위에 땜납 볼을 접합한 상태를 나타내는 확대 단면도이다.
도 23은, 도 8에 도시한 개편화 공정에 있어서, 다수개 취득 배선 기판을 개편화하는 모습을 나타내는 단면도이다.
도 24는, 도 6에 도시한 반도체 장치에 대한 변형예를 나타내는 확대 단면도이다.
도 25는, 도 6에 도시한 반도체 장치에 대한 다른 변형예를 나타내는 확대 단면도이다.
도 26은, 도 7에 도시한 반도체 장치에 대한 변형예를 나타내는 확대 평면도이다.
도 27은, 도 3에 도시한 반도체 장치에 대한 변형예를 나타내는 확대 평면도이다.
도 28은, 도 27에 도시한 반도체 칩과 배선 기판을 전기적으로 접속하는 부분의 확대 단면도이다.
도 29는, 도 7에 도시한 반도체 장치에 대한 다른 변형예를 나타내는 확대 단면도이다.
도 30은, 도 7에 도시한 반도체 장치에 대한 다른 변형예를 나타내는 확대 단면도이다.
도 31은, 도 6에 도시한 반도체 장치에 대한 다른 변형예를 나타내는 확대 단면도이다.
도 32는, 도 6에 도시한 반도체 장치에 대한 다른 변형예를 나타내는 확대 단면도이다.
도 33은, 도 3에 도시한 반도체 장치에 대한 다른 변형예를 나타내는 확대 단면도이다.
도 34는, 도 6에 대한 비교예인 반도체 장치의 확대 단면도이다.
(본원에 있어서의 기재 형식·기본적 용어·용법의 설명)
본원에 있어서, 실시 형태의 기재는, 필요에 따라 편의상 복수의 섹션 등으로 나누어 기재하지만, 특별히 그렇지 않다는 취지를 명시한 경우를 제외하고, 이들은 서로 독립된 별개의 것이 아니라, 기재의 전후를 막론하고, 단일한 예의 각 부분, 한쪽이 다른 쪽의 일부 상세 또는 일부 또는 모두의 변형예 등이다. 또한, 원칙으로서, 동일한 부분은 반복된 설명을 생략한다. 또한, 실시 형태에 있어서의 각 구성 요소는, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 필수적인 것은 아니다.
마찬가지로 실시 형태 등의 기재에 있어서, 재료, 조성 등에 대하여, 「A로 이루어지는 X」 등이라 하여도, 특별히 그렇지 않다는 취지를 명시한 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, A 이외의 요소를 포함하는 것을 배제하는 것은 아니다. 예를 들어, 성분에 대하여 말하자면, 「A를 주요한 성분으로서 포함하는 X」등의 의미이다. 예를 들어, 「실리콘 부재」등이라 하여도, 순수한 실리콘으로 한정되는 것이 아니라, 실리콘·게르마늄(SiGe) 합금이나 그 밖의 실리콘을 주요한 성분으로 하는 다원 합금, 그 밖의 첨가물 등을 함유하는 부재도 포함하는 것임은 물론이다. 또한, 금도금, Cu층, 니켈도금 등이라 하여도, 그렇지 않다는 취지를 특별히 명시한 경우를 제외하고, 순수한 것뿐만 아니라, 각각 금, Cu, 니켈 등을 주요한 성분으로 하는 부재를 포함하는 것으로 한다.
또한, 특정한 수치, 수량으로 언급했을 때에도, 특별히 그렇지 않다는 취지를 명시한 경우, 이론적으로 그 수에 한정되는 경우 및 문맥으로부터 명백하게 그렇지 않은 경우를 제외하고, 그 특정한 수치를 초과하는 수치이어도 되고, 그 특정한 수치 미만의 수치이어도 된다.
또한, 실시 형태의 각 도면 중에 있어서, 동일 또는 마찬가지의 부분은 동일하거나 또는 유사한 기호 또는 참조 번호로 나타내고, 설명은 원칙적으로 반복하지 않는다.
또한, 본원에서는, 상면, 혹은 하면이라는 용어를 사용하는 경우가 있지만, 반도체 패키지의 실장 형태에는, 다양한 형태가 존재하므로, 반도체 패키지를 실장한 후, 예를 들어 상면이 하면보다도 하방에 배치되는 경우도 있다. 본원에서는, 반도체 칩의 소자 형성면 측의 평면을 표면, 표면의 반대측 면을 이면으로서 기재한다. 또한, 배선 기판의 칩 탑재면 측의 평면을 상면 혹은 표면, 상면의 반대측에 위치하는 면을 하면으로서 기재한다.
또한, 첨부 도면에 있어서는, 오히려 번잡해지는 경우 또는 공극과의 구별이 명확한 경우에는, 단면이어도 해칭 등을 생략하는 경우가 있다. 이에 관련하여, 설명 등으로부터 명확한 경우 등에는, 평면적으로 폐쇄된 구멍이라도, 배경의 윤곽선을 생략하는 경우가 있다. 또한, 단면이 아니라도, 공극이 아님을 명시하기 위해서나, 혹은 영역의 경계를 명시하기 위해서, 해칭이나 도트 패턴을 넣는 경우가 있다.
<반도체 장치>
우선, 본 실시 형태의 반도체 장치 SP1의 개요 구성에 대하여, 도 1 내지 도 5를 이용하여 설명한다. 도 1은 본 실시 형태의 반도체 장치의 칩 탑재면 측의 전체 구조를 나타내는 평면도이다. 또한, 도 2는, 도 1에 도시한 반도체 장치의 실장면(반대면) 측을 나타내는 평면도이다. 또한, 도 3은, 도 1의 A-A선을 따른 단면도이다. 또한, 도 4는, 도 1에 도시한 반도체 칩 및 수지체를 제거하고, 배선 기판의 칩 탑재면 측을 나타내는 평면도이다. 또한, 도 5는, 도 1에 도시한 반도체 칩의 표면(배선 기판과의 대향면) 측을 나타내는 평면도이다.
또한, 도 2 내지 도 5에서는, 도면을 쉽게 보기 위해서, 단자 수를 적게 하여, 이하에서 설명하는 수치예보다도 크게 나타내고 있다. 단자(패드(3PD)나 본딩 핑거(2BF), 또는 땜납 볼 SB 등)의 수는, 도 2 내지 도 5에 도시한 형태로는 한정되지 않는다. 예를 들어, 패드(3PD), 본딩 핑거(2BF), 땜납 볼 SB 등의 단자의 수가, 각각 100개 내지 10,000개 정도의 반도체 장치에 적용할 수 있다. 또한, 도 5에서는, 패드(3PD) 및 돌기 전극(3BP)의 평면에서 볼 때의 구조를 나타내기 위해서, 복수의 패드(3PD) 중 2개분을 확대한, 부분 확대 평면도도 함께 나타내고 있다.
본 실시 형태의 반도체 장치 SP1은, 배선 기판(2), 배선 기판(2) 위에 탑재된 반도체 칩(3)(도 1, 도 3 참조), 및 배선 기판(2)과 반도체 칩(3)의 사이에 형성된 수지체(절연층, 언더필재, 밀봉재, 접착재, 다이본드재)(4)를 갖는다.
배선 기판(2)은, 도 3에 도시한 바와 같이, 반도체 칩(3)이 탑재된 상면(면, 주면, 칩 탑재면)(2a), 상면(2a)과는 반대측의 하면(면, 주면, 실장면)(2b), 및 상면(2a)과 하면(2b)의 사이에 배치된 측면(2s)(도 1 내지 도 3 참조)을 갖고, 도 2 및 도 3에 도시한 바와 같이 평면에서 볼 때 사각형의 외형 형상을 이룬다. 도 1 및 도 2에 도시한 예에서는, 배선 기판(2)의 평면 사이즈(평면에서 볼 때의 치수, 상면(2a) 및 하면(2b)의 치수, 외형 사이즈)는, 예를 들어 1변의 길이가 12㎜ 내지 60㎜ 정도의 사각형을 이룬다. 또한, 배선 기판(2)의 두께(높이), 즉, 도 4에 도시한 상면(2a)으로부터 하면(2b)까지의 거리는, 예를 들어 0.3㎜ 내지 1.3㎜ 정도이다.
배선 기판(2)은, 상면(2a) 측에 탑재된 반도체 칩(3)과 실장 기판(도시생략)을 전기적으로 접속하기 위한 인터포저로서, 칩 탑재면인 상면(2a) 측과 실장면인 하면(2b) 측을 전기적으로 접속하는 복수의 배선층(도 2에 도시한 예에서는 2층)을 갖는다. 배선 기판(2)은, 상면(면, 제1면, 주면, 본딩 핑거 형성면)(2CRa) 및 상면(2CRa)의 반대측에 위치하는 하면(면, 제2면, 주면, 랜드 형성면)(2CRb)을 갖고, 예를 들어 유리 섬유(섬유 재료)에 수지를 함침시킨 프리프레그로 이루어지는 기재층(코어층, 절연층)(2CR)을 구비한다. 기재층(2CR)의 상면(2CRa) 및 하면(2CRb)에는, 각각 배선층이 형성된다.
기재층(2CR)의 상면(2CRa)에 형성되는 배선층에는, 복수의 도체 패턴이 형성되어 있으며, 이 도체 패턴에는, 도 3에 도시한 바와 같이 반도체 칩(3)과 배선 기판(2)을 전기적으로 접속하기 위한 단자인 복수의 본딩 핑거(단자, 전극, 내부 인터페이스 단자)(2BF)가 포함된다. 본딩 핑거(2BF)의 상세 구조는, 후술한다. 또한, 기재층(2CR)의 하면(2CRb)에 형성되는 배선층에는, 복수의 도체 패턴이 형성되어 있으며, 이 도체 패턴에는, 도 3에 도시한 바와 같이 반도체 장치 SP1의 외부 단자인 복수의 땜납 볼 SB가 접속되는 단자인 복수의 랜드(단자, 전극, 외부 인터페이스 단자, 외부 단자)(2LD)가 포함된다.
본딩 핑거(2BF)나 랜드(2LD) 등의 도체 패턴은, 예를 들어 도금법에 의해 형성된 금속막으로서, 예를 들어 구리(Cu)를 주체로 하는 금속으로 구성되어 있다. 또한, 본딩 핑거(2BF)나 랜드(2LD) 등의 도체 패턴의 두께(막 두께)는, 예를 들어 5㎛ 내지 30㎛ 정도이다.
또한, 도 2에서는, 본원의 기술적 사상을 알기 쉽게 설명하기 위해서, 배선층 구조를 단순화하고, 2층 구조의 배선 기판(2)을 예로 들어 설명하지만, 배선층의 수는 2층으로는 한정되지 않고, 예를 들어 3층 이상이어도 된다. 3층 이상의 배선층을 갖는 배선 기판에 관한 변형예에 대해서는 후술한다.
또한, 기재층(2CR)의 상면(2CRa)에는, 수지를 포함하는 절연층인 솔더 레지스트막(절연층) SR1이 형성되고, 상면(2CRa)의 대부분은, 솔더 레지스트막 SR1로 덮여 있다. 또한, 도 4에 도시한 바와 같이, 솔더 레지스트막 SR1에는 개구부 Sk1이 형성되고, 개구부 Sk1에 있어서, 복수의 본딩 핑거(2BF)의 각각의 일부가 솔더 레지스트막 SR1로부터 노출되어 있다. 도 4에 도시한 예에서는, 개구부 Sk1은 복수의 본딩 핑거(2BF)에 걸쳐서 형성되어 있다. 다시 말하면, 복수의 본딩 핑거(2BF)의 각각의 일부는, 하나의 개구부 Sk1에 있어서 일괄적으로 솔더 레지스트막 SR1로부터 노출되어 있다.
또한, 기재층(2CR)의 하면(2CRb)에는, 수지를 포함하는 절연층인 솔더 레지스트막(절연층) SR2가 형성되고, 하면(2CRb)의 대부분은, 솔더 레지스트막 SR2로 덮여 있다. 또한, 도 3에 도시한 바와 같이, 솔더 레지스트막 SR2에는 복수의 개구부 Sk2가 형성되고, 개구부 Sk2에 있어서, 복수의 랜드(2LD)의 각각의 일부가 솔더 레지스트막 SR2로부터 노출되어 있다. 도 3에 도시한 예에서는, 개구부 Sk2는 복수의 랜드(2LD)의 각각에 대응하여 형성되어 있다. 다시 말하면, 복수의 본딩 핑거(2BF)에는, 각각 개별로 개구부 Sk2가 형성되고, 복수의 개구부 Sk2에 있어서 복수의 본딩 핑거(2BF)의 각각이 솔더 레지스트막 SR2로부터 노출되어 있다.
솔더 레지스트막 SR1 및 솔더 레지스트막 SR2의 상세한 구조는 후술하지만, 본 실시 형태에서는, 솔더 레지스트막 SR1 및 솔더 레지스트막 SR2의 각각은, 유리 섬유에, 복수의 필러 입자 및 수지를 함침시킴으로써 형성되어 있다. 또한, 솔더 레지스트막 SR1 및 솔더 레지스트막 SR2의 두께(막 두께)는, 도체 패턴을 덮고 있는 부분의 두께가, 5㎛ 내지 35㎛ 정도로 되어 있다.
또한, 기재층(2CR)의 상면(2CRa) 측의 배선층과, 하면(2CRb) 측의 배선층은, 상면(2CRa)과 하면(2CRb) 중 한쪽으로부터 다른 쪽까지를 관통하도록 설치된 복수의 관통 구멍(스루홀) 내에 각각 형성된 복수의 스루홀 배선(2TW)을 개재하여, 서로 또한 전기적으로 접속되어 있다. 스루홀 배선(2TW)은, 예를 들어 도금법에 의해 형성되고, 본딩 핑거(2BF)나 랜드(2LD) 등의 도체 패턴과 마찬가지로, 예를 들어 구리(Cu)를 주체로 하는 금속으로 구성되어 있다.
또한, 도 3에 도시한 예에서는, 복수의 랜드(2LD)의 각각에는, 땜납 볼(땜납재, 외부 단자, 전극, 외부 전극) SB가 접속되어 있다. 땜납 볼 SB는, 반도체 장치 SP1을 실장 기판(도시생략)에 실장할 때 실장 기판측의 복수의 단자(도시생략)와 복수의 랜드(2LD)를 전기적으로 접속하는, 도전성 부재이다. 다시 말하면, 땜납 볼 SB는 반도체 장치 SP1의 외부 단자이다.
땜납 볼 SB는, 예를 들어 납(Pb)이 들어간 Sn-Pb 땜납재나, Pb를 실질적으로 포함하지 않는, 소위 납 프리 땜납으로 이루어지는 땜납재이다. 납 프리 땜납의 예로서는, 예를 들어 주석(Sn)만, 주석-비스무트(Sn-Bi), 또는 주석-구리-은(Sn-Cu-Ag), 주석-구리(Sn-Cu) 등을 들 수 있다. 여기서, 납 프리 땜납이란, 납(Pb)의 함유량이 0.1wt％ 이하의 것을 의미하고, 이 함유량은, RoHS(Restriction of Hazardous Substances) 지령의 기준으로서 정해져 있다.
또한, 도 2에 도시한 바와 같이 복수의 땜납 볼 SB는, 행렬 형상(어레이 형상, 매트릭스 형상)으로 배치되어 있다. 다시 말하면, 복수의 땜납 볼 SB는, 배선 기판(2)의 하면(2b)의 변을 따라서, 또한 복수 열에 걸쳐서 배치되어 있다. 또한, 복수의 땜납 볼 SB가 접합되는 복수의 랜드(2LD)도 행렬 형상(매트릭스 형상)으로 배치되어 있다. 이와 같이, 배선 기판(2)의 실장면 측에, 복수의 외부 단자(땜납 볼 SB, 랜드(2LD))를 행렬 형상으로 배치하는 반도체 장치를, 에리어 어레이형 반도체 장치라 부른다. 에리어 어레이형 반도체 장치는, 배선 기판(2)의 실장면(하면(2b)) 측을, 외부 단자의 배치 스페이스로서 유효하게 활용할 수 있으므로, 외부 단자 수가 증대하여도 반도체 장치의 실장 면적의 증대를 억제할 수 있는 점에서 바람직하다. 즉, 고기능화, 고집적화에 수반하여, 외부 단자 수가 증대되는 반도체 장치를 공간 절약으로 실장할 수 있다.
또한, 도 1 및 도 3에 도시한 바와 같이, 반도체 장치 SP1은, 배선 기판(2) 위에 탑재되는 반도체 칩(3)을 갖는다. 반도체 칩(3)은, 표면(주면, 상면)(3a)(도 3 참조), 표면(3a)과는 반대측의 이면(주면, 하면)(3b), 및 표면(3a)과 이면(3b)과의 사이에 위치하는 측면(3s)을 구비한다. 또한, 도 1에 도시한 바와 같이 반도체 칩(3)은, 평면에서 볼 때 배선 기판(2)보다도 평면적이 작은 사각형의 외형 형상으로 형성되어 있다. 도 1에 도시한 예에서는, 반도체 칩(3)은, 4개의 측면(3s)의 각각이, 배선 기판(2)의 4개 측면(2s)의 각각을 따라 연장되도록 배선 기판(2)의 상면(2a)의 중앙부에 탑재되어 있다.
또한, 도 5에 도시한 바와 같이, 반도체 칩(3)은, 표면(3a) 측에 형성된 복수의 패드(본딩 패드)(3PD)를 구비한다. 도 5에 도시한 예에서는, 복수의 패드(3PD)는, 표면(3a)의 주연부에, 또한 표면(3a)의 각 변을 따라(측면(3s)을 따라) 형성되어 있다. 또한, 도 3에 도시한 예에서는, 반도체 칩(3)은, 표면(3a) 측이 배선 기판(2)의 상면(2a) 측과 대향한 상태에서, 복수의 돌기 전극(3BP)을 개재하여 배선 기판(2) 위에 탑재되어 있다. 이와 같은 탑재 방식은, 페이스다운 실장 방식, 혹은 플립 칩 접속 방식이라 불린다.
반도체 칩(3)(상세하게는, 반도체 칩(3)의 기재인 반도체 기판)은, 예를 들어 실리콘(Si)으로 이루어진다. 또한, 표면(3a)에는, 반도체 칩(3)의 기재 및 배선을 덮는 절연막(3F)이 형성되어 있으며, 절연막(3F)에는 복수의 개구부(3Fk)가 형성되어 있다. 복수의 패드(3PD)의 각각의 표면은, 이 절연막(3F)에 형성된 개구부(3Fk)에 있어서, 절연막(3F)으로부터 노출되어 있다. 또한, 복수의 패드(3PD)는, 각각 금속으로 이루어지고, 본 실시 형태에서는, 예를 들어 알루미늄(Al)으로 이루어진다.
또한, 도 3 및 도 5에 도시한 바와 같이, 복수의 패드(3PD)의 각각에는, 돌기 전극(도전성 부재)(3BP)이 접속된다. 반도체 칩(3)의 복수의 패드(3PD)와, 배선 기판(2)의 복수의 본딩 핑거(2BF)는, 복수의 돌기 전극(3BP)을 개재하여 각각 서로, 또한 전기적으로 접속되어 있다. 돌기 전극(3BP)은, 반도체 칩(3)의 표면(3a) 위에 돌출되도록 형성된 금속 부재이다. 다시 말하면, 돌기 전극(3BP)은, 반도체 칩(3)에 형성된 회로와 배선 기판의 본딩 핑거(2BF)를 전기적으로 접속하기 위한 도전성 부재이다.
돌기 전극(3BP)으로서는, 이하와 같은 구성을 예시할 수 있다. 예를 들어, 구리(Cu)나 니켈(Ni)로 이루어지는 도체 기둥의 선단면에 땜납막이 형성된 필러 범프(기둥 형상 전극)가 돌기 전극(3BP)으로서 이용 가능하다. 또한 예를 들어, 볼 본딩 기술을 이용하여 용융한 금속이 패드(3PD)에 접합된 스터드 범프가 돌기 전극(3BP)으로서 이용 가능하다. 또한 예를 들어, 땜납재 자신을 돌기 전극(3BP)으로서 사용하는 땜납 범프가 돌기 전극(3BP)으로서 이용 가능하다. 본 실시 형태에서는, 대표예로서, 돌기 전극(3BP)이 필러 범프인 경우를 예로 들어 설명한다.
또한, 도 3에 도시한 바와 같이 반도체 칩(3)과 배선 기판(2)의 사이에는, 수지체(4)가 배치된다. 수지체(4)는, 반도체 칩(3)의 표면(3a)과 배선 기판(2)의 상면(2a)과의 사이의 공간을 막도록 배치된다. 다시 말하면, 수지체(4)는, 배선 기판(2)의 솔더 레지스트막 SR1 및 반도체 칩(3)의 표면(3a)의 양쪽에 밀착된다.
또한, 수지체(4)는, 절연성(비도전성)의 재료로 이루어지고, 반도체 칩(3)과 배선 기판(2)을 전기적으로 접속하는 부분(복수의 돌기 전극(3BP)의 접합부)을 밀봉하도록 배치된다. 이와 같이, 복수의 돌기 전극(3BP)의 접합부를 밀봉하도록 수지체(4)를 배치함으로써, 반도체 칩(3)과 배선 기판(2)의 전기적인 접속 부분을 보호할 수 있다. 또한, 수지체(4)가 배선 기판(2) 및 반도체 칩(3)에 밀착됨으로써, 돌기 전극(3BP)의 접속 부분에 발생하는 응력을 분산시킬 수 있다. 수지체(4)는, 예를 들어 에폭시계의 수지 중에 실리카(SiO2) 등의 필러 입자를 혼합하고, 열경화시킴으로써 형성된다.
<반도체 칩과 배선 기판 사이의 구조의 상세>
다음으로, 도 3에 도시한 반도체 칩(3)과 배선 기판(2) 사이의 구조의 상세에 대하여 설명한다. 도 6은, 도 3에 도시한 반도체 칩과 배선 기판을 전기적으로 접속하는 부분의 확대 단면도이다. 또한, 도 34는, 도 6에 대한 비교예인 반도체 장치의 확대 단면도이다. 또한, 도 7은, 도 6에 도시한 단면에 대응하는 확대 평면도이다. 또한, 도 7에서는, 도 6에 도시한 돌기 전극(3BP)과 본딩 핑거(2BF)의 평면에서 볼 때의 위치 관계를 알기 쉽게 하기 위해서, 도 6에 도시한 반도체 칩(3) 및 수지체(4)의 도시를 생략한다. 또한, 도 7에서는, 돌기 전극(3BP) 및 땜납재 SD1은, 이점쇄선을 그려 나타내고 있다.
도 6에 도시한 바와 같이, 배선 기판(2)의 단자인 본딩 핑거(2BF)는, 기재층(2CR)의 상면(2CRa)에 형성되어 있다. 또한, 기재층(2CR)의 상면(2CRa) 위에는, 솔더 레지스트막 SR1이 형성되고, 본딩 핑거(2BF)의 일부(개구부 Sk1의 외부에 형성된 부분)는, 솔더 레지스트막 SR1로 덮여 있다. 또한, 본딩 핑거(2BF) 중, 솔더 레지스트막 SR1의 개구부 Sk1 내에 형성되어 있는 부분은, 솔더 레지스트막 SR1로부터 노출된다.
다시 말하면, 도 7에 도시한 바와 같이, 복수의 본딩 핑거(2BF)의 각각은, 돌기 전극(3BP)을 접속하는 부분인 본드부 BF1을 갖고 있다. 본드부 BF1은, 개구부 Sk1 내에 형성되고, 솔더 레지스트막 SR1로부터 노출된다. 또한, 복수의 본딩 핑거(2BF)의 각각은, 본드부 BF1에 접속되는 배선부 BF2를 갖고 있다. 배선부 BF2는, 본드부 BF1과의 접속 부분으로부터 솔더 레지스트막 SR1을 향해서 연장되어 있다. 또한, 배선부 BF2의 일부는, 개구부 Sk1의 외측에 형성되고, 솔더 레지스트막 SR1로 덮여 있다.
또한, 본 실시 형태에서는, 배선부 BF2는 본드부 BF1의 한쪽 측면에 연결되고, 그 반대측의 측면에는 배선부 BF2는 접속되지 않는다. 즉, 본드부 BF1은, 배선부 BF2가 연결된 측면의 반대측에 본딩 핑거(2BF)의 선단면(선단변) BFt를 갖는다.
또한, 도 7에 도시한 예에서는, 본드부 BF1의 평면 형상은 사각형, 특별히 상세하게는, 직사각형으로 되어 있다. 본드부 BF1의 폭 W1에 상당하는 짧은 변 방향의 길이는, 예를 들어 10㎛ 내지 40㎛ 정도이다. 또한, 본드부 BF1의 긴 변 방향의 길이는, 예를 들어 50㎛ 내지 70㎛ 정도이다. 또한, 도 7에 도시한 예에서는, 배선부 BF2의 폭 W2는, 본드부 BF1의 폭 W1보다도 작으며, 예를 들어 5㎛ 내지 40㎛ 정도이다. 단, 도 7에 대한 변형예로서, 본드부 BF1의 폭 W1과 배선부 BF2의 폭 W2를 동일한 값으로 하는 경우도 있다. 나아가, 본드부 BF1의 폭 W1보다도, 배선부 BF2의 폭 W2를 큰 값으로 하는 경우도 있다.
또한, 반도체 칩(3)의 전극인 패드(3PD)는, 반도체 칩(3)의 표면(3a) 측에 형성된다. 상세하게는, 반도체 칩(3)은, 표면(3a) 측에 적층되는 복수의 배선층을 갖고, 복수의 배선층 중 최상층(도 6에 도시한 예에서는 페이스다운 실장 방식이므로, 도 6의 경우에는 가장 하측의 배선층)에 패드(3PD)가 형성된다. 반도체 칩(3)의 표면(3a)은, 절연막(3F)으로 덮이고, 패드(3PD)는 절연막(3F)에 형성된 개구부(3Fk)에 있어서, 절연막(3F)으로부터 노출되어 있다. 도 6에 도시한 예에서는, 절연막(3F)은, 절연막(3F1)과 절연막(3F2)을 적층한 적층막이다. 절연막(3F1)은, 예를 들어 산화규소(SiO2)나 질화규소(SiN) 등의 무기 절연막(패시베이션막)이다. 또한 절연막(3F2)은, 예를 들어 폴리이미드 수지 등의 수지 절연막이다. 또한, 절연막(3F)에는, 다양한 변형예가 있으며, 예를 들어 절연막(3F2)을 형성하지 않는 경우도 있다.
또한, 반도체 칩(3)의 패드(3PD)는, 도전성 부재를 개재하여 배선 기판(2)의 본딩 핑거(2BF)와 전기적으로 접속되어 있다. 도 6에 도시한 예에서는, 상기 도전성 부재에는, 돌기 전극(3BP)이 포함된다. 본 실시 형태의 돌기 전극(3BP)은, 예를 들어 구리(Cu)로 이루어지고, 각 기둥을 이루는 기둥 형상 전극이다. 상세하게는, 돌기 전극(3BP)은, 도 5에 도시한 바와 같이, 평면에서 볼 때, 코너부가 모따기 가공된 사각형을 이루도록 형성되어 있다. 또한, 기둥 형상 전극의 형상은, 각기둥형으로는 한정되지 않고, 예를 들어 원기둥형으로 형성할 수도 있다.
도 5 및 도 7에 도시한 기둥 형상의 돌기 전극(3BP)의 평면에서 볼 때의 한 변의 길이는, 25㎛ 내지 35㎛ 정도이다. 또한, 도 6에 도시한 돌기 전극(3BP)의 높이(하지 금속막(3UB)과의 접합 계면으로부터 선단면 BPt까지의 거리)는, 27㎛ 내지 40㎛ 정도이다.
기둥 형상의 돌기 전극(3BP)은, 패드(3PD) 위에 하지 금속막(언더 범프 메탈)(3UB)을 개재하여 형성되어 있다. 하지 금속막(3UB)은, 예를 들어 알루미늄으로 이루어지는 패드(3PD)와 구리를 포함하는 돌기 전극(3BP)과의 접속성(예를 들어 전기적 특성이나 접속 강도)을 향상시키기 위한 금속막으로서, 예를 들어 니켈(Ni) 등의 금속 재료로 구성된다.
또한, 돌기 전극(3BP)과 본딩 핑거(2BF)는, 도전성 부재인 땜납재 SD1을 개재하여 전기적으로 접속되어 있다. 땜납재 SD1은, 예를 들어 도 3을 이용하여 설명한 땜납 볼 SB와 마찬가지로, 납 프리 땜납을 사용할 수 있다. 돌기 전극(3BP)과 본딩 핑거(2BF)를 전기적으로 접속하는 도전성 부재로서 땜납재 SD1을 사용하는 것은 이하의 점에서 바람직하다. 즉, 땜납재 및 비접속부를, 땜납재 SD1이 갖는 땜납 성분의 융점보다도 높은 온도까지 가열하고, 그 후 냉각하면, 피접속 대상물과의 접합 계면에 합금층이 형성된다. 땜납 성분의 융점보다도 높은 온도까지 가열한 후, 냉각하는 처리는 리플로우 처리라 불리며, 다수의 단자가 있는 경우에도, 다수의 단자에 대해서 일괄적으로 처리할 수 있다. 또한, 다수의 단자에 대해서 일괄 처리를 행한 경우에도, 땜납재 SD1과 피접속 대상물과의 접속 계면에 합금층이 형성되므로, 필요한 접속 강도가 확보되기 쉽다.
또한, 반도체 칩(3)과 배선 기판(2)을 전기적으로 접속하는 부분의 주변, 즉, 도 6에 도시한 예에서는, 패드(3PD), 하지 금속막(3UB), 돌기 전극(3BP), 땜납재 SD1 및 본딩 핑거(2BF)의 솔더 레지스트막 SR1로부터의 노출 부분의 주변은, 수지체(4)에 밀봉되어 있다.
여기서, 수지체(4)가 밀봉체로서 기능하기 위해서는, 반도체 칩(3)과의 밀착 계면 및 배선 기판(2)과의 밀착 계면의 박리를 억제할 필요가 있다. 그러나, 수지체(4)를 구성하는 수지 재료(예를 들어 에폭시 수지를 주체로 하는 수지)와 반도체 칩(3)(특에 반도체 기판을 구성하는 실리콘)은, 열팽창률의 차이가 크다. 이 때문에 열팽창률의 차가 큰 밀착 계면에, 온도 상승, 온도 저하가 반복되는 온도 사이클 부하가 인가되면, 밀착 계면에 응력이 발생하고, 박리 등이 발생하는 원인이 된다. 상세하게는, 열팽창률에는, 직선 방향의 팽창률의 지표인 선팽창 계수와, 3차원 공간에 있어서의 팽창률의 지표인 체적 팽창 계수가 있지만, 온도 사이클 부하에 기인하는 응력의 발생 원인으로서는, 선팽창 계수의 차이가 크게 영향을 미친다.
따라서, 수지체(4)에는, 상기한 바와 같이, 예를 들어 실리카 등, 선팽창 계수의 값이 실리콘에 가까운 필러 입자가 혼합된다. 예를 들어, 필러 입자의 혼합 비율은, 50wt％(중량 비율) 이상이 바람직하고, 50wt％ 내지 80wt％ 정도로 필러 입자가 혼합된다. 반도체 칩(3)의 선팽창 계수는 약 4ppm(parts per million) 정도이다. 이에 반하여, 본 실시 형태에서는, 수지체(4)에 50wt％ 이상의 필러 입자를 혼합시킴으로써, 수지체(4)의 선팽창 계수는, 예를 들어 25ppm 내지 30ppm 정도로 되어 있다. 이와 같이, 수지체(4)의 선팽창 계수를 반도체 칩(3)의 선팽창 계수에 근접시킴으로써 반도체 칩(3)과 수지체(4)의 밀착 계면의 박리를 억제할 수 있다.
그런데, 본원 발명자가 검토한 바, 단순히 수지체(4)의 선팽창 계수를 저감하는 것만으로는, 이하와 같은 과제가 있다는 사실을 알게 되었다. 본원 발명자는, 완성된 반도체 패키지(검사체)에 대하여 가열 처리와 냉각 처리를 반복하여 행하는 온도 사이클 시험에 있어서, 다음의 과제를 발견하였다. 그러나, 하기 과제가 발생하는 것은, 온도 사이클 시험을 실시한 경우에 한하지 않고, 반도체 패키지를 실장한 후, 실사용 환경에 있어서의 온도 사이클 부하에 의해서도 발생한다고 생각된다. 이하에, 본원 발명자의 검토에 의해 발견된 과제에 대하여 상세히 설명한다.
본 실시 형태에서는, 상기한 바와 같이, 배선 기판(2)의 상면(2a)의 대부분은, 솔더 레지스트막 SR1로 덮여 있다. 따라서, 솔더 레지스트막 SR1의 선팽창 계수가 크면, 온도 사이클 부하에 기인하여 수지체(4)와 솔더 레지스트막 SR1과의 밀착 계면에 있어서, 박리가 발생할 우려가 있다.
예를 들어, 도 34에 도시한 반도체 장치 H1의 경우, 솔더 레지스트막 SRh에 혼합되는 필러 입자의 비율은, 예를 들어 30wt％ 이하 정도이다. 또한, 유리 섬유는 혼합되지 않는다. 이 경우, 솔더 레지스트막 SRh의 선팽창 계수는, 500ppm 내지 1000ppm 정도(즉, 0.05% 내지 0.1% 정도)이며, 수지체(4)의 선팽창 계수에 대하여 10배 이상의 값으로 된다.
또한, 도 34에 도시한 바와 같이, 솔더 레지스트막 SRh에 개구부 Sk1이 형성되어 있는 경우, 온도 사이클 부하에 기인하여 개구부 Sk1의 단부에 응력이 집중되고, 도 34에 모식적으로 나타낸 바와 같이, 수지체(4)에 크랙 CLK1이 발생하는 경우가 있다. 본원 발명자의 검토에 의하면, 크랙 CLK1은, 솔더 레지스트막 SR1의 개구부 Sk1의 개구 단부(에지부)를 기점으로 하여 발생하는 경우가 많다.
또한, 이 크랙 CLK1이 발생하면, 그 발생 개소의 근방으로 진전하고, 진전처의 도체 패턴, 예를 들어 도 34에 도시한 예에서는, 본딩 핑거(2BF)의 일부 혹은 반도체 칩(3)의 표면(3a) 측에 적층된 배선층의 일부가 손상되는 경우가 있다.
또한, 크랙 CLK1이 발생하지 않는 경우에도, 이하와 같은 과제가 발생하는 것을 알게 되었다. 즉, 솔더 레지스트막 SRh의 선팽창 계수가 큰 경우, 솔더 레지스트막 SRh에 의해 본딩 핑거(2BF)가 솔더 레지스트막 SRh의 방향으로 인장된다. 도 34에서는, 본딩 핑거(2BF)가 솔더 레지스트막 SR1에 인장되는 방향으로 화살표 ST1을 붙여 모식적으로 나타내고 있다. 도 34에 도시한 화살표 ST1의 방향으로 인장력이 발생하면, 땜납재 SD1과 본딩 핑거(2BF)의 접합부에는, 접합 계면을 박리시키는 방향으로 힘이 작용한다. 그리고, 이와 같은 힘이 반복해서 작용하면, 반도체 칩(3)과 배선 기판(2)을 전기적으로 접속하는 부분 중 일부의 접속 계면에 있어서 박리가 발생하는 것을 알게 되었다. 상세하게는, 땜납재 SD1과 본딩 핑거(2BF)의 접속 계면, 땜납재 SD1과 돌기 전극(3BP)의 접속 계면, 돌기 전극(3BP)과 하지 금속막(3UB)의 접속 계면, 혹은 하지 금속막(3UB)과 패드(3PD)나 절연막(3F)과의 접속 계면 중 어느 한 개소 또는 복수 개소에서, 접속 계면의 박리가 발생하는 것을 알게 되었다.
또한, 온도 사이클 부하에 대한 반도체 패키지 전체의 내구성을 향상시키기 위해서는, 단순히 솔더 레지스트막 SRh의 선팽창 계수를 작게 할 뿐만 아니라, 적층된 각 부재의 선팽창 계수의 밸런스를 고려할 필요가 있음을 알게 되었다. 예를 들어, 솔더 레지스트막 SRh의 선팽창 계수가, 기재층(2CR)의 선팽창 계수보다도 작게 한 경우, 솔더 레지스트막 SRh와 기재층(2CR)과의 접속 계면에 있어서, 온도 사이클 부하에 기인하는 박리가 발생하는 경우가 있다. 또한, 솔더 레지스트막 SRh의 선팽창 계수를 작게 하기 위해서, 유리 섬유(섬유 재료) GC(도 6 참조)를 과잉으로 혼합시키면, 솔더 레지스트막 SRh의 가공성이 저하된다. 이로 인해, 예를 들어 개구부 Sk1을 고정밀도로 형성하는 것이 어려워진다.
따라서, 본원 발명자는, 더욱 검토하여 본 실시 형태의 구성을 알아내었다. 즉, 본 실시 형태에서는, 솔더 레지스트막 SR1에는, 복수의 필러 입자가 포함되어 있다. 또한, 솔더 레지스트막 SR1에는, 도 6에 모식적으로 나타낸 바와 같이, 유리 섬유 GC가 포함되어 있다. 솔더 레지스트막 SR1에 유리 섬유 GC를 혼합함으로써, 솔더 레지스트막 SR1의 선팽창 계수를 작게 할 수 있다.
본 실시 형태에서는, 솔더 레지스트막 SR1에 복수의 필러 입자, 및 유리 섬유를 혼합시킴으로써, 솔더 레지스트막 SR1의 선팽창 계수값을 조정하고 있다. 즉, 이상적으로는, 수지체(4), 솔더 레지스트막 SR1, 기재층(2CR)의 순으로, 선팽창 계수의 값이 순차 작아지게 되는 것이 바람직하다. 나아가, 수지체(4), 솔더 레지스트막 SR1, 본딩 핑거(2BF), 기재층(2CR)의 순으로, 선팽창 계수의 값이 순차 작아지게 되는 것이 보다 바람직하다.
또한, 솔더 레지스트막 SR1의 선팽창 계수와 수지체(4)의 선팽창 계수는 동일하여도 된다. 단, 이 경우에는, 솔더 레지스트막 SR1의 선팽창 계수는 기재층(2CR)의 선팽창 계수보다도 크게 되어 있을 필요가 있다.
또한, 솔더 레지스트막 SR1의 선팽창 계수와 기재층(2CR)의 선팽창 계수는 동일하여도 된다. 단, 이 경우에는, 솔더 레지스트막 SR1의 선팽창 계수는 수지체(4)의 선팽창 계수보다도 작게 되어 있을 필요가 있다.
상기의 선팽창 계수의 관계를 정리하면, 이하와 같다. 즉, 솔더 레지스트막 SR1의 선팽창 계수는 기재층(2CR)의 선팽창 계수 이상이며, 또한 솔더 레지스트막 SR1의 선팽창 계수는 수지체(4)의 선팽창 계수 이하이며, 또한 기재층(2CR)의 선팽창 계수는 수지체(4)의 선팽창 계수보다도 작다.
다시 말하면, 기재층(2CR)의 선팽창 계수를 α1, 솔더 레지스트막 SR1의 선팽창 계수를 α2, 수지체(4)의 선팽창 계수를 α3이라 하면,
(식 1)
Figure 112016027979588-pct00001
(식 2)
Figure 112016027979588-pct00002
상기 (식 1) 또는 상기 (식 2)의 관계를 만족한다.
도 6에 도시한 예에서는, 반도체 칩(3)(상세하게는, 반도체 칩(3)이 구비하는 반도체 기판)의 선팽창 계수는, 약 4ppm 정도이다. 또한, 반도체 칩(3) 및 솔더 레지스트막 SR1에 밀착되는 수지체(4)의 선팽창 계수는, 25ppm 내지 30ppm이다. 또한, 솔더 레지스트막 SR1의 선팽창 계수는 15ppm 내지 30ppm의 범위이며, 또한 수지체(4)의 선팽창 계수값 이하이다. 또한, 기재층(2CR)의 선팽창 계수는, 10 내지 15ppm이고, 또한 솔더 레지스트막 SR1의 선팽창 계수값 이하이다.
상기 구성에 의해, 선팽창 계수가 서로 다른 복수의 부재가 적층된 반도체 장치 SP1에 온도 사이클 부하가 인가된 경우에도, 각 절연층의 접속 계면의 박리를 억제할 수 있다. 이로 인해, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 본딩 핑거(2BF)의 선팽창 계수는 15ppm 내지 17ppm의 범위이며, 또한 솔더 레지스트막 SR1의 선팽창 계수값 이하이다. 본딩 핑거(2BF)의 선팽창 계수와 솔더 레지스트막 SR1과의 선팽창 계수가 상기의 관계를 만족하면, 본딩 핑거(2BF)에 밀착되는 절연층의 밀착 계면의 박리를 억제할 수 있으므로, 더욱 바람직하다.
본 실시 형태에 있어서, 솔더 레지스트막 SR1에 유리 섬유 GC를 혼합시키는 것은, 솔더 레지스트막 SR1의 선팽창 계수를 효율적으로 저하시키기 위해서이다. 솔더 레지스트막 SR1에 필러 입자를 혼입시킴으로써, 상기 (식 1) 또는 상기 (식 2)의 관계를 만족할 수 있으면, 섬유 재료를 혼합하지 않는 변형예도 생각된다. 그러나, 유리 섬유 GC를 혼합하지 않고 상기 (식 1) 또는 상기 (식 2)의 관계를 만족하는 것은 어렵다. 한편, 솔더 레지스트막 SR1에 유리 섬유 GC를 포함하면, 상기 (식 1) 또는 상기 (식 2)의 관계를 비교적 용이하게 만족할 수 있다.
또한, 상기 (식 1) 또는 상기 (식 2)의 관계를 만족하는 솔더 레지스트막 SR1을 채용함으로써, 도 34를 이용하여 설명한 과제 중, 반도체 칩(3)과 배선 기판(2)을 전기적으로 접속하는 부분 중 일부의 접속 계면에 있어서 발생하는 박리도 억제할 수 있지만, 이 과제를 보다 확실하게 해결하는 수단으로서, 본 실시 형태의 반도체 장치 SP1에서는, 이하의 구성도 더 구비하고 있다.
즉, 도 6에 도시한 바와 같이 본 실시 형태에서는, 돌기 전극(3BP)이, 본딩 핑거(2BF)의 연장 방향의 선단과 두께 방향으로 겹치는 위치에 접속되어 있다. 상세하게는, 도 7에 도시한 바와 같이, 복수의 본딩 핑거(2BF)의 각각은, 돌기 전극(3BP)이 땜납재 SD1을 개재하여 접속되는 부분인 본드부 BF1을 갖고 있다. 본드부 BF1은, 솔더 레지스트막 SR1의 개구부 Sk1 내에 배치되고, 평면에서 볼 때의 본딩 핑거(2BF)의 연장 방향(도 7에 도시한 예에서는 X 방향)의 선단에 위치하는 선단면(선단변) BFt를 갖는다. 또한, 도 6에 도시한 바와 같이, 선단면 BFt는, 본딩 핑거(2BF)의 연장 방향(도 6에서는 X 방향)의 선단에 위치하는 측면이지만, 도 7에 도시한 바와 같은 평면에서 볼 때는, 변으로서 생각할 수 있다. 따라서, 본 실시 형태의 설명에서는, 선단면(선단변) BFt와 병기하여 나타내는 경우가 있다.
또한, 복수의 본딩 핑거(2BF)의 각각은, 본드부 BF1로부터 선단면(선단변) BFt와는 반대 방향을 향해서 연장되고, 일부가 솔더 레지스트막 SR1로 덮인 배선부 BF2를 갖고 있다. 그리고, 평면에서 볼 때, 복수의 돌기 전극(3BP)은 복수의 본딩 핑거(2BF)가 갖는 본드부 BF1의 선단면(선단변) BFt와 각각 겹친다.
본 실시 형태와 같이, 돌기 전극(3BP)과 본딩 핑거(2BF)의 선단면(선단변) BFt가 두께 방향으로 겹치도록 배치하는, 다시 말하면, 돌기 전극(3BP)의 일부를 본딩 핑거(2BF)의 선단면(선단변) BFt로부터 밀어붙이도록 반도체 칩(3)을 배치(탑재)함으로써, 돌기 전극(3BP)의 바로 아래에 배치되는 땜납재 SD1의 양이 증가한다. 상세하게는, 땜납재 SD1 중, 본딩 핑거(2BF)의 선단면 BFt를 덮는 부분의 두께(본딩 핑거(2BF)의 연장 방향(도 6에서는 X 방향)의 두께)를 크게 할 수 있다. 땜납재 SD1은, 본딩 핑거(2BF)나 돌기 전극(3BP)을 구성하는 주요한 금속 재료(예를 들어 구리)보다도 저탄성의 재료이다. 도 6에 화살표 ST2를 붙여 모식적으로 나타낸 바와 같이, 온도 사이클 부하에 기인하여 본딩 핑거(2BF)를 솔더 레지스트막 SR1의 방향으로 인장하는, 인장력이 발생한 경우, 본 실시 형태의 경우에도, 돌기 전극(3BP)의 접속 부분의 주변에 응력이 발생한다.
그러나, 본 실시 형태의 경우, 돌기 전극(3BP)의 하방에 배치되는 땜납재 SD1 중, 도 6에 도시한 선단면 BFt를 덮는 부분의 양이 증가한다. 그리고, 선단면 BFt를 덮는 부분을 포함한 땜납재 SD1이 탄성 변형함으로써, 응력을 완화할 수 있다. 다시 말하면, 온도 사이클 부하에 의해, 응력 집중이 발생하기 쉬운 선단면(선단변) BFt의 근방에 있어서의 땜납재 SD1의 배치량을 많게 함으로써 땜납재 SD1의 탄성 변형 기능에 의해, 응력 집중을 억제할 수 있다.
또한, 본 실시 형태의 경우, 상기한 바와 같이, 솔더 레지스트막 SR1의 선팽창 계수는 기재층(2CR)의 선팽창 계수 이상이며, 또한 솔더 레지스트막 SR1의 선팽창 계수는 수지체(4)의 선팽창 계수 이하이며, 또한 기재층(2CR)의 선팽창 계수는 수지체(4)의 선팽창 계수보다도 작다. 이로 인해, 반도체 장치 SP1에 온도 사이클 부하가 인가된 경우에 발생하는 인장력(도 6의 화살표 ST2로 나타내는 힘)은, 도 34에 도시한 반도체 장치 H1에 온도 사이클 부하가 인가된 경우에 발생하는 인장력(도 34의 화살표 ST1로 나타내는 힘)보다도 작다. 따라서, 반도체 장치 SP1은, 반도체 장치 H1과 비교하여, 반도체 칩(3)과 배선 기판(2)을 전기적으로 접속하는 부분 중 일부의 접속 계면에 있어서 박리가 발생하는 현상을 억제할 수 있다.
또한, 도 7에 도시한 바와 같이, 본 실시 형태에서는, 본드부 BF1의 폭(본딩 핑거(2BF)의 연장 방향과 직교하는 방향의 길이) W1이, 배선부 BF2의 폭(본딩 핑거(2BF)의 연장 방향과 직교하는 방향의 길이) W2보다도 크다. 이와 같이 본드부 BF1의 폭 W1을 배선부 BF2의 폭 W2보다도 크게 함으로써, 본드부 BF1과 땜납재 SD1과의 접합 면적을 크게 할 수 있다. 이로 인해, 땜납재 SD1과 본딩 핑거(2BF)와의 접합 강도가 향상된다. 단, 도시는 생략하였지만, 본 실시 형태에 대한 변형예로서는, 본드부 BF1의 폭 W1과 배선부 BF2의 폭 W2를 동일하게 할 수도 있다. 나아가, 배선부 BF2의 폭 W2를 본드부 BF1의 폭 W1보다도 큰 값으로 할 수도 있다.
또한, 도 4에 도시한 예에서는, 본딩 핑거(2BF)의 배선부 BF2는, 개구부 Sk1 내에 형성된 본드부 BF1로부터 배선 기판(2)의 주연부를 향해(다시 말하면, 측면(2s)를 향해) 연장된다. 그러나, 변형예로서는, 개구부 Sk1 내에 형성된 본드부 BF1로부터, 배선 기판(2)의 상면(2a)의 중심을 향해서 내측으로 배선부 BF2를 연장시킬 수도 있다. 또한, 본 실시 형태에 대한 또 다른 변형예로서, 하나의 개구부 Sk1에 있어서 복수의 본드부 BF1을 복수 열로 배열할 수도 있다. 이 변형예에 대해서는, 후술한다.
또한, 본 실시 형태에서는, 칩 탑재면 측의 솔더 레지스트막 SR1에 대하여, 유리 섬유 GC를 포함시키는 실시 형태에 대하여 설명하였다. 한편, 도 3에 도시한 실장면 측의 솔더 레지스트막 SR2는, 반도체 칩(3)과 배선 기판(2)을 전기적으로 접속하는 부분과는, 직접적인 관계가 없으므로, 유리 섬유 GC(도 6 참조)를 포함시키지 않고 형성할 수도 있다. 단, 배선 기판(2)의 휨 변형을 억제하는 관점에서는, 솔더 레지스트막 SR1과 솔더 레지스트막 SR2의 선팽창 계수를 일치시키는 것이 바람직하다. 따라서, 솔더 레지스트막 SR2에는, 솔더 레지스트막 SR1과 마찬가지로 유리 섬유 GC를 포함하고 있는 것이 바람직하다. 또한, 솔더 레지스트막 SR2의 선팽창 계수는, 기재층(2CR)의 선팽창 계수 이상이며, 솔더 레지스트막 SR1의 선팽창 계수와 동일 정도인 것이 바람직하다. 본 실시 형태에서는, 도 3에 도시한 솔더 레지스트막 SR2의 선팽창 계수는, 10ppm 내지 30ppm의 범위 내이며, 또한 기재층(2CR)의 선팽창 계수 이상의 값으로 되어 있다.
<반도체 장치의 제조 방법>
다음으로, 도 1 내지 도 7을 이용하여 설명한 반도체 장치 PK1의 제조 공정에 대하여 설명한다. 반도체 장치 SP1은, 도 8에 도시한 플로우를 따라 제조된다. 도 8은, 도 1 내지 도 7을 이용하여 설명한 반도체 장치의 제조 공정의 개요를 나타내는 설명도이다.
<기판 준비 공정>
우선, 도 8에 도시한 기판 준비 공정에서는, 도 9 및 도 10에 도시한 배선 기판(20)을 준비한다. 도 9는, 도 8에 도시한 기판 준비 공정에서 준비하는 배선 기판의 전체 구조를 나타내는 평면도, 도 10은 도 9의 A-A선을 따른 확대 단면도이다. 또한, 도 10에서는, 본딩 핑거(2BF)의 노출면에 형성된 땜납재 SD2를 나타내기 위해서, 본딩 핑거(2BF)의 주변의 확대도도 나타내고 있다. 또한, 도 10에서는, 실장면 측의 솔더 레지스트막 SR2가 유리 섬유 GC를 포함하고 있는 것을 명시하기 위해서, 솔더 레지스트막 SR2와 기재층(2CR)의 접착 계면의 일부 확대도도 나타내고 있다.
도 9에 도시한 바와 같이, 본 공정에서 준비하는 배선 기판(20)은, 프레임부(프레임체)(20b)의 내측에 복수의 제품 형성 영역(20a)을 구비하고 있다. 상세하게는, 복수(도 9에서는 27개)의 제품 형성 영역(20a)이 행렬 형상으로 배치되어 있다. 배선 기판(20)은, 도 3에 도시한 배선 기판(2)에 상당하는 복수의 제품 형성 영역(20a)과, 각 제품 형성 영역(20a)의 사이에 다이싱 라인(다이싱 영역)(20c)을 갖는 소위, 다수개 취득(다면취) 기판이다. 이와 같이, 복수의 제품 형성 영역(20a)을 구비하는 다수개 취득 기판을 사용함으로써 제조 효율을 향상시킬 수 있다.
또한, 본 실시 형태에서는, 다수개 취득 기판을 사용한 반도체 장치의 제조 방법에 대하여 설명하지만, 변형예로서는, 개편으로 형성된 배선 기판(2)(도 3 참조)에 대하여 반도체 칩(3)을 탑재할 수도 있다. 이 경우, 도 8에 도시한 개편화 공정을 생략할 수 있다.
도 10에 도시한 바와 같이 각 제품 형성 영역(20a)에는, 도 1 내지 도 7을 이용하여 설명한 배선 기판(2)의 구성 부재가 각각 형성되어 있다. 상세하게는, 배선 기판(20)은, 상면(2CRa) 및 상면(2CRa)의 반대측의 하면(2CRb)을 갖는 기재층(2CR)을 구비하고 있다. 기재층(2CR)은, 유리 섬유 GC에, 필러 입자를 혼합시킨 수지를 함침시킨 후, 가열해서 열경화성 수지 성분을 경화시킴으로써 얻어진다.
또한, 배선 기판(20)의 각 제품 형성 영역(20a)은, 기재층(2CR)의 상면(2CRa) 위에 형성되는 복수의 본딩 핑거(2BF), 하면(2CRb)에 배치되는 복수의 랜드(2LD), 및 복수의 본딩 핑거(2BF)와 랜드(2LD)를 전기적으로 접속하는 복수의 스루홀 배선(2TW)을 구비하고 있다.
또한, 기재층(2CR)의 상면(2CRa)에는, 도 6을 이용하여 설명한, 유리 섬유 GC, 복수의 필러 입자 및 수지를 포함하는 절연층인 솔더 레지스트막(절연층) SR1이 형성된다. 기재층(2CR)의 상면(2CRa)의 대부분은, 솔더 레지스트막 SR1로 덮여 있다. 솔더 레지스트막 SR1은, 유리 섬유 GC에 필러 입자를 혼합시킨 수지를 함침시킨 후, 경화시킴으로써 얻어진다. 유리 섬유 GC에 함침시키는 수지가, 예를 들어 에폭시 등의 열경화성 수지 성분을 포함하고 있는 경우, 솔더 레지스트막 SR1을 형성한 후, 가열함으로써 경화시킬 수 있다.
또한, 도 4에 도시한 바와 같이, 솔더 레지스트막 SR1에는 개구부 Sk1이 형성되고, 개구부 Sk1에 있어서, 복수의 본딩 핑거(2BF)의 각각의 일부가 솔더 레지스트막 SR1로부터 노출되어 있다. 도 4에 도시한 예에서는, 개구부 Sk1은 복수의 본딩 핑거(2BF)에 걸쳐서 형성되어 있다. 다시 말하면, 복수의 본딩 핑거(2BF)의 각각의 일부는, 하나의 개구부 Sk1에 있어서 일괄적으로 솔더 레지스트막 SR1로부터 노출된다. 개구부 Sk1의 형성 방법은, 예를 들어 포토리소그래피 기술을 이용한 에칭 처리에 의해 형성할 수 있다. 단, 본 실시 형태에서는, 솔더 레지스트막 SR1에 유리 섬유 GC(도 10 참조)가 포함되어 있다. 따라서, 유리 섬유 GC의 일부를 제거하고, 고정밀도로 개구부 Sk1을 형성하는 관점에서는, 레이저를 조사함으로써 개구부 Sk1을 형성하는 것이 바람직하다.
또한, 기재층(2CR)의 하면(2CRb)에는, 수지를 포함하는 절연층인 솔더 레지스트막(절연층) SR2가 형성되고, 하면(2CRb)의 대부분은, 솔더 레지스트막 SR2로 덮여 있다. 또한, 도 3에 도시한 바와 같이, 솔더 레지스트막 SR2에는 복수의 개구부 Sk2가 형성되고, 개구부 Sk2에 있어서, 복수의 랜드(2LD)의 각각의 일부가 솔더 레지스트막 SR2로부터 노출되어 있다. 도 3에 도시한 예에서는, 개구부 Sk2는 복수의 랜드(2LD)의 각각에 대응해서 형성되어 있다. 다시 말하면, 복수의 본딩 핑거(2BF)에는, 각각 개별로 개구부 Sk2가 형성되고, 복수의 개구부 Sk2에 있어서 복수의 본딩 핑거(2BF)의 각각이 솔더 레지스트막 SR2로부터 노출되어 있다.
상기한 바와 같이, 본 실시 형태에서는, 솔더 레지스트막 SR2에도, 유리 섬유 GC가 포함되어 있다. 솔더 레지스트막 SR2는, 솔더 레지스트막 SR1과 마찬가지로 형성할 수 있다. 또한, 개구부 Sk2는, 개구부 Sk1과 마찬가지로, 에칭 처리에 의해 형성할 수도 있지만, 고정밀도로 개구부 Sk2를 형성하는 관점에서는, 레이저를 조사함으로써, 솔더 레지스트막 SR2의 일부를 제거하는 방법이 바람직하다.
또한, 배선 기판(20)이 구비하는 도체 패턴(본딩 핑거(2BF), 랜드(2LD) 및 스루홀 배선(2TW))은 각각 구리(Cu)를 주성분으로 하는 금속 재료로 형성된다. 본 실시 형태에서는, 이들 도체 패턴을 형성하는 공법으로서, 예를 들어 서브 트랙트법이나 세미 에디티브법 등의 공법을 이용하여 형성한다. 이와 같은 방법에 의하면, 도 7에 예시한 바와 같은, 본드부 BF1 및 배선부 BF2를 형성할 수 있다. 또한, 각 도체 패턴의 형성 순서는, 우선, 스루홀 배선(2TW)을 형성한 후, 스루홀 배선(2TW)에 접속시키는 본딩 핑거(2BF) 및 랜드(2LD)를 형성한다. 본딩 핑거(2BF)와 랜드(2LD)의 형성 순서의 전후는 한정되지 않는다.
또한, 솔더 레지스트막 SR1 및 솔더 레지스트막 SR2는, 상기 도체 패턴이 형성된 후에 형성된다. 그 후, 개구부 Sk1을 형성하여, 복수의 본딩 핑거(2BF)를 개구부 Sk1 내에서 노출시킨다. 또한, 복수의 개구부 Sk2를 형성하여, 복수의 랜드(2LD)의 각각을 개구부 Sk2에 있어서 노출시킨다.
또한, 복수의 본딩 핑거(2BF)의 솔더 레지스트막 SR1로부터의 노출 부분에는, 복수의 땜납재 SD2가 미리 도포되어 있다. 이 땜납재 SD2는, 도 6에 도시한 땜납재 SD1의 원료이다. 도 8에 도시한 반도체 칩 탑재 공정의 전에, 본딩 핑거(2BF)의 본드부 BF1의 노출면에 미리 땜납재 SD2를 형성해 둠으로써, 반도체 칩 탑재 공정에 있어서, 돌기 전극(3BP)(도 6 참조) 측에 형성된 땜납재(상세는 후술함)의 습윤성을 향상시킬 수 있다. 땜납재 SD2는, 다양한 형성 방법에 의해 형성할 수 있지만, 예를 들어, 도금법으로 형성할 수 있다. 또한, 땜납재 SD2를 형성하는 타이밍은, 솔더 레지스트막 SR1에 개구부 Sk1을 형성한 후가 바람직하다. 이 경우, 솔더 레지스트막 SR1로 덮인 부분에는, 땜납재 SD2가 형성되지 않는다.
<반도체 칩 준비 공정>
도 8에 도시한 반도체 칩 준비 공정에서는, 도 5에 도시한 반도체 칩(3)을 준비한다. 도 11은, 도 8에 도시한 웨이퍼 준비 공정에서 준비하는 반도체 웨이퍼를 나타내는 평면도, 도 12는, 도 11에 도시한 반도체 웨이퍼의 하나의 칩 영역에 형성된 패드의 주변을 나타내는 확대 단면도이다. 또한, 도 13은, 도 12에 도시한 복수의 패드 위에 하지 금속막 및 돌기 전극을 형성한 상태를 나타내는 확대 단면도, 도 14는, 도 13에 도시한 돌기 전극의 선단면 위에 땜납재를 부착한 상태를 나타내는 확대 단면도이다. 또한, 도 15는, 도 14에 도시한 마스크를 제거한 상태를 나타내는 확대 단면도, 도 16은, 도 15에 도시한 땜납재를 가열하여, 돔 형상으로 변형시킨 상태를 나타내는 확대 단면도이다.
도 5에 도시한 반도체 칩(3)은, 예를 들어 이하와 같이 제조된다. 우선, 도 8에 도시한 웨이퍼 준비 공정에서는, 도 11에 도시한 웨이퍼(반도체 웨이퍼) WH를 준비한다. 본 공정에서 준비하는 웨이퍼 WH는, 도 11에 도시한 바와 같이 대략 원형의 평면 형상을 갖는 표면(3a) 및 표면(3a)의 반대측에 위치하는 이면(3b)을 갖고 있다. 또한, 웨이퍼 WH는, 복수의 칩 영역(디바이스 영역) WHa를 갖고, 각 칩 영역 WHa가, 각각 도 5에 도시한 반도체 칩(3)에 상당한다. 또한, 인접하는 칩 영역 WHa의 사이에는, 스크라이브 라인(스크라이브 영역) WHb가 형성되어 있다. 스크라이브 라인 WHb는 격자 형상으로 형성되고, 웨이퍼 WH의 표면(3a)을 복수의 칩 영역 WHa로 구획한다. 또한, 스크라이브 라인 WHb에는, 칩 영역 WHa 내에 형성되는 반도체 소자 등이 정확하게 형성되어 있는지 여부를 확인하기 위한 TEG(Test Element Group)나 얼라인먼트 마크 등의 도체 패턴이 복수 형성되어 있다.
본 공정에서 준비하는 웨이퍼 WH에는, 예를 들어 실리콘(Si)으로 이루어지는 반도체 기판의 주면(소자 형성면)에 예를 들어 트랜지스터 등의 복수의 반도체 소자(도시생략)가 형성되어 있다. 또한, 반도체 기판의 반도체 소자 형성면 위에는 복수의 배선층(도시생략)이 적층되고, 최상층에는, 이들 복수의 배선층과 전기적으로 접속되는 복수의 패드(3PD)가 형성되어 있다. 복수의 패드(3PD)는, 배선층에 형성된 복수의 배선을 개재하여 복수의 반도체 소자와, 각각 전기적으로 접속되어 있다. 즉, 본 공정에서 준비하는 웨이퍼 WH에는, 미리 반도체 기판의 반도체 소자 형성면 위에 집적 회로가 형성되어 있다. 또한, 반도체 칩(3)의 표면(3a)은, 예를 들어 산화규소(SiO2)나 폴리이미드 수지 등의 절연막(3F)에 의해 덮여 있지만, 복수의 패드(3PD) 위에 있어서, 표면(3a)을 덮도록 개구부(3Fk)가 형성되어 있다. 그리고, 개구부(3Fk)에 있어서, 패드(3PD)가 절연막(3F)으로부터 노출되어 있다.
다음으로, 도 8에 도시한 돌기 전극 형성 공정에서는, 도 13에 도시한 바와 같이 복수의 패드(3PD) 위에 각각 금속막을 퇴적시켜서 돌기 전극(3BP)을 형성한다. 본 실시 형태에서는, 도 13에 도시한 바와 같이 웨이퍼 WH의 표면(3a) 위에 마스크 MS를 배치(고정)한다. 그리고, 돌기 전극(3BP)을 형성하는 위치에 관통 구멍(개구부) MSh를 형성한다. 관통 구멍 MSh는, 예를 들어 포토리소그래피 기술이나 에칭 기술을 이용하여 형성할 수 있다.
계속해서 관통 구멍 MSh 내에 금속막을 퇴적시켜서 돌기 전극(3BP)을 형성한다. 본 실시 형태에서는, 예를 들어 니켈막 등의 하지 금속막(3UB)을 퇴적시킨 후, 구리막을 퇴적시켜서 돌기 전극(3BP)을 형성한다. 금속막을 퇴적시키는 방법은, 특별히 한정되지 않으며, 예를 들어 도금법에 의해 퇴적시킬 수 있다. 이와 같이, 금속막을 퇴적시킴으로써 하지 금속막(3UB)과 돌기 전극(3BP)을 형성하는 경우, 돌기 전극(3BP)과 패드(3PD)를 접합할 때 패드(3PD)에 가해지는 스트레스를 저감할 수 있다.
특히, 볼 본딩 방식 등, 돌기 전극을 패드에 압착(열 압착을 포함함)하는 방식과 비교하면, 도금법에 의해 형성하는 본 실시 형태의 방법의 쪽이 스트레스를 저감할 수 있다. 이로 인해, 돌기 전극 형성 시의 칩 영역 WHa의 파손에 기인하는 신뢰성 저하를 억제할 수 있다. 또한, 마스크 MS에 복수의 관통 구멍 MSh가 형성된 상태에서 금속막을 퇴적시킴으로써, 복수(다수)의 돌기 전극(3BP)을 일괄적으로 형성할 수 있다. 이로 인해, 돌기 전극(3BP)을 효율적으로 형성할 수 있다. 또한, 웨이퍼 WH를 분할하기 전에 돌기 전극(3BP)을 형성하므로, 복수의 칩 영역 WHa에 일괄적으로 돌기 전극(3BP)을 형성할 수 있다. 이로 인해, 돌기 전극(3BP)을 효율적으로 형성할 수 있다. 이와 같이 마스크 MS의 관통 구멍 MSh 내에 금속막을 퇴적시켜서 형성한 돌기 전극은, 기둥형 입체 형상을 구비한 기둥 형상 전극으로 된다. 또한, 돌기 전극(3BP)의 평면 형상은, 관통 구멍 MSh의 개구 형상에 따라서 형성된다. 예를 들어, 본 실시 형태에서는, 4개의 코너부가 모따기되어 곡선으로 되어 있는 사각형(사변형)의 개구형 형상으로 되어 있다. 단, 기둥 형상 전극의 형상에는 다양한 변형예가 있으며, 예를 들어 원기둥형으로 할 수 있다.
다음으로 도 8에 도시한 땜납재 형성 공정에서는, 도 14에 도시한 바와 같이 돌기 전극(3BP)의 선단면 BPt 위에 각각 땜납막을 퇴적시켜서 땜납재 SD3을 형성한다(부착함). 본 실시 형태에서는, 상기한 돌기 전극 형성 공정에서 관통 구멍 MSh(도 13 참조)의 도중까지 금속막을 퇴적하고, 그 후 계속해서(마스크 MS를 제거하지 않고) 땜납막을 퇴적시킨다. 이로 인해, 예를 들어 구리막을 퇴적시킨 후, 계속해서 땜납막을 퇴적시키면, 땜납막을 형성하기 전에 구리막에 산화막이 형성되는 것을 억제할 수 있다. 따라서, 땜납재 SD3과 돌기 전극(3BP)의 접합 계면의 접합 강도를 향상시킬 수 있다. 또한, 본 공정에서 돌기 전극(3BP)의 선단면 BPt를 땜납재 SD3으로 덮음으로써, 선단면 BPt가 대기에 폭로되는 것을 방지할 수 있으므로, 선단면 BPt에 산화막이 형성되기 어려운 상태를 유지할 수 있다. 따라서, 땜납재 SD3과 돌기 전극(3BP)의 접합 계면의 접합 강도를 향상시킬 수 있다. 이 결과, 땜납재 SD3과 선단면 BPt의 접합 계면의 접합 강도를 향상시킬 수 있다. 또한, 돌기 전극(3BP)의 산화를 보다 확실하게 억제하기 위해서는, 돌기 전극(3BP)의 선단면 BPt에 니켈(Ni)막을 형성해도 된다. 단, 니켈막을 형성하는 경우, 니켈 도금막을 형성하기 위한 도금 공정 수(공정 시간)가 증가하기 때문에, 본 실시 형태와 같이, 돌기 전극(3BP)의 선단면 BPt에 땜납재 SD3을 직접 형성하는 것이 바람직하다.
다음으로, 마스크 MS(도 14 참조)를 제거하고, 세정을 행하면, 도 15에 도시한 바와 같이, 돌기 전극(3BP)의 측면이 노출된다. 이 상태에서는 땜납재 SD3은 돌기 전극(3BP)과 마찬가지로 사각기둥의 형상이지만, 열처리(가열 처리)를 실시하고, 땜납재 SD3의 적어도 일부를 용융시키면, 도 16에 도시한 바와 같이, 땜납재 SD3의 형상이 용융 땜납의 표면 장력 영향에 의해 변형되어, 돔 형상으로 된다. 이와 같이 열처리를 실시하면, 돌기 전극(3BP)의 선단면 BPt와 땜납재 SD3을 확실하게 접합할 수 있다. 또한, 도 16에 도시한 바와 같이 돔 형상으로 한 쪽이, 땜납재 SD3이 안정되기 때문에, 돌기 전극으로부터의 탈락이나 손상을 억제할 수 있다.
이상의 각 공정에 의해, 복수의 패드(3PD)의 표면(상면) 위에 복수의 돌기 전극(3BP)이 형성(접합)되고, 또한 복수의 돌기 전극(3BP)의 선단면 BPt에 복수의 땜납재 SD3이 형성된 웨이퍼 WH가 얻어진다.
다음으로, 복수의 돌기 전극(3BP)이 형성된 웨이퍼 WH의 표면에 백그라인드용 테이프를 점착하고, 웨이퍼 WH의 이면을 연마(연삭)함으로써, 원하는 두께의 웨이퍼 WH를 취득한다. 또한, 준비하는 웨이퍼 WH의 두께가 웨이퍼의 준비 단계에 있어서 이미 얇은 경우, 혹은, 얇게 할 필요가 없는 경우에는, 이 연삭 공정을 삭제할 수 있다.
다음으로, 도 8에 도시한 분할 공정에서는, 도 16에 도시한 웨이퍼 WH를 칩 영역 WHa마다 분할(개편화)하고, 도 5에 도시한 반도체 칩(3)을 복수개 취득한다. 본 공정에서는, 도 12에 도시한 스크라이브 라인 WHb를 따라 웨이퍼 WH를 절단하고, 분할한다. 절단 방법은 특별히 한정되지 않지만, 다이싱 블레이드(회전 날)를 사용한 절단 방법이나 레이저를 조사하는 절단 방법을 이용할 수 있다.
<반도체 칩 탑재 공정>
도 8에 도시한 반도체 칩 탑재 공정에서는, 도 17에 도시한 바와 같이 반도체 칩(3)을 배선 기판(20) 위에 탑재한다. 본 실시 형태에서는, 반도체 칩(3)의 표면(3a)이 배선 기판(20)의 상면(2a)과 대향하도록 배선 기판(20) 위에 배치하고, 복수의 본딩 핑거(2BF)와 복수의 패드(3PD)를 전기적으로 접속한다. 도 17은, 도 12에 도시한 배선 기판 위에 반도체 칩을 탑재한 상태를 나타내는 확대 단면도이다. 또한, 도 18은, 배선 기판 위에 반도체 칩을 배치했을 때의 돌기 전극과 단자의 평면적 위치 관계를 나타내는 확대 평면도이다. 또한, 도 19는, 도 18의 A-A선을 따른 확대 단면도이다. 또한, 도 20은, 도 19에 도시한 땜납재가 일체화된 상태를 나타내는 확대 단면도이다.
본 공정에서는, 우선, 도 17에 도시한 바와 같이, 반도체 칩(3)의 표면(3a)이 배선 기판(20)의 상면(2a)과 대향하도록 배선 기판(20) 위에 배치한다(반도체 칩 배치 공정). 이때, 도 18에 도시한 바와 같이, 복수의 돌기 전극(3BP)이, 복수의 본딩 핑거(2BF)의 선단면(선단변) BFt와 각각 겹치도록 반도체 칩(3)과 배선 기판(20)의 평면적인 위치 관계를 조정한다. 다시 말하면, 도 19에 도시한 바와 같이, 돌기 전극(3BP)의 선단면 BPt에 부착된 땜납재 SD3이, 본딩 핑거(2BF)의 선단면(선단변) BFt와 두께 방향으로 겹치도록 반도체 칩(3)을 배선 기판(20) 위에 위치 정렬하여 배치한다.
상기한 바와 같이, 본 실시 형태에서는, 돌기 전극(3BP)의 하방에 배치되는 땜납재 SD1 중, 본딩 핑거(2BF)의 선단면 BFt를 덮는 부분의 양을 증가시킴으로써, 온도 사이클 부하에 기인하여 돌기 전극(3BP)의 주변에 발생하는 응력을 완화시킨다. 본 공정에 있어서, 복수의 돌기 전극(3BP)과 복수의 본딩 핑거(2BF)의 선단면(선단변) BFt가 두께 방향으로 겹치도록 위치 정렬이 가능하면, 돌기 전극(3BP)의 하방에 배치되는 땜납재 SD1 중, 본딩 핑거(2BF)의 선단면 BFt를 덮는 부분의 양을 증가시킬 수 있다.
다시 말하면, 땜납재 SD1 중, 본딩 핑거(2BF)의 선단면 BFt를 덮는 부분의 두께(본딩 핑거(2BF)의 연장 방향(도 18 및 도 19에서는 X 방향)의 두께)를 크게 할 수 있다. 또다시 말하면, 돌기 전극(3BP)의 바로 아래에 배치되는 땜납재 SD1의 양을 증가시킬 수 있다.
다음으로, 도 19에 도시한 반도체 칩(3)과 배선 기판(2)의 거리를 근접시켜서, 땜납재 SD2와 땜납재 SD3을 접촉(당접)시킨다. 이때, 땜납재 SD3이, 땜납재 SD2 중, 본딩 핑거(2BF)의 선단면 BFt를 덮는 부분과 두께 방향으로 겹치도록 접촉시킨다. 또한, 복수의 본딩 핑거(2BF)의 각각에 있어서, 땜납재 SD2와 땜납재 SD3을 접촉시키기 위해서는, 땜납재 SD2 또는 땜납재 SD3 중 적어도 한쪽이, 접촉 후에 변형될 정도의 경도가 될 때까지, 미리 가열되어 있는 것이 바람직하다.
다음으로, 땜납재 SD2 및 땜납재 SD3이 융점 이상이 될 때까지 더 가열한다(가열 공정(열처리 공정, 리플로우 공정)). 가열 온도는, 땜납재 SD2 및 땜납재 SD3의 융점에 따라 변화하지만, 주석-은(Sn-Ag)계의 납 프리 땜납을 채용한 경우에는, 230℃ 내지 300℃에서 가열한다. 본 공정에서는, 땜납재 SD2와 땜납재 SD3을 접촉시킨 상태에서 가열하므로, 예를 들어 반도체 칩(3)을 가열하면, 땜납재 SD3으로부터의 열전달에 의해 땜납재 SD2를 가열할 수 있다. 그리고, 땜납재 SD2 및 땜납재 SD3이 각각 용융되면, 땜납재 SD2와 땜납재 SD3이 일체화된다. 즉, 땜납재 SD2 및 땜납재 SD3이, 소위 「습윤」 상태로 된다. 그리고, 일체화시킨 후에, 용융 땜납을 냉각함으로써, 도 20에 도시한 땜납재 SD1이 형성된다.
또한, 도 19에 도시한 땜납재 SD2와 땜납재 SD3이 일체화되면, 일체화된 용융 땜납의 표면 장력에 의해, 물리적으로 안정된 형상으로 되도록 변형된다. 즉, 구형에 유사한 형상이 된다. 즉, 본 공정에서는, 평면에서 볼 때의 복수의 돌기 전극(3BP)이, 복수의 본딩 핑거(2BF)의 선단면(선단변) BFt와 각각 겹친 상태에서 반도체 칩(3)이 고정된다.
본 실시 형태와 같이, 돌기 전극(3BP)의 일부가 본딩 핑거(2BF)와 두께 방향으로 겹치지 않는 위치에 존재하고 있는 경우, 그 부분의 바로 아래(돌기 전극(3BP)과 기재층(2CR)의 상면(2CRa) 사이의 공간)에는, 도 19에 도시한 바와 같이 땜납재 SD1이 두껍게 형성된다. 즉, 돌기 전극(3BP)의 바로 아래 중, 본딩 핑거(2BF)와 겹치지 않는 부분에 있어서의 땜납재 SD1의 양을 증가시킬 수 있다. 이 결과, 온도 사이클 부하에 기인하여 돌기 전극(3BP)의 주변에 발생하는 응력을 완화시킬 수 있다.
<밀봉 공정>
다음으로, 도 8에 도시한 밀봉 공정에서는, 도 21에 도시한 바와 같이, 반도체 칩(3)의 표면(3a)과, 배선 기판(20)의 상면(2a)의 사이에 수지체(4)를 공급하여, 패드(3PD)와 본딩 핑거(2BF)를 전기적으로 접속하는 부분을 밀봉한다. 도 21은, 도 17에 도시한 반도체 칩과 배선 기판의 사이에 언더 필 수지를 공급한 상태를 나타내는 확대 단면도이다.
본 공정에서는, 예를 들어 반도체 칩(3)의 측면(3s)의 외측에 수지 공급용 노즐 NZ1을 배치하여, 액상 또는 페이스트상의 수지(4p)를 반도체 칩(3)의 표면(3a)과, 배선 기판(20)의 상면(2a)의 사이에 공급한다. 수지(4p)에는, 열경화성 수지 성분 및 복수의 필러 입자가 함유된다.
반도체 칩(3)의 표면(3a)과, 배선 기판(20)의 상면(2a)의 사이에 공급된 수지(4p)는, 모세관 현상에 의해, 반도체 칩(3)의 표면(3a)과, 배선 기판(20)의 상면(2a)의 공간으로 넓어진다. 그리고, 수지(4p)를 가열해서 수지(4p)에 포함되는 열경화성 수지 성분을 경화시키면, 도 20에 도시한 패드(3PD), 하지 금속막(3UB), 돌기 전극(3BP), 땜납재 SD1, 및 본딩 핑거(2BF)의 각 접합부는 수지체(4)에 의해 일괄적으로 밀봉된다.
이와 같이, 패드(3PD)와 본딩 핑거(2BF)의 접속부를 수지체(4)에 의해 밀봉 함으로써, 접속부에 걸리는 응력을, 수지체(4)로 분산시킬 수 있으므로, 패드(3PD)와 본딩 핑거(2BF)의 접속 신뢰성을 향상시키는 관점에서 바람직하다.
또한, 수지체(4)와 반도체 칩(3)의 접착 강도를 향상시키는 관점에서는, 수지체(4)를 반도체 칩(3)의 주위에도 형성하고, 수지체(4)의 일부가, 반도체 칩(3)의 측면(3s)의 적어도 일부를 덮는 필렛을 형성하는 것이 바람직하다. 수지체(4)의 주연부에 필렛이 형성되면, 수지체(4)는, 반도체 칩(3)의 표면(3a) 및 복수의 측면(3s)의 각각에 접착하게 되므로, 접착 강도가 향상된다.
또한, 상기와 같이 수지체(4)를 반도체 칩(3)의 주위에도 형성하는 경우, 솔더 레지스트막 SR1의 개구부 Sk1은, 수지체(4)에 의해 막힌다. 이로 인해, 예를 들어 도 6에 도시한 바와 같이 개구부 Sk1의 개구단부가, 수지체(4)에 밀봉된 구조로 된다.
또한, 본 실시 형태에서는, 수지체(4)에 복수의 필러 입자를 함유시킴으로써, 수지체(4)의 선팽창 계수는, 예를 들어 25ppm 내지 30ppm 정도로 되어 있으며, 반도체 칩(3)의 선팽창 계수(예를 들어 4ppm)와의 차를 저감하고 있다. 이로 인해, 수지체(4)와 반도체 칩(3)의 밀착 계면에 있어서, 온도 사이클 부하에 기인하는 박리가 발생하는 것을 억제할 수 있다.
또한, 경화 후의 수지체(4)의 선팽창 계수는, 상기한 바와 같이, 수지체(4)에 밀착되는 솔더 레지스트막 SR1의 선팽창 계수 이상이며, 또한 기재층(2CR)의 선팽창 계수보다도 크다. 이로 인해, 수지체(4)에 필러 입자를 혼합함으로써, 수지체(4)의 선팽창 계수를 저하시킨 경우에도, 솔더 레지스트막 SR1과 수지체(4)의 밀착 계면에 있어서, 온도 사이클 부하에 기인하는 박리가 발생하는 것을 억제할 수 있다.
또한, 본 실시 형태에서 설명하는 기술은, 반도체 칩 탑재 공정의 후에 수지체(4)를 형성하는 제조 방법에 한해서 적용되는 것이 아니라, 다양한 변형예를 적용할 수 있다. 예를 들어, 본 실시 형태에 대한 변형예로서, 반도체 칩 탑재 공정 전에, 반도체 칩을 탑재하는 예정 영역(칩 탑재 영역)에 페이스트상 또는 필름상의 수지를 형성해 두는 방법이 있다. 이 경우, 반도체 칩 탑재 공정에서는, 미리 형성한 수지를 관통하여 돌기 전극(3BP)과 본딩 핑거(2BF)를 전기적으로 접속하고, 그 후, 수지를 경화시켜서 수지체(4)를 형성한다. 즉, 밀봉 공정에서는, 수지를 공급하지 않고, 가열 경화 처리를 행하게 된다.
<볼 마운트 공정>
다음으로, 도 8에 도시한 볼 마운트 공정에서는, 도 22에 도시한 바와 같이, 배선 기판(20)의 하면(2b)에 형성된 복수의 랜드(2LD)에 복수의 땜납 볼 SB를 접합한다. 도 22는, 도 21에 도시한 배선 기판의 복수의 랜드 위에 땜납 볼을 접합한 상태를 나타내는 확대 단면도이다. 본 공정에서는, 도 22에 도시한 바와 같이 배선 기판(20)의 하면(2b)에 있어서 노출되는 복수의 랜드(2LD)의 각각의 위에 땜납 볼 SB를 배치한 후, 가열함으로써 복수의 땜납 볼 SB와 랜드(2LD)를 접합한다. 본 공정에 의해, 복수의 땜납 볼 SB는, 배선 기판(20)을 개재하여 반도체 칩(3)과 전기적으로 접속된다. 단, 본 실시 형태에서 설명하는 기술은, 땜납 볼 SB를 접합한, 소위 BGA(Ball Grid Array)형 반도체 장치에 한해서 적용시키는 것은 아니다. 예를 들어, 본 실시 형태에 대한 변형예로서는, 땜납 볼 SB를 형성하지 않고, 랜드(2LD)를 노출시킨 상태, 혹은 랜드(2LD)에 땜납 볼 SB보다도 얇게 땜납 페이스트를 도포한 상태로 출하하는, 소위 LGA(Land Grid Array)형 반도체 장치에 적용할 수 있다.
<개편화 공정>
다음으로, 도 8에 도시한 개편화 공정에서는, 배선 기판(20)을 제품 형성 영역(20a)마다(도 9 참조) 분할한다. 도 23은, 도 8에 도시한 개편화 공정에 있어서, 다수개 취득 배선 기판을 개편화하는 모습을 나타내는 단면도이다.
본 공정에서는, 도 9에 도시한 다이싱 라인(다이싱 영역)(20c)을 따라 배선 기판(20)을 절단하고, 제품 형성 영역(20a)마다 개편으로 분할하고, 도 1에 도시한 반도체 장치를 복수개 취득한다. 도 23에 도시한 예에서는, 배선 기판(20)을 고정하는 지그 DCd에 고정된 상태에서, 다이싱 블레이드(회전날) DCb를 사용하여 배선 기판(20)의 다이싱 라인(20c)을 절삭함으로써 절단한다.
이상의 각 공정에 의해, 도 1 내지 도 7을 이용하여 설명한 반도체 장치 SP1이 얻어진다. 그 후, 외관 검사나 전기적 시험 등, 필요한 검사, 시험을 행하고, 출하, 혹은, 실장 기판(도시생략)에 실장한다.
이상, 본 발명자에 의해 이루어진 발명을 실시 형태에 기초하여 구체적으로 설명하였지만, 본 발명은 상기 실시 형태로 한정되는 것이 아니라, 상기에 예시적으로 나타낸 변형예 외에, 그 요지를 일탈하지 않는 범위에서, 다양하게 변경 가능한 것은 물론이다. 이하, 상기 실시 형태에 대한 변형예에 대하여, 예시적으로 설명한다.
<변형예 1>
우선, 상기 실시 형태에서는, 온도 사이클 부하에 기인해서 발생하는 응력의 영향에 의한 반도체 장치의 신뢰성 저하를 억제하는 방법으로서, 솔더 레지스트막 SR1에 유리 섬유 GC를 함유시켜서, 솔더 레지스트막 SR1의 선팽창 계수를 조정하는 기술(이하 '선팽창 계수 조정 기술'이라고 기재함)에 대하여 설명하였다.
또한, 상기 실시 형태에서는, 도 6에 화살표 ST2를 붙여 나타내는 인장력에 의해, 도 6에 도시한 패드(3PD)와 본딩 핑거(2BF)를 전기적으로 접속하는 도전성 부재의 접합 계면에서, 박리나 손상이 발생하는 현상 및 그 해결책을 설명하였다. 즉, 본딩 핑거(2BF)의 선단면(선단변) BFt가 돌기 전극(3BP)과 두께 방향으로 겹치는 상태에서, 돌기 전극(3BP)과 본딩 핑거(2BF)가, 땜납재 SD1을 개재하여 전기적으로 접속되는 기술(이하, '돌기 전극 레이아웃 기술'이라고 기재함)을 설명하였다.
상기 실시 형태에서는, 선팽창 계수 조정 기술과 돌기 전극 레이아웃 기술을 조합하여 적용하는 실시 형태에 대하여 설명하였지만, 변형예로서, 선팽창 계수 조정 기술과 돌기 전극 레이아웃 기술의 각각을 따로따로 적용할 수도 있다.
예를 들어, 도 24에 도시한 반도체 장치 SP2는, 돌기 전극(3BP)이 본딩 핑거(2BF)의 선단면(선단변) BFt와 두께 방향으로 겹치지 않는 점에서, 도 6에 도시한 반도체 장치 SP1과 상이하다. 즉, 반도체 장치 SP2는, 상기한 선팽창 계수 조정 기술을 독립적으로 적용하고, 상기한 돌기 전극 레이아웃 기술을 적용하지 않는 실시 형태이다.
반도체 장치 SP2의 경우, 솔더 레지스트막 SR1에는, 유리 섬유 GC가 포함된다. 또한, 솔더 레지스트막 SR1의 선팽창 계수는 기재층(2CR)의 선팽창 계수 이상이며, 또한 솔더 레지스트막 SR1의 선팽창 계수는 수지체(4)의 선팽창 계수 이하이며, 또한 기재층(2CR)의 선팽창 계수는 수지체(4)의 선팽창 계수보다도 작다.
따라서, 도 24에 화살표 ST2를 붙여 나타내는 인장력이 온도 사이클 부하에 기인해서 발생한 경우라도, 도 24에 도시한 인장력의 크기는, 도 34에 화살표 ST1을 붙여 나타내는 인장력보다도 작다. 따라서, 반도체 장치 SP2는, 반도체 장치 H1과 비교하여, 반도체 칩(3)과 배선 기판(2)을 전기적으로 접속하는 부분 중 일부의 접속 계면에 있어서 박리가 발생하는 현상을 억제할 수 있다.
또한, 도 25에 도시한 반도체 장치 SP3은, 칩 탑재면 측에 형성되는, 솔더 레지스트막 SR3에 도 6에 도시한 유리 섬유 GC 등의 섬유 재료가 포함되지 않는 점에서, 도 6에 도시한 반도체 장치 SP1과 상이하다. 즉, 반도체 장치 SP3은, 상기한 돌기 전극 레이아웃 기술을 독립적으로 적용하고, 상기한 선팽창 계수 조정 기술을 적용하지 않는 실시 형태이다.
반도체 장치 SP3의 경우, 솔더 레지스트막 SR1에 섬유 재료가 포함되지 않으므로, 솔더 레지스트막 SR3의 선팽창 계수는, 도 6에 도시한 솔더 레지스트막 SR1의 선팽창 계수보다도 크다. 예를 들어 솔더 레지스트막 SR3의 선팽창 계수는, 500ppm 내지 1000ppm으로 되어 있다. 따라서, 솔더 레지스트막 SR3의 선팽창 계수는, 수지체(4)의 선팽창 계수, 및 기재층(2CR)의 선팽창 계수의 각각보다도 큰 값으로 되어 있다.
따라서, 반도체 장치 SP3에 온도 사이클 부하가 인가될 때 발생하는 인장력은, 도 25에 화살표 ST2를 붙여 나타내는 바와 같이, 커지게 된다. 그러나, 반도체 장치 SP3은, 돌기 전극(3BP)이 본딩 핑거(2BF)의 선단면(선단변) BFt와 두께 방향으로 겹친다. 이로 인해, 돌기 전극(3BP)의 하방에 배치되는 땜납재 SD1 중, 선단면 BFt를 덮는 부분의 양은, 도 34에 도시한 반도체 장치 H1과 비교하여, 증가시킬 수 있다. 따라서, 선단면 BFt를 덮는 부분을 포함한 땜납재 SD1이 탄성 변형함으로써, 응력을 완화할 수 있다.
즉, 도 25에 도시한 반도체 장치 SP3은, 도 34에 도시한 반도체 장치 H1과 비교하면, 온도 사이클 부하가 인가될 때, 패드(3PD)와 본딩 핑거(2BF)를 전기적으로 접속하는 도전성 부재의 접합 계면에서, 박리나 손상이 발생하는 것을 억제할 수 있다.
도 24에 도시한 반도체 장치 SP2 및 도 25에 도시한 반도체 장치 SP3은, 상기한 상이점을 제외하고, 상기 실시 형태에서 설명한 반도체 장치 SP1과 마찬가지이므로, 중복되는 설명은 생략한다.
<변형예 2>
또한, 상기 실시 형태에서 설명한 돌기 전극 레이아웃 기술과는 다른 방법에 의해, 패드(3PD)와 본딩 핑거(2BF)를 전기적으로 접속하는 도전성 부재의 접합 계면의 박리나 손상을 억제하는 방법도 있다. 도 26에 도시한 반도체 장치 SP4는, 솔더 레지스트막 SR1의 개구부 Sk1 내에서 솔더 레지스트막 SR1로부터 노출되는 본딩 핑거(2BF)의 배선부 BF3의 형상이 도 7에 도시한 반도체 장치 SP1과는 상이하다. 또한, 도 26에 도시한 반도체 장치 SP4는, 돌기 전극(3BP)이 본딩 핑거(2BF)의 선단면(선단변) BFt와 두께 방향으로 겹치지 않는 점에서, 도 6에 도시한 반도체 장치 SP1과 상이하다.
도 26에 도시한 바와 같이, 반도체 장치 SP4의 복수의 본딩 핑거(2BF)의 각각은, 개구부 Sk1 내에 배치되는 본드부 BF1과, 본드부 BF1로부터 솔더 레지스트막 SR1을 향해서 연장되고, 일부가 솔더 레지스트막 SR1로 덮이는 배선부 BF3을 갖는다.
여기서, 복수의 배선부 BF3의 각각은, 본드부 BF1과 솔더 레지스트막 SR1로 덮인 배선부 BF3의 일부와의 사이에, 연장 방향이 변화되는 변곡점 FP를 갖는다. 변곡점 FP는, 배선부 BF3의 연장 방향을 변화시키기 위해서 구부러져 있는 부분으로서, 예를 들어 도 26에 도시한 바와 같이, 배선부 BF3의 도중이 절곡되어 있는 굴곡 구조 외에, 곡선적으로 구부러진 구조이어도 된다.
반도체 장치 SP4에 온도 사이클 부하가 인가된 경우, 솔더 레지스트막 SR1에 본딩 핑거(2BF)가 인장됨으로써 발생하는 인장력은, 도 26에 화살표 ST2를 붙여 나타내는 바와 같이, 배선부 BF3의 연장 방향을 따라서 발생한다. 한편, 본딩 핑거(2BF)의 본드부 BF1의 근방에 있어서, 인장력에 의한 응력 집중이 발생하기 쉬운 부분은, 선단면(선단변) BFt의 주변 부분이다. 또한, 인장력 중, 돌기 전극(3BP) 및 본딩 핑거(2BF) 등의 도전성 부재의 접합 계면의 박리 원인으로 되는 성분은, 선단면(선단변) BFt의 연장 방향에 대하여 직교하는 방향(도 26에서는 X 방향)의 인장력 성분이다.
따라서, 도 26에 도시한 반도체 장치 SP4와 같이, 본드부 BF1과, 솔더 레지스트막 SR1로 덮인 배선부 BF3의 일부의 사이에, 연장 방향이 변화되는 변곡점 FP를 형성하면, 화살표 ST2로서 나타내는 인장력은, 본드부 BF1의 선단면(선단변)의 근방에 있어서, 화살표 ST3으로 나타내는 인장력 성분과, 화살표 ST4로 나타내는 인장력 성분으로 분해된다. 즉, 인장력 중, 돌기 전극(3BP) 및 본딩 핑거(2BF) 등의 도전성 부재의 접합 계면의 박리 원인이 되는 성분(화살표 ST3으로 나타내는 성분)을 저감할 수 있다.
이와 같이, 도 26에 도시한 변형예에서는, 돌기 전극(3BP) 및 본딩 핑거(2BF) 등의 도전성 부재의 접합 계면의 박리 원인이 되는 인장력 성분을 저감할 수 있으므로, 당해 접합 계면의 박리나 손상을 억제할 수 있다.
또한, 배선부 BF3이, 본드부 BF1과 솔더 레지스트막 SR1로 덮인 배선부 BF3의 일부의 사이에, 연장 방향이 변화되는 변곡점 FP를 갖는 경우, 도 26에 화살표 ST2로 나타내는 인장력이 발생할 때, 배선부 BF3이, 예를 들어 스프링과 같이 탄성 변형되기 쉬워진다. 그리고 배선부 BF3이 탄성 변형되면, 본드부에 전달되는 인장력을 더 저감할 수 있다.
또한, 배선부 BF3을 스프링과 같이 탄성 변형시키는 관점에서는, 배선부 BF3의 연장 방향과 직교하는 방향의 폭이 좁은 쪽이 바람직하다. 가늘고 긴 금속 패턴쪽이 탄성 변형되기 쉽기 때문이다. 따라서, 도 26에 도시한 바와 같이, 배선부 BF3의 폭(배선부 BF3의 연장 방향과 직교하는 방향의 길이) W2가, 본드부 BF1의 폭(선단면(선단변) BFt를 따른 방향의 길이) W1보다도 작은 경우, 배선부 BF3이 탄성 변형되기 쉬워지는 관점에서 바람직하다.
도 26에 도시한 반도체 장치 SP4는, 상기한 상이점을 제외하고, 상기 실시 형태에서 설명한 반도체 장치 SP1과 마찬가지이므로, 중복되는 설명은 생략한다.
또한, 도 26에서는, 유리 섬유 GC(도 6 참조)를 함유하는, 솔더 레지스트막 SR1을 사용하는 실시 형태에 대하여 설명하였다. 즉, 선팽창 계수 조정 기술과, 본드부 BF1과 솔더 레지스트막 SR1로 덮인 배선부 BF3의 일부와의 사이에, 연장 방향이 변화되는 변곡점 FP를 설치하는 기술(이하, '배선부 굽힘 기술'이라고 기재함)을 조합한 실시 형태에 대하여 설명하였다. 그러나, 상기한 배선부 굽힘 기술은, 선팽창 계수 조정 기술이나 돌기 전극 레이아웃 기술과 조합하지 않고, 독립적으로 적용할 수 있다. 이 경우, 도 26에 도시한 솔더 레지스트막 SR1을, 도 25에 도시한 솔더 레지스트막 SR3으로 치환하게 된다.
또한, 도 26에서는, 돌기 전극(3BP)이 본딩 핑거(2BF)의 본드부 BF1의 선단면(선단변) BFt와 두께 방향으로 겹치지 않는 실시 형태에 대하여 설명하였다. 그러나, 상기한 배선부 굽힘 기술은, 돌기 전극 레이아웃 기술과 조합하여 사용할 수 있다. 이 경우, 돌기 전극(3BP) 및 본딩 핑거(2BF) 등의 도전성 부재의 접합 계면의 박리를 억제하는 효과는, 더욱 향상된다.
또한, 상기한 배선부 굽힘 기술, 선팽창 계수 조정 기술, 및 돌기 전극 레이아웃 기술의 전부를 조합한 경우, 돌기 전극(3BP) 및 본딩 핑거(2BF) 등의 도전성 부재의 접합 계면의 박리를 억제하는 효과는, 더욱 향상된다.
<변형예 3>
또한, 상기 실시 형태에서는, 기술적 사상을 이해하기 쉽게 하기 위해서, 기재층(2CR)의 상면(2CRa)과 하면(2CRb)에 각각 배선층이 형성된, 2층 배선층 구조의 배선 기판(2)의 예를 들어 설명하였다. 그러나, 배선층의 수는 2층으로는 한정되지 않고, 3층 이상의 다층 구조의 배선 기판에도 적용할 수 있다.
예를 들어, 도 27에 도시한 반도체 장치 SP5에서는, 기재층(2CR)의 상면(2CRa)에, 예를 들어 빌드업 공법에 의해 형성된 절연층인, 빌드업층(기재층)(2BU1)이 적층되어 있다. 또한, 기재층(2CR)의 하면(2CRb)에, 예를 들어 빌드업 공법에 의해 형성된 절연층인, 빌드업층(기재층)(2BU2)이 적층되어 있다. 그리고, 기재층(2CR)의 상면(2CRa), 하면(2CRb), 빌드업층(2BU1)의 상면(2BU1a), 빌드업층(2BU2)의 하면(2BU2b)에 각각 배선층이 형성되어 있다. 즉, 반도체 장치 SP5가 갖는 배선 기판(2A)은, 4층의 배선층이 적층된 다층 배선 기판이다.
배선 기판(2A)의 경우, 단자인 본딩 핑거(2BF)는, 빌드업층(2BU1)의 상면(2BU1a)에 형성되어 있다. 또한, 빌드업층(2BU1)의 상면(2BU1a) 위에는, 솔더 레지스트막 SR1이 형성되고, 본딩 핑거(2BF)의 일부(개구부 Sk1의 외부에 형성된 부분)는, 솔더 레지스트막 SR1로 덮여 있다. 또한, 본딩 핑거(2BF) 중, 솔더 레지스트막 SR1의 개구부 Sk1 내에 형성되어 있는 부분은, 솔더 레지스트막 SR1로부터 노출된다.
또한, 반도체 장치 SP5의 외부 단자인 복수의 땜납 볼 SB가 접합되는 복수의 랜드(2LD)는, 빌드업층(2BU2)의 하면(2BU2b)에 형성되어 있다. 또한, 빌드업층(2BU2)의 하면(2BU2b) 위에는, 솔더 레지스트막 SR2가 형성되고, 복수의 랜드(2LD)는, 솔더 레지스트막 SR2에 형성된 복수의 개구부 Sk2의 각각에 있어서, 솔더 레지스트막 SR2로부터 노출된다.
또한, 복수의 본딩 핑거(2BF)와 복수의 랜드(2LD)는, 빌드업층(2BU1)이나 빌드업층(2BU2)을 두께 방향으로 도통시키는 복수의 비아 배선(2VA) 및 기재층(2CR)을 두께 방향으로 도통시키는 복수의 스루홀 배선(2TW)을 개재하여, 각각 전기적으로 접속되어 있다.
또한, 본 변형예에서는, 두께 방향의 중앙에 배치되는 코어 절연층을 기재층(2CR)이라 기재하고, 기재층(2CR)에 밀착되는 절연층은, 빌드업층(2BU1) 또는 빌드업층(2BU2)이라고 기재하지만, 빌드업층(2BU1) 및 빌드업층(2BU2)의 각각도, 배선 기판의 기재층에 포함된다.
상기 실시 형태에서 설명한 선팽창 계수 조정 기술은, 수지체(4)의 선팽창 계수와, 수지체(4)에 밀착되는 솔더 레지스트막 SR1의 선팽창 계수와, 솔더 레지스트막 SR1에 밀착되는 수지체(4)와는 반대측의 절연층(하지 절연층)의 선팽창 계수의 관계가 중요하다. 따라서, 반도체 장치 SP5와 같이 다층 배선 기판인 배선 기판(2A)을 사용하고 있는 경우에는, 수지체(4)의 선팽창 계수와, 솔더 레지스트막 SR1의 선팽창 계수와, 칩 탑재면 측의 빌드업층(2BU1)의 선팽창 계수와의 관계가 중요해진다.
즉, 도 28에 도시한 바와 같이 반도체 장치 SP5의 배선 기판(2A)이 구비하는 빌드업층(2BU1), 및 솔더 레지스트막 SR1은, 각각 유리 섬유 GC를 포함하고 있다. 그리고, 솔더 레지스트막 SR1의 선팽창 계수는 빌드업층(2BU1)의 선팽창 계수 이상이며, 솔더 레지스트막 SR1의 선팽창 계수는 수지체(4)의 선팽창 계수 이하이며, 또한 빌드업층(2BU1)의 선팽창 계수는 수지체(4)의 선팽창 계수보다도 작다.
다시 말하면, 빌드업층(2BU1)의 선팽창 계수를 α1, 솔더 레지스트막 SR1의 선팽창 계수를 α2, 수지체(4)의 선팽창 계수를 α3이라 하면,
(식 1)
Figure 112016027979588-pct00003
(식 2)
Figure 112016027979588-pct00004
상기 (식 1) 또는 상기 (식 2)의 관계를 만족한다.
상기 구성에 의해, 선팽창 계수가 서로 다른 복수의 부재가 적층된 반도체 장치 SP5에 온도 사이클 부하가 인가된 경우라도, 각 절연층의 접속 계면의 박리를 억제할 수 있다. 이로 인해, 반도체 장치의 신뢰성을 향상시킬 수 있다.
또한, 도 27 및 도 28에 도시한 반도체 장치 SP5의 또 다른 변형예로서, 상기한 돌기 전극 레이아웃 기술이나 배선부 굽힘 기술을, 각각 독립적으로, 혹은 각각을 조합하여 적용할 수 있다.
도 27 및 도 28에 도시한 반도체 장치 SP5는, 상기한 상이점을 제외하고, 상기 실시 형태에서 설명한 반도체 장치 SP1과 마찬가지이므로, 중복되는 설명은 생략한다.
<변형예 4>
또한, 상기 실시 형태에서는, 기술적 사상을 이해하기 쉽게 하기 위해서, 도 7에 도시한 바와 같이, 개구부 Sk1 내에 복수의 본딩 핑거(2BF)로 배치되는 예를 설명하였다. 그러나, 본딩 핑거(2BF)의 배열은 도 7에 도시한 형태 이외에, 다양한 변형예가 있다.
예를 들어, 도 29에 도시한 반도체 장치 SP6과 같이, 개구부 Sk1 내에, 복수의 본딩 핑거(2BF)가 복수 열에 걸쳐서 배치되는 변형예가 있다. 이 경우, 복수의 본딩 핑거(2BF) 중, 배선 기판(2)의 외주측에 배치되는 본딩 핑거(2BF)의 배선부 BF2는, 배선 기판(2)의 상면(2a)의 주연부를 향해서 연장되고, 내주측에 배치되는 본딩 핑거(2BF)의 배선부 BF2는, 배선 기판(2)의 상면(2a)의 중앙부를 향해서 연장된다.
또한, 반도체 장치 SP6과 같이, 본딩 핑거(2BF)를 복수 열로 형성하는 경우, 단자의 배치 밀도를 향상시켜서 배선 기판(2)의 평면적을 저감하는 관점에서, 소위, 지그재그 형상으로 본딩 핑거(2BF)를 배열하는 것이 바람직하다. 지그재그 배치란, 평면에서 볼 때, 제1번째 열(예를 들어 도 29의 지면 우측의 열)의 복수의 본딩 핑거(2BF)의 위치와, 제2번째 열(예를 들어 도 29의 지면 좌측의 열)의 위치가 교대로 어긋나도록 배치하는 배열 방법이다. 상세하게는, 지그재그 배치란, 제1번째 열의 본드부 BF1의 선단면(선단변) BFt가, 제2번째 열의 복수의 본딩 핑거(2BF) 중, 인접하는 본딩 핑거(2BF)의 사이의 간극과 대향하도록, 제1번째 열 및 제2번째 열의 복수의 본딩 핑거(2BF)를 교대로 어긋나게 하여 배치하는 배열 방법이다.
또한, 예를 들어 도 30에 도시한 반도체 장치 SP7과 같이, 본딩 핑거(2BF)가 도 6에 도시한 선단면(선단변) BFt를 갖지 않고, 본드부 BF1의 연장 방향의 양단에 배선부 BF2가 접속되는 변형예도 있다. 반도체 장치 SP7과 같이, 본딩 핑거(2BF)의 본드부 BF1의 양단에 배선부 BF2를 접속하면, 배선 기판(2)의 상면(2a)의 주연부 또는 중앙부의 어느 쪽으로도 인출 배선을 연장시킬 수 있다. 따라서, 배선 설계의 자유도가 향상된다.
또한, 도 29에 도시한 반도체 장치 SP6이나 도 30에 도시한 반도체 장치 SP7의 또 다른 변형예로서, 상기한 돌기 전극 레이아웃 기술이나 배선부 굽힘 기술을, 각각 독립적으로, 혹은 각각을 조합하여 적용할 수 있다. 단, 도 30에 도시한 반도체 장치 SP8의 경우에는, 본드부 BF1의 양단에 배선부 BF2가 접속되기 때문에, 평면에서 볼 때 돌기 전극(3BP)과 본드부 BF1의 위치 관계를 어긋나게 하여도, 본드부 BF1의 측면을 덮는 땜납재 SD1양을 충분히 증가시키는 것이 어렵다. 따라서, 반도체 장치 SP7의 경우에는, 상기한 돌기 전극 레이아웃 기술을 적용하지 않고, 돌기 전극(3BP)과 본딩 핑거(2BF)의 본드부 BF1의 중앙부가 대향하는 위치 관계에서 돌기 전극(3BP)과 본딩 핑거(2BF)의 본드부 BF1을 접속하는 것이 바람직하다.
도 29에 도시한 반도체 장치 SP6 및 도 30에 도시한 반도체 장치 SP7은, 상기한 상이점을 제외하고, 상기 실시 형태에서 설명한 반도체 장치 SP1과 마찬가지이므로, 중복되는 설명은 생략한다.
<변형예 5>
또한, 상기 실시 형태에서는, 반도체 칩(3)과 배선 기판(2)을 전기적으로 접속하는 도전성 부재로서, 패드(3PD) 위에 하지 금속막(3UB)을 개재하여 기둥 형상의 돌기 전극(3BP)을 형성하고, 돌기 전극(3BP)과 본딩 핑거(2BF)를, 땜납재 SD1을 개재하여 전기적으로 접속하는 실시 형태에 대하여 설명하였다. 그러나, 반도체 칩(3)과 배선 기판(2)을 전기적으로 접속하는 도전성 부재에는 다양한 변형예가 있다.
예를 들어 도시는 생략하였지만, 도 6에 도시한 하지 금속막(3UB)이 형성되지 않는 변형예가 있다.
또한, 예를 들어 도 31에 도시한 반도체 장치 SP8과 같이, 돌기 전극(3BP)으로서, 와이어 본딩 기술을 응용하여 형성되는 스터드 범프(3BPs)를 사용하는 변형예가 있다. 도 31에 기재되는 스터드 범프(3BPs)는, 볼 본딩 기술, 즉, 와이어의 선단을 용융시켜서 볼부를 형성한 후, 볼부를 피접합부에 압착해서 접합하는 접합 방법에 의해 형성된다. 예를 들어, 스터드 범프(3BPs)를 금으로 형성하면, 땜납재 SD1과 돌기 전극(3BP)과의 접합부에서는, 금과 땜납의 합금층이 형성되어, 접합 강도를 향상시킬 수 있다.
이 스터드 범프(3BPs)를 형성하는 공정은, 도 8에 도시한 돌기 전극 형성 공정에 있어서 반도체 웨이퍼를 분할하기 전에 행할 수 있다. 또한, 스터드 범프(3BPs)를 금으로 형성하는 경우에는, 반도체 칩 준비 공정에 포함되는 땜납재 형성 공정을 생략할 수 있다.
또한, 반도체 장치 SP8과 같이, 돌기 전극(3BP)을 스터드 범프(3BPs)로 한 경우에도, 상기한 선팽창 계수 조정 기술, 돌기 전극 레이아웃 기술, 및 배선부 굽힘 기술 중 어느 하나를 독립적으로 적용할 수 있다. 또한, 선팽창 계수 조정 기술, 돌기 전극 레이아웃 기술 및 배선부 굽힘 기술 중 2개 이상을 조합하여 적용할 수 있다.
또한, 스터드 범프(3BPs)는, 볼 본딩을 행할 때 사용하는 지그인, 캐비티(도시생략)에 의해 성형되고, 여분의 와이어를 절단함으로써 형성된다. 따라서, 도 6에 도시한 기둥 형상의 돌기 전극(3BP)과 같은 선단면 BPt는 명확하게는 형성되지 않는 경우가 많다. 반도체 장치 SP8의 구조에 있어서, 상기한 돌기 전극 레이아웃 기술을 적용하는 경우에는, 도 31에 도시한 스터드 범프(3BPs)의 적어도 일부가 본딩 핑거(2BF)의 선단면 BFt와 두께 방향으로 겹쳐 있으면, 선단면 BFt를 덮는 땜납재 SD1의 양을 증가시킬 수 있다.
또한, 예를 들어 도 32에 도시한 반도체 장치 SP9와 같이, 돌기 전극(3BP)으로서, 땜납재 SD1을 이용하는 변형예가 있다. 반도체 장치 SP9는, 반도체 칩(3)의 표면(3a) 위에 재배선층을 적층하여, 패드(3PD)와 두께 방향으로 겹치지 않는 위치에, 돌기 전극(3BP)인 땜납재 SD1을 배치하는 것이 가능한 반도체 패키지이다.
반도체 장치 SP9는, 반도체 칩의 패드(3PD)에 재배선(3RD)이 접속되고, 재배선(3RD)에 하지 금속막(3UB)을 개재하여 땜납재 SD1이 접속되어 있다. 재배선(3RD)은, 평면에서 볼 때의 땜납재 SD1을 패드(3PD)와는 상이한 위치로 변환하기 위한 배선이다. 돌기 전극(3BP)과 패드(3PD)의 사이에 재배선(3RD)을 개재시킴으로써, 반도체 칩(3)의 인터페이스 단자인 돌기 전극(3BP)의 위치를, 예를 들어 행렬 형상으로 배치할 수도 있다.
반도체 장치 SP9가 갖는 재배선층은, 반도체 웨이퍼를 개편화해서 반도체 칩(3)을 취득하기 전에, 반도체 웨이퍼에 집적 회로를 형성하는 공정을 이용하여 형성된다. 이로 인해, 반도체 장치 SP9와 같은 반도체 패키지는, WPP(Wafer Process Package)라 불린다.
한편, WPP 타입의 반도체 패키지가 탑재되는 배선 기판(2)은, 상기 실시 형태와 마찬가지의 구조이어도 되지만, 땜납재 SD1의 접속 부분마다, 개구부 Sk1을 형성하는 경우가 많다. 또한, 도 32에 도시한 바와 같이, 배선 기판(2) 측의 단자인 본딩 핑거(본딩 패드)(2BF)의 본드부의 선단면 BFt가, 솔더 레지스트막 SR1로 덮인다. 솔더 레지스트막 SR1로 단자의 주연부가 덮인 구조는, SMD(Solder Mask Defined) 구조라 불린다.
반도체 장치 SP9의 경우, SMD 구조로 되어 있으므로, 상기한 돌기 전극 레이아웃 기술, 및 배선 굽힘 기술은 적용하는 것이 곤란하다. 그러나, 선팽창 계수 조정 기술은 적용 가능하다. 즉, 솔더 레지스트막 SR1의 선팽창 계수는 기재층(2CR)의 선팽창 계수 이상이며, 솔더 레지스트막 SR1의 선팽창 계수는 수지체(4)의 선팽창 계수 이하이며, 또한 기재층(2CR)의 선팽창 계수는 수지체(4)의 선팽창 계수보다도 작다. 이로 인해, 수지체(4)에 도 34에 도시한 바와 같은 크랙 CLK1이 발생하는 것을 억제할 수 있다. 또한, 크랙 CLK1이 진전함으로써 본딩 핑거(2BF)가 손상되는 것을 억제할 수 있다.
반도체 장치 SP9의 제조 방법에서는, 도 8에 도시한 돌기 전극 형성 공정의 전에 재배선층 형성 공정을 행한다. 재배선 공정에서는, 도 32에 도시한 재배선(3RD)을 포함하는 재배선층이 형성된다. 또한, 도 8에 도시한 돌기 전극 형성 공정에서는, 땜납재 SD1로 이루어지는 돌기 전극(3BP)이 형성되고, 반도체 칩 준비 공정에 포함되는 땜납재 형성 공정은 생략된다.
도 31에 도시한 반도체 장치 SP8 및 도 32에 도시한 반도체 장치 SP9는, 상기한 상이점을 제외하고, 상기 실시 형태에서 설명한 반도체 장치 SP1과 마찬가지이므로, 중복되는 설명은 생략한다.
또한, 예를 들어 도 33에 도시한 반도체 장치 SP10과 같이, 반도체 칩(3)의 이면(3b)과 배선 기판(2)의 상면(2a)이 대향하도록 반도체 칩(3)을 배선 기판(2) 위에 탑재하는, 소위 페이스업 실장 방식의 변형예가 있다.
반도체 장치 SP10과 같이 페이스업 실장 방식으로 반도체 칩(3)을 탑재하는 경우, 반도체 칩(3)의 패드(3PD)와 배선 기판(2)의 본딩 핑거(2BF)는, 도전성 부재인 와이어 BW를 개재하여 전기적으로 접속된다. 또한, 반도체 장치 SP10의 경우, 수지체(4)는, 반도체 칩(3)과 배선 기판(2)을 전기적으로 접속하는 부분(즉 와이어 BW)을 밀봉하는 기능은 갖지 않는다. 수지체(4)에는, 반도체 칩(3)을 배선 기판(2)에 접착 고정하는 접착재로서의 기능이 요구된다. 또한, 와이어 BW로 패드(3PD)와 본딩 핑거(2BF)를 접속하는 경우, 와이어 루프 형상을 형성할 필요가 있으므로, 본딩 핑거(2BF)의 본드부는, 반도체 칩(3)을 탑재한 영역보다도 주연부측에 배치되고, 반도체 칩(3)의 사이에 어느 정도의 거리가 필요하게 된다. 따라서, 도 33에 도시한 바와 같이, 페이스업 실장 방식의 반도체 장치 SP10인 경우, 개구부 Sk1 내에 수지체(4)가 매립되지 않는 경우가 많다.
따라서, 상기 실시 형태에서 설명한 과제 중, 도 34에 도시한 크랙 CLK1이 발생되는 과제는 발생하기 어렵다. 또한, 도 34를 이용하여 설명한, 본딩 핑거(2BF)가 솔더 레지스트막 SR1의 방향으로 인장됨으로써, 접합부에 응력이 발생되는 현상은 발생한다. 그러나, 와이어 BW는 상기 실시 형태에서 설명한 돌기 전극(3BP)보다도 연장 거리가 길므로, 와이어 BW 자신이 변형됨으로써, 어느 정도의 응력은 완화할 수 있다. 따라서, 상기한 돌기 전극 레이아웃 기술 및 배선부 굽힘 기술은, 플립 칩 접속 방식에 의해 반도체 칩(3)을 배선 기판(2)에 탑재하는 경우에, 특별히 큰 효과가 얻어지는 기술이다.
단, 온도 사이클 부하에 기인하여, 수지체(4)와 솔더 레지스트막 SR1과의 밀착 계면에 있어서, 박리가 발생하는 우려가 있다고 하는 과제에 대해서는, 반도체 장치 SP10의 경우에도 발생할 가능성이 있다. 또한, 수지체(4)는, 반도체 칩(3)을 접착 고정하는 부재이므로, 배선 기판(2)으로부터 박리하면, 반도체 장치 SP10의 신뢰성 저하의 원인으로 된다. 따라서, 상기한 선팽창 계수 조정 기술을 적용하는 것이 바람직하다.
또한, 도 33에 도시한 반도체 장치 SP10은, 복수의 와이어 BW를 밀봉해서 보호할 필요가 있으므로, 반도체 칩(3) 및 복수의 와이어 BW를 밀봉하는 밀봉체(수지체)(5)가 형성된다. 솔더 레지스트막 SR1의 개구부 Sk1 내는, 이 밀봉체(5)에 의해 막힌다.
또한, 도 33에 도시한 반도체 장치 SP10의 제조 방법은, 도 8에 도시한 공정과는, 이하의 점이 상이하다. 즉, 반도체 준비 공정에 있어서, 돌기 전극 형성 공정 및 땜납재 형성 공정이 생략된다. 또한, 반도체 칩 공정에 있어서, 접착재로서의 수지체(4)를 개재하여, 반도체 칩(3)이 배선 기판(2)의 상면(2a) 위에 페이스업 실장 방식으로 탑재된다. 또한, 반도체 칩 탑재 공정과 밀봉 공정의 사이에, 반도체 칩(3)과 배선 기판(2)을 전기적으로 접속하는, 와이어 본딩 공정이 추가된다. 또한, 밀봉 공정에서는, 반도체 칩(3) 및 복수의 와이어 BW를 덮도록 수지를 공급하고, 밀봉체(5)를 형성한다.
도 33에 도시한 반도체 장치 SP10은, 상기한 상이점을 제외하고, 상기 실시 형태에서 설명한 반도체 장치 SP1과 마찬가지이므로, 중복되는 설명은 생략한다.
<변형예 6>
또한, 상기 실시 형태에서 설명한 기술 사상의 요지를 일탈하지 않는 범위 내에 있어서, 변형예끼리를 조합하여 적용할 수 있다.
또한, 실시 형태나 그 변형예에서 설명한 반도체 장치 및 반도체 장치의 제조 방법에 대하여 기술적 사상을 추출하면, 하기와 같이 표현할 수 있다.
〔부기 1〕
기재층, 상기 기재층의 제1면에 형성된 복수의 제1 단자, 및 상기 기재층의 상기 제1면을 덮는 제1 절연층을 구비하는 배선 기판과,
표면, 상기 표면의 반대측의 이면, 상기 표면에 형성된 복수의 본딩 패드, 및 상기 복수의 본딩 패드 위에 각각 형성된 복수의 돌기 전극을 구비하고, 상기 표면이 상기 배선 기판의 상기 제1면과 대향한 상태에서, 상기 복수의 돌기 전극을 개재하여 상기 배선 기판에 탑재되는 반도체 칩과,
상기 복수의 돌기 전극과 상기 복수의 제1 단자를 각각 접속하는 복수의 땜납재와,
상기 배선 기판과 상기 반도체 칩의 사이에 배치되고, 상기 복수의 돌기 전극과 상기 복수의 제1 단자와의 접속 부분, 및 상기 제1 절연층에 형성된 제1 개구부 내를 밀봉하는 제2 절연층
을 포함하고,
상기 복수의 제1 단자의 각각은, 상기 제1 절연층에 형성된 상기 제1 개구부로부터 노출되어 있으며,
상기 복수의 제1 단자의 각각은,
상기 제1 개구부 내에 형성되는 본드부와,
상기 본드부로부터 상기 제1 절연층을 향해서 연장되고, 일부가 상기 제1 절연층으로 덮이는 배선부
를 갖고,
상기 배선부는, 상기 본드부와 상기 제1 절연층으로 덮인 부분의 사이에, 연장 방향이 변화되는 변곡점을 갖는,
반도체 장치.
〔부기 2〕
(a) 기재층, 상기 기재층의 제1면에 형성된 복수의 제1 단자, 및 상기 기재층의 상기 제1면을 덮는 제1 절연층을 구비하는 배선 기판을 준비하는 공정과,
(b) 표면, 상기 표면의 반대측의 이면, 상기 표면에 형성된 복수의 본딩 패드, 및 상기 반도체 칩의 상기 표면 측에 형성되고, 상기 복수의 본딩 패드와 각각 전기적으로 접속된 복수의 돌기 전극을 구비하는 반도체 칩을 준비하는 공정과,
(c) 상기 (a) 공정 및 상기 (b) 공정의 후, 상기 반도체 칩을, 제2 절연층을 개재하여 상기 배선 기판의 상기 제1면 측에 탑재하는 공정
을 갖고,
상기 복수의 제1 단자의 각각은, 상기 제1 절연층에 형성된 제1 개구부로부터 노출되어 있으며,
상기 배선 기판의 상기 기재층 및 상기 제1 절연층의 각각은, 복수의 필러 입자와, 유리 섬유를 함유하는 수지를 포함하고,
상기 제1 절연층의 선팽창 계수는 상기 기재층의 선팽창 계수 이상이며, 또한 상기 제1 절연층의 선팽창 계수는 상기 제2 절연층의 선팽창 계수 이하이며, 또한 상기 기재층의 선팽창 계수는 상기 제2 절연층의 선팽창 계수보다도 작은,
반도체 장치의 제조 방법,
2, 2A: 배선 기판
2a: 상면(면, 주면, 칩 탑재면)
2A: 배선 기판
2b: 하면(면, 주면, 실장면)
2BF: 본딩 핑거(단자, 전극, 내부 인터페이스 단자, 본딩 패드)
2BU1, 2BU2: 빌드업층(기재층)
2BU1a: 상면
2BU2b: 하면
2CR: 기재층(코어층, 절연층)
2CRa: 제1면, 주면, 본딩 핑거 형성면
2CRb: 제2면, 주면, 랜드 형성면
2LD: 복수의 랜드(단자, 전극, 외부 인터페이스 단자, 외부 단자)
2s: 측면
2TW: 스루홀 배선
2VA: 비아 배선
3: 반도체 칩
3a: 표면(주면, 상면)
3b: 이면(주면, 하면)
3BP: 돌기 전극(도전성 부재, 필러 범프, 스터드 범프, 땜납 범프)
3BPs: 스터드 범프
3F, 3F1, 3F2: 절연막
3Fk: 개구부
3PD: 패드(본딩 패드, 전극, 전극 패드)
3RD: 재배선
3s: 측면
3UB: 하지 금속막(언더 범프 메탈)
4: 수지체(절연층, 언더필재, 밀봉재, 접착재, 다이본드재)
4p: 수지
5: 밀봉체(수지체)
20: 배선 기판(다수개 취득 기판)
20a: 제품 형성 영역
20b: 프레임부(프레임체)
20c: 다이싱 라인(다이싱 영역)
BF1: 본드부(본딩부)
BF2, BF3: 배선부
BFt: 선단면(선단변)
BPt: 선단면
BW: 와이어(도전성 부재, 금속선)
CLK1: 크랙
DCb: 다이싱 블레이드(회전 날)
DCd: 지그
FP: 변곡점
GC: 유리 섬유(섬유 재료)
H1: 반도체 장치
MS: 마스크
MSh: 관통 구멍(개구부)
NZ1: 외측에 수지 공급용의 노즐
PK1: 반도체 장치
SB: 땜납 볼(땜납재, 외부 단자, 전극, 외부 전극)
SD1, SD2, SD3: 땜납재
Sk1, Sk2: 개구부
SP1, SP2, SP3, SP4, SP5, SP6, SP7, SP8, SP9, SP10, H1: 반도체 장치(반도체 패키지)
SR1, SR2, SRh: 솔더 레지스트막(절연층)
ST1, ST2, ST3, ST4: 화살표(인장력)
W1, W2: 폭(길이)
WH: 웨이퍼(반도체 웨이퍼)
WHa: 칩 영역(디바이스 영역)
WHb: 스크라이브 라인(스크라이브 영역)

Claims (16)

  1. 기재층, 상기 기재층의 제1면에 형성된 복수의 제1 단자, 및 상기 기재층의 상기 제1면을 덮는 제1 절연층을 구비하는 배선 기판과,
    표면, 상기 표면의 반대측의 이면, 및 상기 표면에 형성된 복수의 본딩 패드를 갖고, 상기 제1 절연층 위에 탑재된 반도체 칩과,
    상기 배선 기판과 상기 반도체 칩의 사이에 배치되고, 상기 제1 절연층 및 상기 반도체 칩의 각각에 밀착되는 제2 절연층
    을 포함하고,
    상기 복수의 제1 단자의 각각은, 상기 제1 절연층에 형성된 제1 개구부로부터 노출되어 있으며,
    상기 배선 기판의 상기 기재층 및 상기 제1 절연층의 각각은, 복수의 필러 입자와, 유리 섬유를 함유하는 수지를 포함하고,
    상기 제1 절연층의 선팽창 계수는 상기 기재층의 선팽창 계수 이상이며, 또한 상기 제1 절연층의 선팽창 계수는 상기 제2 절연층의 선팽창 계수 이하이며, 또한 상기 기재층의 선팽창 계수는 상기 제2 절연층의 선팽창 계수보다도 작은,
    반도체 장치.
  2. 제1항에 있어서,
    상기 반도체 칩은, 상기 표면 측이 상기 배선 기판의 상기 제1면 측과 대향한 상태에서, 상기 복수의 본딩 패드와 전기적으로 접속된 복수의 돌기 전극을 개재하여 상기 배선 기판에 탑재되고,
    상기 복수의 돌기 전극과 상기 복수의 제1 단자의 접속 부분, 및 상기 제1 절연층의 상기 제1 개구부 내는, 상기 제2 절연층에 의해 밀봉되는, 반도체 장치.
  3. 제2항에 있어서,
    상기 복수의 돌기 전극은, 상기 복수의 본딩 패드 위에 형성되고, 복수의 땜납재를 개재하여 상기 복수의 제1 단자와 전기적으로 접속되고,
    상기 복수의 돌기 전극은, 상기 복수의 땜납재와는 상이한 재료로 형성되어 있는, 반도체 장치.
  4. 제3항에 있어서,
    상기 복수의 제1 단자의 각각은, 상기 제1 개구부 내에 형성되는 선단변을 갖는 본드부를 갖고,
    평면에서 볼 때, 상기 복수의 돌기 전극은 상기 복수의 제1 단자가 갖는 본드부의 선단변과 각각 겹치는, 반도체 장치.
  5. 제2항에 있어서,
    상기 복수의 제1 단자의 각각은,
    상기 제1 개구부 내에 형성되는 본드부와,
    상기 본드부로부터 상기 제1 절연층을 향해서 연장되고, 일부가 상기 제1 절연층으로 덮이는 배선부
    를 갖고,
    상기 배선부는, 상기 본드부와 상기 제1 절연층으로 덮인 상기 배선부의 일부의 사이에, 연장 방향이 변화되는 변곡점을 갖는, 반도체 장치.
  6. 제5항에 있어서,
    상기 배선부의 연장 방향과 직교하는 방향의 폭은, 상기 본드부의 폭보다도 작은, 반도체 장치.
  7. 제3항에 있어서,
    상기 복수의 돌기 전극은, 상기 복수의 본딩 패드 위에 형성된 복수의 하지 도전막을 개재하여 상기 복수의 본딩 패드와 접속되고,
    상기 복수의 돌기 전극은, 상기 복수의 하지 도전막을 개재하여 상기 복수의 본딩 패드 위에 형성되는, 반도체 장치.
  8. 제1항에 있어서,
    상기 배선 기판은, 상기 복수의 제1 단자, 상기 제1면과는 반대측의 상기 기재층의 제2면에 형성되고, 상기 복수의 제1 단자와 각각 전기적으로 접속된 복수의 제2 단자, 상기 기재층의 상기 제2면을 덮는 제3 절연층, 및 상기 제3 절연층에 형성되고, 상기 복수의 제2 단자의 각각을 노출시키는 제2 개구부를 구비하고,
    상기 제3 절연층은, 복수의 필러 입자, 및 유리 섬유를 함유하는 수지로 형성되고,
    상기 제3 절연층의 선팽창 계수는 상기 기재층의 선팽창 계수 이상인, 반도체 장치.
  9. 기재층, 상기 기재층의 제1면에 형성된 복수의 제1 단자, 및 상기 기재층의 상기 제1면을 덮는 제1 절연층을 구비하는 배선 기판과,
    표면, 상기 표면의 반대측의 이면, 상기 표면에 형성된 복수의 본딩 패드, 및 상기 복수의 본딩 패드 위에 각각 형성된 복수의 돌기 전극을 구비하고, 상기 표면이 상기 배선 기판의 상기 제1면과 대향한 상태에서, 상기 복수의 돌기 전극을 개재하여 상기 배선 기판에 탑재되는 반도체 칩과,
    상기 복수의 돌기 전극과 상기 복수의 제1 단자를 각각 접속하는 복수의 땜납재와,
    상기 배선 기판과 상기 반도체 칩의 사이에 배치되고, 상기 복수의 돌기 전극과 상기 복수의 제1 단자의 접속 부분, 및 상기 제1 절연층에 형성된 제1 개구부 내를 밀봉하는 제2 절연층
    을 포함하고,
    상기 복수의 제1 단자의 각각은, 상기 제1 절연층의 상기 제1 개구부로부터 노출되어 있으며,
    상기 복수의 제1 단자의 각각은, 상기 제1 개구부 내에 형성되는 선단변을 갖는 본드부를 갖고,
    상기 복수의 돌기 전극의 각각은, 평면에서 볼 때, 상기 본드부의 상기 선단변과 겹쳐 있는,
    반도체 장치.
  10. 제9항에 있어서,
    상기 복수의 제1 단자의 각각은,
    상기 본드부로부터 상기 제1 절연층을 향해서 연장되고, 일부가 상기 제1 절연층으로 덮이는 배선부를 갖고,
    상기 배선부는, 상기 본드부와 상기 제1 절연층으로 덮인 상기 배선부의 일부의 사이에, 연장 방향이 변화되는 변곡점을 갖는, 반도체 장치.
  11. 제10항에 있어서,
    상기 배선부의 연장 방향과 직교하는 방향의 폭은, 상기 본드부의 상기 선단변을 따른 방향의 폭보다도 작은, 반도체 장치.
  12. 제9항에 있어서,
    상기 복수의 돌기 전극은, 상기 복수의 본딩 패드 위에 형성된 복수의 하지 도전막을 개재하여 상기 복수의 본딩 패드 위에 형성되는, 반도체 장치.
  13. (a) 기재층, 상기 기재층의 제1면에 형성된 복수의 제1 단자 및 상기 기재층의 상기 제1면을 덮는 제1 절연층을 구비하는 배선 기판을 준비하는 공정,
    (b) 표면, 상기 표면의 반대측의 이면, 상기 표면에 형성된 복수의 본딩 패드 및 상기 표면 측에 형성되고, 상기 복수의 본딩 패드와 각각 전기적으로 접속된 복수의 돌기 전극을 구비하는 반도체 칩을 준비하는 공정,
    (c) 상기 (a) 공정 및 상기 (b) 공정의 후, 상기 반도체 칩의 상기 표면이 상기 배선 기판의 상기 제1면과 대향하도록, 상기 반도체 칩을 상기 배선 기판에 탑재하고, 상기 복수의 돌기 전극과 상기 복수의 제1 단자를 전기적으로 접속하는 공정,
    (d) 상기 (c) 공정의 후, 상기 배선 기판과 상기 반도체 칩의 사이에 수지를 공급하고, 상기 제1 절연층 및 상기 반도체 칩의 각각에 밀착되는 제2 절연층을 형성하는 공정
    을 갖고,
    여기서,
    상기 복수의 제1 단자의 각각은, 상기 제1 절연층에 형성된 제1 개구부로부터 노출되어 있으며,
    상기 배선 기판의 상기 기재층 및 상기 제1 절연층의 각각은, 복수의 필러 입자와, 유리 섬유를 함유하는 수지를 포함하고,
    상기 제1 절연층의 선팽창 계수는 상기 기재층의 선팽창 계수 이상이며, 또한 상기 제1 절연층의 선팽창 계수는 상기 제2 절연층의 선팽창 계수 이하이며, 또한 상기 기재층의 선팽창 계수는 상기 제2 절연층의 선팽창 계수보다도 작은,
    반도체 장치의 제조 방법.
  14. 제13항에 있어서,
    상기 (a) 공정에서 준비하는 배선 기판의 상기 복수의 제1 단자의 노출면에는, 복수의 제1 땜납재가 각각 형성되어 있으며,
    상기 (b) 공정에서 준비하는 상기 반도체 칩의 상기 복수의 돌기 전극의 선단면에는, 복수의 제2 땜납재가 각각 형성되어 있으며,
    상기 (c) 공정에서는, 상기 복수의 제1 땜납재와 상기 복수의 제2 땜납재를 가열하여 일체화시킴으로써, 상기 복수의 돌기 전극과 상기 복수의 제1 단자를 전기적으로 접속하는, 반도체 장치의 제조 방법.
  15. 제14항에 있어서,
    상기 (a) 공정에서 준비하는 상기 배선 기판의 상기 복수의 제1 단자의 각각은,
    상기 제1 개구부 내에 형성되는 선단변을 갖는 본드부와,
    상기 본드부로부터 상기 선단변과는 반대인 방향을 향해서 연장되고, 일부가 상기 제1 절연층으로 덮인 배선부
    를 갖고,
    상기 (c) 공정에서는, 평면에서 볼 때, 상기 복수의 돌기 전극이, 상기 복수의 제1 단자의 선단변과 각각 겹친 상태에서 상기 반도체 칩을 고정하는, 반도체 장치의 제조 방법.
  16. 제14항에 있어서,
    상기 (a) 공정에서 준비하는 상기 배선 기판의 상기 복수의 제1 단자의 각각은,
    상기 제1 개구부 내에 형성되는 본드부와,
    상기 본드부로부터 상기 제1 절연층을 향해서 연장되고, 일부가 상기 제1 절연층으로 덮이는 배선부
    를 갖고,
    상기 배선부는, 상기 본드부와 상기 제1 절연층으로 덮인 부분의 사이에, 연장 방향이 변화되는 변곡점을 갖는, 반도체 장치의 제조 방법.
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