JP4740765B2 - 半導体装置及びその製造方法 - Google Patents

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Description

本発明は半導体装置及びその製造方法に係わり、特に、配線基板と、この配線基板にフリップ・チップ接続した半導体チップとの間の隙間を絶縁性のアンダーフィル樹脂で埋め込む技術に適用して有効な技術に関する。
半導体装置の一つとして、配線基板の一面に設けた配線上に突起電極を重ねて半導体チップを搭載するいわゆるフリップ・チップ接続構造が知られている。配線基板の他の一面には外部電極端子が設けられている。フリップ・チップ接続構造の一つとして、半導体チップの一面に設けた金バンプ電極（金スタッド電極）を配線基板の上面に設けたバー状の配線（導体パターン）に半田を介してフリップ・チップ実装する例が知られている（例えば、特許文献１）。
特許文献１には、フリップチップ実装基板に設けられる接続部導体パターンを、配線となる配線パターンと、バンプが接合される位置に配線パターンと連続的に形成されかつ配線パターンの幅よりも幅が広い接続パッドとで構成した構造が記載されている。これにより、接続部導体パターンに配設された接続媒体（半田）を溶融した際、半田は接続パッドに集まり瘤状に形成され、配設パターンには接続媒体の薄膜が形成された構成になる。バンプは前記瘤状部分に接続される。
一方、半導体チップを配線基板にフリップ・チップ接続する際、予め配線基板上にアンダーフィル樹脂を部分的に塗布しておき、フリップ・チップ接続時に半導体チップでアンダーフィル樹脂を押し広げて、配線基板と半導体チップの間の隙間をアンダーフィル樹脂で埋める方法が知られている（例えば、特許文献２）。
特開２０００−７７４７１号公報 特開２００５−３２７９４７号公報
ＣＳＰ（Chip Size Package ）、ＢＧＡ（Ball Grid Array ）等の半導体装置において、半導体装置の小型・薄型化を図るために配線基板に半導体チップをフリップ・チップ接続する構造が多用されている。また、半導体装置の耐湿性の向上を図るため、配線基板と半導体チップとの間の隙間を絶縁性の樹脂（アンダーフィル樹脂）で埋める構造が採用されている。
従来のＢＧＡ型の半導体装置は図１９に示すような構造になっている。図１９はＢＧＡ型の半導体装置の概略構造を示す模式図である。半導体装置７０は、例えば、ガラス・エポキシ樹脂基板からなる配線基板７１の上面に半導体チップ７２がフリップ・チップ接続によって接続された構造になっている。半導体チップ７２の突起電極７３は図示しない配線（接続パッド）に電気的に接続されている。半導体チップ７２と配線基板７１との間の隙間は絶縁性の樹脂からなるアンダーフィル樹脂７４で埋められている。半導体チップ７２及びアンダーフィル樹脂７４等は、配線基板７１に形成された絶縁性の樹脂からなる封止体７５で覆われている。配線基板７１の下面には外部電極端子７６が複数設けられている。
図２０は半導体装置７０の端部分を示すより詳細な拡大断面図である。配線基板７１は、絶縁性のガラス・エポキシ樹脂基板からなるボードコア７７の上面及び下面にそれぞれ配線７８，７９を有している。これら配線７８，７９は必要箇所でボードコア７７を貫通して設けられる導体８０を介して電気的に接続されている。また、ボードコア７７の上下面には絶縁性のソルダーレジスト膜８１，８２が選択的に設けられている。ソルダーレジスト膜８１，８２は導体８０を形成するためのスルーホールをも埋め尽くしている。
ボードコア７７の上面のソルダーレジスト膜８１から露出する配線７８部分（接続パッド８３）にはハンダ層８４が形成され、かつこのハンダ層８４上には半導体チップ７２の突起電極７３がハンダ８６によって固定されている。突起電極７３は半導体チップ７２の電極８５の表面に形成されている。広義には、突起電極７３及び電極８５をも含めて電極と呼称する。配線７８は、図２１に示すように、ボードコア７７の上面に形成されたソルダーレジスト膜８１を細長く開口して形成した開口９１に一部が露出する構造になっている。開口９１は細長溝からなる四角形の配線基板７１の各辺に沿って設けられている。また、各開口９１の底に設けられた配線７８は長方形の開口９１の幅員方向に沿って複数平行に延在している。図２１では、配線７８の表面のハンダ層８４は省略してある。細長い配線７８の中央部分が接続パッド８３となる。図２１の四角形の上辺に沿って設けられる開口９１内には便宜的に円を示してある。この円の部分が半導体チップ７２の突起電極７３と接続パッド８３とが接続された部分である。分かり易いように円には便宜的に突起電極７３の符号を示してある。
また、図２０に示すように、ボードコア７７の下面のソルダーレジスト膜８２から露出する配線７９部分（接続部８７）にはハンダ層８８が重ねて形成され、かつこのハンダ層８８にはハンダボール電極８９が固定されている。このハンダボール電極８９によって外部電極端子７６が形成される。なお、外部電極端子７６をも単に電極と呼称する。
フリップ・チップ接続に先立って、図２１に示す４本の開口９１で形成される枠状部分の内側に選択的にアンダーフィル樹脂（図示せず）が塗布される。その後、図２２（ａ）に示すように、半導体チップ７２を降下させ、半導体チップ７２を配線基板７１に押し付ける（太線矢印参照）。この結果、図２２（ａ）の細線矢印に示すように、配線基板７１上のアンダーフィル樹脂７４は半導体チップ７２に押し潰されて配線基板７１の上面に広がり、ソルダーレジスト膜８１上から開口９１内に浸入する。また、アンダーフィル樹脂７４がさらに広がることで、図２２（ｂ）に示すように、アンダーフィル樹脂７４は開口９１からソルダーレジスト膜８１上に広がる。
このようなフリップ・チップ接続では、図１９に示すように配線基板７１と半導体チップ７２との間に充填されたアンダーフィル樹脂７４内に気泡（ボイド）９０が発生してしまうことがある。
このアンダーフィル樹脂７４の広がりについて、分析検討した結果、本発明者は次の事実を知見した。即ち、アンダーフィル樹脂７４の広がる速度（移動速度）が、ガラス・エポキシ樹脂からなるボードコア７７の表面と金属であるハンダ層８４の表面とでは異なり、金属表面では早くなる。従って、流れるアンダーフィル樹脂の先頭部分では、金属表面部分ではボードコア７７部分に比較して早くなり、先頭部分に乱れが生じる。このアンダーフィル樹脂の移動速度の乱れから先頭部分に空気を巻き込み、気泡（ボイド）９０が発生し易くなる。
図２３は開口９１の一部を示す図である。この図ではアンダーフィル樹脂７４の流れ（広がり）状態を示す。矩形枠状に開口９１が配列され、かつ矩形枠の内側にアンダーフィル樹脂７４が塗布される結果、半導体チップ７２でアンダーフィル樹脂７４を押し下げた場合、アンダーフィル樹脂７４は開口９１の内側の縁９１ａから開口９１内に流れ込み、外側の縁９１ｂから再びソルダーレジスト膜８１上に広がるようになる。ハンダ層８４は金属であり、その表面は平滑でアンダーフィル樹脂７４が流れ易い。これに対して、ガラス・エポキシ樹脂からなるボードコア７７の表面は金属面に比較して粗いためアンダーフィル樹脂７４の移動速度はハンダ層８４上よりも遅い。従って、図２３に示すように、アンダーフィル樹脂７４の流れの先頭部分はハンダ層８４上では早い先頭部９２を形成し、ボードコア７７上では遅れ先頭部９３を形成し、先頭部全体は波状となる。そして、早い先頭部９２と遅れ先頭部９３との差ａが大きい程空気が巻き込まれ易くなる。即ち、流れに乱れが発生すると、先頭部分は左右に張り出す。早い先頭部９２は配線７８に重なる突起電極７３に衝突すると、二股に分かれて突起電極７３の側方を流れる。この際、側方に張り出した先頭部分が遅れ先頭部９３の前方に張り出し、隣接して進む早い先頭部９２の張り出し部分と一体となることによって、アンダーフィル樹脂７４の流れ中に空気を巻き込むことになる。この結果、硬化処理後のアンダーフィル樹脂７４内に気泡（ボイド）９０が残存することになる。
本発明の目的は、配線基板と半導体チップとの間のアンダーフィル樹脂内に気泡が発生し難い構造の半導体装置及びその製造方法を提供することにある。
本発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面からあきらかになるであろう。
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記のとおりである。
（１）半導体装置は、
絶縁性材質からなるボードコアと、前記ボードコアの第１の面に形成される金属からなる配線と、前記配線を覆うように前記第１の面に形成されるソルダーレジスト膜と、前記ソルダーレジスト膜を部分的に開口して形成される開口とを有し、前記開口の底には細長い前記配線が並列に複数本配置される四角形の配線基板と、
前記配線基板の前記開口の底に並ぶ前記配線に導電性の接合材を介して電極がフリップ・チップ接続される半導体チップと、
前記配線基板と前記半導体チップとの間の隙間を埋める絶縁性の樹脂とを少なくとも有する半導体装置であって、
前記開口は前記配線基板の前記四角形の少なくとも対面する２辺に沿って延在する細長溝からなり、
前記配線は前記開口の長手方向に直交する幅員方向に沿って延在し、
前記開口の一対の対面する長手方向に沿う縁は前記開口の前記幅員が長短と繰り返して現れるようなジグザグ縁となり、
前記ジグザグ縁によって形成される前記開口の前記幅員外側に向かって窪む窪み縁部分は前記配線上に対応し、前記ジグザグ縁によって形成される前記開口の前記幅員内側に向かって突出する突出縁部分は隣接する前記配線間の前記ボードコア上に対応していることを特徴とする。また、前記ジグザグ縁は直線的に折れ曲がる縁になっている。また、前記開口内の前記配線はその表面に金属からなるメッキ膜が形成されている。
このような半導体装置は、
（ａ）絶縁性材質からなるボードコアと、前記ボードコアの第１の面に形成される金属からなる配線と、前記配線を覆うように前記第１の面に形成されるソルダーレジスト膜と、前記ソルダーレジスト膜を部分的に開口して形成される複数の開口とを有し、前記開口の底には細長い前記配線が並列に複数本配置される四角形の配線基板を準備する工程、
（ｂ）前記配線基板の前記第１の面であり、前記複数の開口に囲まれる領域内に絶縁性の樹脂を塗布する工程、
（ｃ）前記配線基板の前記第１の面に電極が対面する状態で半導体チップを押し付け、前記各電極を前記開口内の前記配線にフリップ・チップ接続させるとともに、前記絶縁性の樹脂を前記半導体チップで押し広げて前記配線基板と前記半導体チップの間の隙間を埋める工程とを有する半導体装置の製造方法であって、
前記工程（ａ）においては、前記ソルダーレジスト膜で前記開口を形成する際、前記開口を四角形となる前記配線基板の少なくとも対面する２辺に沿って延在する細長溝として形成するとともに、前記配線は前記開口の長手方向に直交する幅員方向に沿って延在するように形成し、
前記開口の一対の対面する長手方向に沿う縁は前記開口の前記幅員が長短と繰り返して現れるようにジグザグ縁に形成し、
前記ジグザグ縁によって形成される前記開口の前記幅員外側に向かって窪む窪み縁部分は前記配線上に対応するように形成し、
前記ジグザグ縁によって形成される前記開口の前記幅員内側に向かって突出する突出縁部分は隣接する前記配線間の前記ボードコア上に対応するように形成することによって製造される。
（２）上記（１）の構成において、前記ジグザグ縁は波状に曲線的に折れ曲がる縁になっている。
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記のとおりである。
前記（１）の手段によれば、（ａ）配線基板にフリップ・チップ接続される半導体チップの電極は、配線基板の表面に部分的に塗布されたアンダーフィル樹脂を半導体チップで押し潰す操作に基づいて細長の配線に接続される。配線は細長く、配線基板の表面に設けられるソルダーレジスト膜を開口して形成した細長溝からなる開口の底に位置している。フリップ・チップ接続の際、押し潰されて流れるアンダーフィル樹脂はソルダーレジスト膜上から開口内に入り、流れ、開口から抜けて再びソルダーレジスト膜上に流れる。この際、アンダーフィル樹脂は開口内において細長の配線の延在方向に沿うように流れる。アンダーフィル樹脂の流れる（移動）速度は、ボードコアの表面を流れる場合に比較して金属からなる配線の表面の方が早い。また、ジグザグ縁によって形成される開口の幅員外側に向かって窪む窪み縁部分は配線上に対応し、開口の幅員内側に向かって突出する突出縁部分は隣接する配線間のボードコア上に対応するため、配線上の開口幅員はボードコア上の開口幅員よりも長い。また、ソルダーレジスト膜上を流れるアンダーフィル樹脂は、開口のジグザク縁全体に所定量到達したとき開口内に流入する。この結果、配線上を進むアンダーフィル樹脂の移動距離はボードコア上を進むアンダーフィル樹脂の移動距離に比較して長くなるため、流れるアンダーフィル樹脂の先頭部分は、配線上及びボードコア上でも大差なく進み、その進みの差は小さいことからアンダーフィル樹脂の先頭の乱れに伴う空気の巻き込みが発生し難くなる。従って、アンダーフィル樹脂層中に気泡（ボイド）を発生させることのない半導体装置を製造することができる。
前記（２）の手段でも、前記手段（１）と同様に開口の縁は波状に曲線的に折れ曲がる縁になり、配線に重なる開口部分の長さはボードコアに重なる開口部分の長さに比較して長くなる。この結果、配線上を進むアンダーフィル樹脂の移動距離はボードコア上を進むアンダーフィル樹脂の移動距離に比較して長くなるため、流れるアンダーフィル樹脂の先頭部分は、配線上及びボードコア上でも大差なく進み、その進みの差は小さいことからアンダーフィル樹脂の先頭の乱れに伴う空気の巻き込みが発生し難くなる。従って、アンダーフィル樹脂層中に気泡（ボイド）を発生させることのない半導体装置を製造することができる。
以下、図面を参照して本発明の実施の形態を詳細に説明する。なお、発明の実施の形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
図１乃至図１７は本発明の実施例１である半導体装置及びその製造方法に係わる図である。図１乃至図３は半導体装置の構造に係わる図であり、図４乃至図１７は半導体装置の製造方法に係わる図である。
実施例１においては、ＢＧＡ型の半導体装置及びその製造方法に本発明を適用した例について説明する。半導体装置１は図１乃至図３に示すような構造になっている。図１は半導体装置の平面図、図２は図１のＡ−Ａ線に沿う拡大断面図、図３は半導体装置の配線基板の第１の面を示す模式的平面図である。
実施例１の半導体装置１は、図１及び図２に示すように、四角形の配線基板２を有する。この配線基板２は、図２に示すように、例えば、厚さ０．１ｍｍのガラス・エポキシ樹脂配線基板からなり、第１の面（図２では上面）２ａ及び第２の面（図２では下面）２ｂに所定パターンの配線３，４を有している。即ち、図２に示すように、ガラス・エポキシ樹脂からなるボードコア１３の第１の面１３ａに配線３を有し、第２の面１３ｂに配線４を有している。また、これら配線３，４の少なくとも一部はボードコア１３の上下面間を貫通する導体（配線）５で接続されている。配線３，４及び導体５は銅で形成されている。配線３，４は、例えば、厚さ１５μｍ程度となっている。
配線基板２の第１の面２ａ側は、例えば、厚さ３５μｍの絶縁膜（ソルダーレジスト膜）９で覆われている。ソルダーレジスト膜９は部分的に開口されて開口１０が設けられている。ソルダーレジスト膜９の厚さが３５μｍであることから、開口１０の深さは３５μｍとなる。図３には、四角形の配線基板２の第１の面２ａに設けた開口１０が４本示されている。開口１０は細長溝からなり、配線基板２の各辺に沿って配置され、全体が矩形枠状を構成するように配列されている。
開口１０の底には、図３に示すように、ボードコア１３の第１の面１３ａが露出するとともに、この第１の面１３ａ上には、例えば、厚さ１５μｍの複数の配線３が平行に複数本並んで設けられている。配線３は開口１０の長手方向に直交する幅員方向に沿って延在している。図３ではボードコア１３は薄黒く色付けをした部分であり、配線３はハッチングを施した細い部分である。この配線３は、図２に示すように、その表面は厚さ１５μｍ程度のハンダ層１２で覆われている。配線３の中央部分が、半導体チップの電極をフリップ・チップ接続する際の接続パッド１１になる。
また、これが本発明の特徴の一つであるが、図３に示すように、開口１０の一対の対面する長手方向に沿う縁は開口１０の幅員が長短と繰り返して現れるようなジグザグ縁６となっている。この、ジグザグ縁６は、特に限定はされないが、直線的に折れ曲がる縁になっている。
また、ジグザグ縁６によって形成される開口１０の幅員外側に向かって窪む窪み縁部分６ａは配線３上に対応（位置）し、ジグザグ縁６によって形成される開口１０の幅員内側に向かって突出する突出縁部分６ｂが隣接する配線３間のボードコア１３上に対応（位置）している。従って、対面する一対のジグザグ縁６によって形成される開口１０の幅員において、対面する一対の窪み縁部分６ａの窪み先端間の間隔（開口幅員）ｂは、対面する一対の突出縁部分６ｂの突出先端間の間隔（開口幅員）ｃに比較して長く（広く）なっている。
また、図２に示すように、配線基板２の第１の面２ａには半導体チップ１５がフリップ・チップ接続されている。半導体チップ１５の一面（図２では下面）には、電極１６が設けられているとともに、この電極１６には重ねて突起電極１７が設けられている。電極１６及び突起電極１７をも含めて広義には電極と呼称する。また、これは特に限定はされないが、突起電極１７は、金ワイヤをネイルヘッドボンディングで電極１６に接続し、その後ワイヤを接合部近傍で切断させて形成した金スタッド電極で形成されている。
半導体チップ１５の電極（突起電極１７）は接合材１８によって接続パッド１１（配線３）に接続されている。接合材１８は、例えばハンダである。半導体チップ１５の下面とソルダーレジスト膜９の表面との隙間は、例えば、５０μｍ程度である。
また、半導体チップ１５の下面とソルダーレジスト膜９の表面との隙間には、絶縁性の樹脂（アンダーフィル樹脂２０）が充填されて隙間を埋めている。アンダーフィル樹脂は特に限定はされないが、例えば、エポキシ系の樹脂からなる。その特性は以下のとおりである。樹脂に含まれるフィラーの最大粒径は１μｍ以下である。粘度は２５Ｐａ・ｓ、比重は１．６、熱伝導率は０．５５Ｗ／ｍ・ｓである。熱膨張係数α１（常温での熱膨張係数）は２８ｐｐｍ／℃、熱膨張係数α２（ガラス転移温度での熱膨張係数）は９５ｐｐｍ／℃である。また、曲げ強さは１００Ｍｐａ、曲げ弾性率は６．３ｐａである。
また、配線基板２の第１の面２ａ側に絶縁性の樹脂、例えば、エポキシ樹脂によって封止体２１が形成されている。封止体２１は半導体チップ１５及びアンダーフィル樹脂２０を覆う。また、封止体２１はその外形が配線基板２と同じ形状となっている。
他方、配線基板２の第２の面２ｂには、図２に示すように、厚さ３５μｍ程度の絶縁膜（ソルダーレジスト膜）２６が配線４を覆うように設けられている。ソルダーレジスト膜２６には電極形成用孔２７が複数設けられている。この電極形成用孔２７の底には配線４が位置している。また、電極形成用孔２７内の配線４の表面にはハンダ層２８が設けられている。そして、このハンダ層２８によって電極形成用孔２７には突起電極２９が形成されている。突起電極２９はボール状のハンダ電極（例えば、ＰｂＳｎハンダボール）で形成されている。この突起電極２９は半導体装置１の外部電極端子１９を構成し、図１及び図２に示すように、四角形の配線基板２の各辺に沿って所定ピッチで配列される。これにより、半導体装置１はＢＧＡ型半導体装置となる。図１では点線で描いた円が外部電極端子１９（突起電極２９）である。ソルダーレジストは導体（配線）５を形成するために設けられたスルーホールの内部をも埋め尽くし、上下のソルダーレジスト膜９及びソルダーレジスト膜２６を連結している。
つぎに、実施例１の半導体装置１の製造方法について、図４乃至図１７を参照して説明する。実施例１の半導体装置は、図４のフローチャートで示すように、配線基板（配線母基板）準備（Ｓ１０１）、アンダーフィル樹脂塗布（Ｓ１０２）、半導体チップ接続（フリップ・チップ接続，アンダーフィル樹脂充填：Ｓ１０３）、樹脂層形成（Ｓ１０４）、外部電極端子形成（Ｓ１０５）、個片化（Ｓ１０６）の各工程を経て製造される。
半導体装置１の製造においては、図５に示すように配線基板が準備される（Ｓ１０１）。この配線基板は、図１乃至図３で説明した配線基板２が縦横に整列配置連結された構造（マトリックス）になっている。そこで、この配線基板を、特に配線母基板３０と呼称する。配線母基板３０は、特に限定はされないが、図５に示すように、マトリックスが左右二つ配置された構造になっている。マトリックスから外れる部分は枠部３０ｃとなる。マトリックスにおいて、点線枠で囲まれる四角形部分が製品形成部３０ｄとなり、点線部分で切断することによって配線基板２となる。
図６は、製品形成部３０ｄを拡大した状態を示すものであり、配線母基板３０の第１の面３０ａを示すものである。点線で囲まれる四角形部分が製品形成部３０ｄになる。製品形成部３０ｄの第１の面３０ａは絶縁膜（ソルダーレジスト膜）９で覆われているが、半導体チップ１５の突起電極１７を接続するための配線３の接続パッド１１が露出するように、開口１０が設けられている。開口１０は、ソルダーレジスト膜９を常用のホトリソグラフィ技術及びエッチング技術によって形成する。開口１０の長手方向に直交する幅員方向に沿って示されるハッチングを施した部分が配線３であり、配線３の中央寄りの部分が突起電極１７が接続される接続パッド１１を形成する。開口１０内の薄黒い部分がボードコア１３の表面部分（第１の面１３ａ）である。省略してあるが、配線３の表面には厚さ１５μｍ程度のハンダ層１２が設けられている。
図６乃至図９で示す製品形成部３０ｄが、既に図３を用いて説明した配線基板２と同様な構造となる。従って、製品形成部３０ｄの詳細な説明は省略する。図６に示すように、各製品形成部３０ｄの第１の面３０ａには、矩形枠状に４本の開口１０が配置されている。この開口１０は、細長溝となり、対面する一対の長辺が既に説明したようにジグザグ縁６となり、ジグザグ縁６には窪み縁部分６ａ及び突出縁部分６ｂを有する構造になっている。そして、窪み縁部分６ａの中心線が配線３の中心線と一致し、突出縁部分６ｂの中心線が隣接する配線３の間に露出するボードコア１３部分の中心線と一致する。
図７は製品形成部３０ｄを拡大した状態を示すものであり、配線母基板３０の第２の面３０ｂを示すものである。点線で囲まれる四角形部分が製品形成部３０ｄになる。製品形成部３０ｄの第２の面３０ｂはソルダーレジスト膜２６で覆われているが、部分的に除去されて電極形成用孔２７が設けられている。この電極形成用孔２７の底には配線４が位置している。省略してあるが、配線４の表面には厚さ１５μｍ程度のハンダ層２８が設けられている。
図８は製品形成部３０ｄの表裏面の配線３，４の接続関係を示す模式図である。図９は図８のＢ−Ｂ線に沿う拡大断面図である。図８及び図９により、第１の面３０ａに位置する配線３と、第２の面３０ｂに位置する電極形成用孔２７の底の配線４が電気的に接続されていることがわかる。なお、図９において配線母基板３０を貫通するように示される２本の一点鎖線間が製品形成部３０ｄである。以下同様の図でも２本の一点鎖線間が製品形成部３０ｄである。
配線母基板３０の製造は以下の手順によって製造される。図示はしないが、スルーホールが形成された所定の大きさのボードコア１３を準備した後、ボードコア１３の第１の面１３ａ及び第２の面１３ｂに所定パターンの配線３，４を形成し、ついでボードコア１３の第１の面１３ａ及び第２の面１３ｂ全域にソルダーレジスト膜９，２６を形成する。その後、常用のホトリソグラフィ技術及びエッチング技術によってソルダーレジスト膜９に開口１０を、ソルダーレジスト膜２６に電極形成用孔２７を形成する。つぎに、メッキを行って配線３，４の表面にハンダ層１２，２８を形成する。これにより、配線母基板３０が製造される。
つぎに、図１０に示すように、各製品形成部３０ｄの第１の面３０ａに溶融状態のアンダーフィル樹脂２０（絶縁性の樹脂、例えば、エポキシ樹脂）を塗布する（Ｓ１０２）。このアンダーフィル樹脂２０は半導体チップ１５の押し付けによって広げられて製品形成部３０ｄの第１の面３０ａ上を広がり、第１の面３０ａと半導体チップ１５との隙間を埋める。このため、アンダーフィル樹脂２０が半導体チップ１５の押し付けによって効果体に広がるように塗布する必要がある。アンダーフィル樹脂２０の塗布は、例えば、図１０に示すように、四角形の製品形成部３０ｄの対角線に沿うように×印状に塗布する。図１０は模式的な図であり、実際は×印を形成する直線部分は所定の幅を有する。
つぎに、図１１に示すように、配線母基板３０の各製品形成部３０ｄの第１の面３０ａに電極（突起電極１７）が対面する状態で半導体チップ１５をアンダーフィル樹脂２０を押し付けてフリップ・チップ接続を行うとともに、配線母基板３０と半導体チップ１５との隙間をアンダーフィル樹脂で充填する（Ｓ１０３）。
配線母基板３０の各製品形成部３０ｄの第１の面３０ａにフリップ・チップ接続される半導体チップ１５は、製品形成部３０ｄの第１の面３０ａに部分的に塗布されたアンダーフィル樹脂２０を半導体チップ１５で押し潰す操作に基づいて配線３（接続パッド１１）に接続される。このフリップ・チップ接続の際、押し潰されて流れるアンダーフィル樹脂２０はソルダーレジスト膜９上から開口１０内に入り、流れ、開口１０から抜けて再びソルダーレジスト膜９上に流れ、配線母基板３０と半導体チップ１５との隙間をアンダーフィル樹脂２０で塞ぐ（充填）。アンダーフィル樹脂２０はその流れにおいて、接続パッド１１に接続される突起電極１７を迂回して進む。
図１２はアンダーフィル樹脂２０の広がる状態を模式的に示す図である。図１２（ａ）に示すように、製品形成部３０ｄにおいて、矩形枠状に並ぶ４本の開口１０の内側領域に×印状に塗布されたアンダーフィル樹脂２０は、半導体チップ１５の押し付け（押し下げ）によって図１２（ｂ）に示すように広がって各開口１０に近づく。さらに半導体チップ１５の押し付けが続くことによって、図１２（ｃ）に示すように４本の開口１０を含む四角形領域はアンダーフィル樹脂２０で覆われる。
図１３（ａ）〜（ｃ）及び図１４（ａ）〜（ｃ）は開口１０を乗り越えて進むアンダーフィル樹脂２０の流れ状態を示す一部の拡大模式図である。これらの図において、右上がりの太い線によるハッチング部分はソルダーレジスト膜９であり、右下がりの細い線によるハッチング部分は配線３（ハンダ層１２は省略）であり、配線３と配線３の間の白い部分は露出したボードコア１３（第１の面１３ａ）である。また、点々を施した部分がアンダーフィル樹脂２０である。
フリップ・チップ接続の際、半導体チップ１５に押し潰されて流れるアンダーフィル樹脂２０は、ソルダーレジスト膜９上から開口１０の内側縁３５から開口１０内に入り、開口１０内を流れ、開口１０の外側縁３６から抜けて再びソルダーレジスト膜９上に流れる。四角形枠状に開口１０が配列され、四角形枠の内側の領域に×印状にアンダーフィル樹脂２０が塗布され（図１０参照）、かつ半導体チップ１５の平坦な面でアンダーフィル樹脂２０が均等に押し下げられることから、流れ出したアンダーフィル樹脂２０は、各開口１０において内側縁３５から開口１０に入り［図１３（ｃ）参照］、図１４（ａ）に示すように開口１０内を流れ、図１４（ｂ），（ｃ）に示すように外側縁３６から開口１０を抜けて再びソルダーレジスト膜９上に進む。この流れは、各開口１０の底に設けられた配線３の延在方向と略一致するものである。実施例では配線３は開口１０の長手方向に直交する幅員方向に沿って延在している。
また、ボードコア１３はガラス・エポキシ樹脂で形成されていることから、その表面は、銅からなる配線３あるいはハンダ層１２等金属表面に比較して粗い。このため、アンダーフィル樹脂２０の流れる（移動）速度は、ボードコア１３の表面を流れる場合に比較して早くなる。
実施例では、開口１０の一対の対面する長手方向に沿う縁は開口１０の幅員が長短と繰り返して現れるようなジグザグ縁６となっている。また、ジグザグ縁６によって形成される開口１０の幅員外側に向かって窪む窪み縁部分６ａは配線３上に対応（位置）し、ジグザグ縁６によって形成される開口１０の幅員内側に向かって突出する突出縁部分６ｂは隣接する配線３間に露出するボードコア１３上に対応（位置）している。従って、図１３（ａ）に示すように、配線３上の開口幅員ｂはボードコア１３上の開口幅員ｃよりも長くなる。例えば、特に限定はされないが、配線３の幅が６０μｍであり、配線３の配列ピッチが１５０μｍであるとき、配線３上の開口幅員ｂは３００μｍ程度であり、ボードコア１３上の開口幅員ｃは２５０μｍ程度である。
フリップ・チップ接続操作によって、図１３（ａ）に示すように、アンダーフィル樹脂２０は開口１０の内側縁３５に向かって矢印のように進んでくる。ソルダーレジスト膜９の表面を進むアンダーフィル樹脂２０の先頭は、実際は前後して進むが、図１３（ａ）では一定とし、先頭部分を直線で示す。アンダーフィル樹脂２０の先頭が窪み縁部分６ａに到達した時点では、アンダーフィル樹脂２０の先頭と突出縁部分６ｂとの間には三角形状にソルダーレジスト膜９の表面が露出する状態である。
ソルダーレジスト膜９上を流れるアンダーフィル樹脂２０は、開口１０のジグザグ縁６のほぼ全体に所定量到達したとき始めて開口１０内に流入する。これはアンダーフィル樹脂２０が持つ粘度に起因する表面張力及びソルダーレジスト膜９の表面状態によるものであり、先にアンダーフィル樹脂２０が窪み縁部分６ａに到達してもすぐには開口１０内に流れ込むことがない。そして、図１３（ｂ）に示すように、ジグザグ縁６の全体にほぼアンダーフィル樹脂２０が到達し、かつ所定量のアンダーフィル樹脂２０が到達した時点（所定高さにアンダーフィル樹脂２０が盛り上がった時点）で開口１０内に流入する。この盛り上がりになるために時間がかかり、図１３（ｂ）に示すような現象が起こる。
開口１０内に流入したアンダーフィル樹脂２０は、金属表面である配線３の表面上及びガラス・エポキシ樹脂からなるボードコア１３の表面上を流れる（進む）。開口１０内に流入したアンダーフィル樹脂２０の開口１０内における配線３及びボードコア１３の流れ開始位置Ａ１，Ｂ１及び流れ終了位置Ａ２，Ｂ２は異なる［図１３（ｂ）参照］。アンダーフィル樹脂２０が流れ難いボードコア１３上の流れ開始位置Ｂ１に比較して、アンダーフィル樹脂２０が流れ易い配線３上の流れ開始位置Ａ１は、流れ方向（進行方向）に対して後方に位置する。また、アンダーフィル樹脂２０が流れ難いボードコア１３上の流れ終了位置Ｂ２に比較して、アンダーフィル樹脂２０が流れ易い配線３上の流れ終了位置Ａ２は、流れ方向（進行方向）に対して前方に位置する。
このため、後方から流れを開始した配線３上のアンダーフィル樹脂２０の先頭部分は、最初はボードコア１３上を流れるアンダーフィル樹脂２０の先頭よりも遅くなるが、図１３（ｃ）に示すように、流路の中間点に近づくに従って同じ程度の位置を進むようになり、中間点で並び、中間点を過ぎると図１４（ａ）に示すようにボードコア１３上のアンダーフィル樹脂２０の先頭よりも前方に位置するようになる。そして、図１４（ｂ）に示すように、流れ終了位置Ａ２，Ｂ２では、両者の先頭はそれぞれ窪み縁部分６ａ及び突出縁部分６ｂにほぼ同時に到達し、その後、図１４（ｃ）に示すように開口１０からソルダーレジスト膜９上に再び這い上がるように流れる。なお、図１３及び図１４では突起電極１７と接続パッド１１との接続部分は省略してある。
配線３上を流れるアンダーフィル樹脂２０の先頭部分と、ボードコア１３上を流れるアンダーフィル樹脂２０の先頭部分との差は大差なくなる。例えば、配線３上の開口幅員ｂの長さが、図２３の開口９１の幅員とした場合、アンダーフィル樹脂７４が内側の縁９１ａから外側の縁９１ｂに向かって流れ出し、早い先頭部９２が外側の縁９１ｂに到達した時点での早い先頭部９２と遅れ先頭部９３との差がαであったとする。この場合、実施例の配線３上の開口幅員ｂ、ボードコア１３上の開口幅員ｃ及びαの関係は次式の関係となるように選択されている。
ｂ−ｃ＝α
そこで、内側縁３５及び外側縁３６のジグザグ縁６のジグザクの形状を対称にした場合、実施例のジグザグ縁６の山の高さ、即ち、配線３の流れ開始位置Ａ１とボードコア１３の流れ開始位置Ｂ１の流れ方向に沿う長さ（高さ）はα／２となる。この結果、実施例の場合は、アンダーフィル樹脂２０の早い先頭部と遅れ先頭部との差は、図２３の開口９１の構造に比較して最大でも半分（α／２）になり、空気を巻き込み難くなる。
アンダーフィル樹脂２０は所定時間加熱処理（キュアー処理）されて硬化し、アンダーフィル樹脂層を形成することになる。この結果、開口部分を覆うアンダーフィル樹脂部分を含みアンダーフィル樹脂内に気泡（ボイド）が発生し難くなる。
つぎに、図１５に示すように配線母基板３０の第１の面３０ａ側に絶縁性の樹脂によって所定高さの樹脂層２１ａを形成し、半導体チップ１５，アンダーフィル樹脂２０及び第１の面３０ａを覆う（Ｓ１０４）。樹脂層２１ａは、例えば、エポキシ樹脂で形成する。また、樹脂層２１ａは、例えば、トランスファモールディング装置によって形成する。
つぎに、図１６に示すように、配線母基板３０の第２の面３０ｂを上面とした状態で第２の面３０ｂに設けられた配線４上に突起電極２９を固定して外部電極端子１９を形成する（Ｓ１０５）。電極形成用孔２７に位置する配線４の表面はハンダ層２８で覆われている、そして、このハンダ層２８上に突起電極２９が接続される。突起電極２９は、例えば、ＰｂＳｎ半田ボールを配線４上に付着させ、かつリフローによって形成する。
つぎに、図１７に示すように、配線母基板３０をダイシングブレード４６で縦横に切断して配線母基板３０を個片化する（Ｓ１０６）。ダイシングブレード４６による切断は製品形成部３０ｄの縁に沿って行われ、かつダイシングテープ４５の途中深さまでとされる。これにより、個片化された半導体装置１はダイシングテープ４５に支持されることになる。そこで、ダイシング終了後、ダイシングテープ４５を剥がすことによって、図１及び図２に示す半導体装置１を複数製造することができる。配線母基板３０は切断されて配線基板２になり、樹脂層２１ａは封止体２１になる。
なお、本発明において、開口１０の一対のジグザグ縁６のジグザクと曲がる角度は対面する一対のジグザグ縁６間において異なるようにしてもよい。これらジグザク状態は、配線基板２及び配線３の材質、さらには使用するアンダーフィル樹脂の材料によって適宜選択すればよい。
実施例１の半導体装置の製造技術によれば、以下の効果を有する。
（１）配線母基板３０（切断されて配線基板２になる）にフリップ・チップ接続される半導体チップ１５の電極（突起電極１７）は、配線母基板３０の各製品形成部３０ｄの表面に部分的に塗布されたアンダーフィル樹脂２０を半導体チップ１５で押し潰す操作に基づいて細長の配線３（接続パッド１１）に接続される。配線３は細長く、配線母基板３０の表面に設けられるソルダーレジスト膜９を開口して形成した細長溝からなる開口１０の底に位置している。フリップ・チップ接続の際、押し潰されて流れるアンダーフィル樹脂２０はソルダーレジスト膜９上から開口１０内に入り、開口１０内を流れ、開口１０から抜けて再びソルダーレジスト膜９上に流れる。この際、アンダーフィル樹脂２０は開口１０内において細長の配線３の延在方向に沿うように流れる。アンダーフィル樹脂２０の流れる（移動）速度は、配線母基板３０を構成するボードコア１３の表面を流れる場合に比較して金属からなる配線３（ハンダ層１２）の表面の方が早い。また、ジグザグ縁６によって形成される開口１０の幅員外側に向かって窪む窪み縁部分６ａは配線３上に対応し、開口１０の幅員内側に向かって突出する突出縁部分６ｂは隣接する配線３間に露出するボードコア１３上に対応（位置）するため、配線３上の開口幅員ｂはボードコア１３上の開口幅員ｃよりも長い。また、ソルダーレジスト膜９上を流れるアンダーフィル樹脂２０は、開口１０のジグザグ縁６全体に所定量到達したとき開口１０内に流入する。この結果、配線３上を進むアンダーフィル樹脂２０の移動距離はボードコア１３上を進むアンダーフィル樹脂２０の移動距離に比較して長くなるため、流れるアンダーフィル樹脂２０の先頭部分は、配線３上及びボードコア１３上でも大差なく進み、アンダーフィル樹脂２０の先頭の乱れに伴う空気の巻き込みが発生し難くなる。従って、アンダーフィル樹脂層中に気泡（ボイド）を発生させることのない半導体装置１を製造することができる。
図１８は本発明の実施例２である半導体装置の製造方法において使用する配線母基板の製品形成部の第１の面を示す平面図である。
実施例２の半導体装置１は、実施例１において、配線母基板３０の各製品形成部３０ｄの第１の面３０ａに形成する開口１０における内側縁３５及び外側縁３６のそれぞれのジグザグ縁６を直線的に折れ曲がるパターンではなく、図１８に示すように、波状５０に曲線的に折れ曲がる縁に形成した構造になっている。
実施例２においても、開口１０の内側縁３５及び外側縁３６が波状のジグザグ縁６となっていることから、配線３に重なる開口部分の長さはボードコア１３に重なる開口部分の長さに比較して長くなる。この結果、配線３上を進むアンダーフィル樹脂２０の移動距離はボードコア１３上を進むアンダーフィル樹脂２０の移動距離に比較して長くなるため、流れるアンダーフィル樹脂２０の先頭部分は、配線３上及びボードコア１３上でも大差なく進み、その進みの差は小さいことからアンダーフィル樹脂２０の先頭の乱れに伴う空気の巻き込みが発生し難くなる。従って、アンダーフィル樹脂層中に気泡（ボイド）を発生させることのない半導体装置１を製造することができる。
以上本発明者によってなされた発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。実施例では、開口を四角形の配線基板の各辺に沿ってそれぞれ設けたが、対面する２辺に開口を設ける構造であっても、実施例同様に気泡（ボイド）発生を抑止することができる。対面する２辺に開口を設ける構造とは、半導体チップ１５において、四角形の半導体チップ１５の両側に沿ってそれぞれ電極が配列される構造である。
本発明の実施例１である半導体装置の平面図である。 図１のＡ−Ａ線に沿う拡大断面図である。 実施例１の半導体装置の配線基板の平面図である。 実施例１の半導体装置の製造方法を示すフローチャートである。 実施例１の半導体装置の製造で用いる配線母基板の模式的平面図である。 前記配線母基板の製品形成部を示す拡大平面図である。 前記配線母基板の製品形成部を示す拡大底面図である。 前記製品形成部の配線の繋がり状態を示す模式図である。 図８のＢ−Ｂ線に沿う拡大断面図である。 実施例１の半導体装置の製造において、製品形成部の第１の面にアンダーフィル樹脂を部分的に塗布した状態を示す平面図である。 実施例１の半導体装置の製造において、半導体チップを製品形成部の第１の面にフリップ・チップ接続した状態を示す断面図である。 前記フリップ・チップ接続時のアンダーフィル樹脂の広がり状態を示す模式図である。 前記アンダーフィル樹脂が開口に流入して開口内を広がる状態を示す模式図である。 前記アンダーフィル樹脂が開口を流れ、かつ開口からソルダーレジスト膜上に広がる状態を示す模式図である。 実施例１の半導体装置の製造において、製品形成部の第１の面側に半導体チップを覆うように樹脂層を形成した状態を示す断面図である。 実施例１の半導体装置の製造において、製品形成部の第２の面側に突起電極を形成した状態を示す断面図である。 実施例１の半導体装置の製造において、配線母基板及び樹脂層を切断して個片化する状態を示す断面図である。 本発明の実施例２である半導体装置の製造方法において使用する配線母基板の製品形成部の第１の面を示す平面図である。 従来のＢＧＡ型の半導体装置を示す模式的断面図である。 図１９の半導体装置の一部を示す拡大断面図である。 図１９の半導体装置において、半導体チップの突起電極が接続される接続パッド部分を示す模式図である。 図１９の半導体装置の製造方法において、配線基板に半導体チップをフリップ・チップ接続する際のアンダーフィル樹脂の広がり状態を示す模式的断面図である。 図１９の半導体装置の製造方法において、配線基板に半導体チップをフリップ・チップ接続する際のアンダーフィル樹脂の広がり状態を示す模式的平面図である。
符号の説明
１…半導体装置、２…配線基板、２ａ…第１の面、２ｂ…第２の面、３，４…配線、５…導体（配線）、６…ジグザグ縁、６ａ…窪み縁部分、６ｂ…突出縁部分、９…絶縁膜（ソルダーレジスト膜）、１０…開口、１１…接続パッド、１２…ハンダ層、１３…ボードコア、１３ａ…第１の面、１３ｂ…第２の面、１５…半導体チップ、１６…電極、１７…突起電極、１８…接合材、１９…外部電極端子、２０…アンダーフィル樹脂、２１…封止体、２１ａ…樹脂層、２５…周壁、２６…ソルダーレジスト膜、２７…電極形成用孔、２８…ハンダ層、２９…突起電極、３０…配線母基板、３０ａ…第１の面、３０ｂ…第２の面、３０ｃ…枠部、３０ｄ…製品形成部、３５…内側縁、３６…外側縁、４５…ダイシングテープ、４６…ダイシングブレード、５０…波状、７０…半導体装置、７１…配線基板、７２…半導体チップ、７３…突起電極、７４…アンダーフィル樹脂、７５…封止体、７６…外部電極端子、７７…ボードコア、７８，７９…配線、８０…導体、８１，８２…ソルダーレジスト膜、８３…接続パッド、８４…ハンダ層、８５…電極、８６…ハンダ、８７…接続部、８８…ハンダ層、８９…ハンダボール電極、９０…気泡（ボイド）、９１…開口、９１ａ…内側の縁、９１ｂ…外側の縁、９２…早い先頭部、９３…遅れ先頭部。

Claims (5)

  1. 絶縁性材質からなるボードコアと、前記ボードコアの第１の面に形成される金属からなる配線と、前記配線を覆うように前記第１の面に形成されるソルダーレジスト膜と、前記ソルダーレジスト膜を部分的に開口して形成される開口とを有し、前記開口の底には細長い前記配線が並列に複数本配置される四角形の配線基板と、
    前記配線基板の前記開口の底に並ぶ前記配線に導電性の接合材を介して電極がフリップ・チップ接続される半導体チップと、
    前記配線基板と前記半導体チップとの間の隙間を埋める絶縁性の樹脂とを少なくとも有する半導体装置であって、
    前記開口は前記配線基板の前記四角形の少なくとも対面する２辺に沿って延在する細長溝からなり、
    前記配線は前記開口の長手方向に直交する幅員方向に沿って延在し、
    前記開口の一対の対面する長手方向に沿う縁は前記開口の前記幅員が長短と繰り返して現れるようなジグザグ縁となり、
    前記ジグザグ縁によって形成される前記開口の前記幅員外側に向かって窪む窪み縁部分は前記配線上に対応し、前記ジグザグ縁によって形成される前記開口の前記幅員内側に向かって突出する突出縁部分は隣接する前記配線間の前記ボードコア上に対応していることを特徴とする半導体装置。
  2. 前記ジグザグ縁は直線的に折れ曲がる縁になっていることを特徴とする請求項１に記載の半導体装置。
  3. 前記ジグザグ縁は波状に曲線的に折れ曲がる縁になっていることを特徴とする請求項１に記載の半導体装置。
  4. 前記開口内の前記配線はその表面に金属からなるメッキ膜が形成されていることを特徴とする請求項１に記載の半導体装置。
  5. （ａ）絶縁性材質からなるボードコアと、前記ボードコアの第１の面に形成される金属からなる配線と、前記配線を覆うように前記第１の面に形成されるソルダーレジスト膜と、前記ソルダーレジスト膜を部分的に開口して形成される複数の開口とを有し、前記開口の底には細長い前記配線が並列に複数本配置される四角形の配線基板を準備する工程、
    （ｂ）前記配線基板の前記第１の面であり、前記複数の開口に囲まれる領域内に絶縁性の樹脂を塗布する工程、
    （ｃ）前記配線基板の前記第１の面に電極が対面する状態で半導体チップを押し付け、前記各電極を前記開口内の前記配線にフリップ・チップ接続させるとともに、前記絶縁性の樹脂を前記半導体チップで押し広げて前記配線基板と前記半導体チップの間の隙間を埋める工程とを有する半導体装置の製造方法であって、
    前記工程（ａ）においては、前記ソルダーレジスト膜で前記開口を形成する際、前記開口を四角形となる前記配線基板の少なくとも対面する２辺に沿って延在する細長溝として形成するとともに、前記配線は前記開口の長手方向に直交する幅員方向に沿って延在するように形成し、
    前記開口の一対の対面する長手方向に沿う縁は前記開口の前記幅員が長短と繰り返して現れるようにジグザグ縁に形成し、
    前記ジグザグ縁によって形成される前記開口の前記幅員外側に向かって窪む窪み縁部分は前記配線上に対応するように形成し、
    前記ジグザグ縁によって形成される前記開口の前記幅員内側に向かって突出する突出縁部分は隣接する前記配線間の前記ボードコア上に対応するように形成することを特徴とする半導体装置の製造方法。
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Families Citing this family (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5018155B2 (ja) * 2007-03-16 2012-09-05 富士通セミコンダクター株式会社 配線基板、電子部品の実装構造、及び半導体装置
JP2009182104A (ja) * 2008-01-30 2009-08-13 Toshiba Corp 半導体パッケージ
JP5892695B2 (ja) * 2012-03-26 2016-03-23 京セラサーキットソリューションズ株式会社 配線基板
US9520323B2 (en) * 2012-09-11 2016-12-13 Freescale Semiconductor, Inc. Microelectronic packages having trench vias and methods for the manufacture thereof
JP2014165210A (ja) * 2013-02-21 2014-09-08 Fujitsu Component Ltd モジュール基板
JP6118652B2 (ja) * 2013-02-22 2017-04-19 ルネサスエレクトロニクス株式会社 半導体チップ及び半導体装置
JP2015005637A (ja) 2013-06-21 2015-01-08 ピーエスフォー ルクスコ エスエイアールエルＰＳ４ Ｌｕｘｃｏ Ｓ．ａ．ｒ．ｌ． 半導体装置
US10192810B2 (en) * 2013-06-28 2019-01-29 Intel Corporation Underfill material flow control for reduced die-to-die spacing in semiconductor packages
WO2015045089A1 (ja) * 2013-09-27 2015-04-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
DE102015220676A1 (de) * 2015-10-22 2017-04-27 Zf Friedrichshafen Ag Leiterplatte und Anordnung mit einer Leiterplatte
US11217460B2 (en) * 2018-05-09 2022-01-04 Texas Instruments Incorporated Multiple underfills for flip chip packages
CN215453444U (zh) * 2018-07-31 2022-01-07 株式会社村田制作所 树脂基板
EP3618586A1 (de) * 2018-08-31 2020-03-04 Siemens Aktiengesellschaft Schaltungsträger mit einem einbauplatz für elektronische bauelemente, elektronische schaltung und herstellungsverfahren
US11276650B2 (en) * 2019-10-31 2022-03-15 Avago Technologies International Sales Pte. Limited Stress mitigation structure
US12362268B2 (en) * 2022-05-20 2025-07-15 Taiwan Semiconductor Manufacturing Company Limited Package assembly including package substrate with elongated solder resist opening and methods for forming the same
CN115023061B (zh) * 2022-06-30 2024-04-30 天津津航计算技术研究所 一种印制板组件加固方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5212625A (en) * 1988-12-01 1993-05-18 Akzo Nv Semiconductor module having projecting cooling fin groups
SE9403575L (sv) * 1994-10-19 1996-04-20 Ericsson Telefon Ab L M Benram för kapslad optokomponent
SE514116C2 (sv) * 1994-10-19 2001-01-08 Ericsson Telefon Ab L M Förfarande för framställning av en kapslad optokomponent, gjutform för kapsling av en optokomponent och tryckanordning för gjutform
JPH08139126A (ja) * 1994-11-04 1996-05-31 Sharp Corp 半導体装置
JP2917941B2 (ja) * 1996-12-03 1999-07-12 日本電気株式会社 ベアチップ搭載基板
JP3390664B2 (ja) * 1997-10-16 2003-03-24 新光電気工業株式会社 フリップチップ実装用基板及びフリップチップ実装構造
JP3420076B2 (ja) 1998-08-31 2003-06-23 新光電気工業株式会社 フリップチップ実装基板の製造方法及びフリップチップ実装基板及びフリップチップ実装構造
JP2001168505A (ja) * 1999-12-09 2001-06-22 Matsushita Electric Ind Co Ltd バンプ付きワークの実装方法
DE10023736A1 (de) * 2000-05-15 2001-11-22 Harting Elektrooptische Bauteile Gmbh & Co Kg Leiterplatte sowie Verfahren zur Herstellung einer Leiterplatte
JP2001356136A (ja) * 2000-06-15 2001-12-26 Advantest Corp 集積化マイクロコンタクトピン及びその製造方法
JP2003259535A (ja) * 2002-03-07 2003-09-12 Yazaki Corp フラット回路体の配索構造
JP3866127B2 (ja) * 2002-03-20 2007-01-10 株式会社ルネサステクノロジ 半導体装置
PL200759B1 (pl) * 2003-04-25 2009-02-27 Adb Polska Sp Zestaw płytek z obwodami drukowanymi
US7075016B2 (en) * 2004-02-18 2006-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Underfilling efficiency by modifying the substrate design of flip chips
JP2005327947A (ja) 2004-05-17 2005-11-24 Matsushita Electric Ind Co Ltd 半導体装置の製造方法
US20060240660A1 (en) * 2005-04-20 2006-10-26 Jin-Sheng Yang Semiconductor stucture and method of manufacturing the same
US7511228B2 (en) * 2005-09-14 2009-03-31 Schmartboard, Inc. Printed circuit board

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