JP4708090B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP4708090B2 JP4708090B2 JP2005148548A JP2005148548A JP4708090B2 JP 4708090 B2 JP4708090 B2 JP 4708090B2 JP 2005148548 A JP2005148548 A JP 2005148548A JP 2005148548 A JP2005148548 A JP 2005148548A JP 4708090 B2 JP4708090 B2 JP 4708090B2
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor chip
- pitch
- electrodes
- semiconductor device
- tape carrier
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73201—Location after the connecting process on the same surface
- H01L2224/73203—Bump and layer connectors
- H01L2224/73204—Bump and layer connectors the bump connector being embedded into the layer connector
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Wire Bonding (AREA)
Description
図1は本発明の実施の形態1の半導体装置の構造の一例を示す平面図、図2は図1に示すA−A線に沿って切断した断面の構造を示す断面図、図3は図2に示すC部の構造を拡大して示す部分拡大断面図、図4は図1に示すB−B線に沿って切断した断面の構造を示す断面図である。また、図5は図1に示す半導体装置に搭載される半導体チップの構造の一例を示す平面図、図6は図5に示すA−A線に沿って切断した断面の構造を示す断面図、図7は図1に示す半導体装置の組み立てにおけるインナリードボンディングまでの組み立て手順の一例を示すプロセスフロー図である。さらに、図8は図1に示す半導体装置の組み立てにおけるインナリードボンディング完了後の組み立て手順の一例を示すプロセスフロー図、図9は図8に示す半導体装置の組み立てにおける封止工程での樹脂充填方法の一例を示す平面図、図10は本発明の実施の形態1の半導体装置における導体部の配列の変形例を示す平面図である。
図11は本発明の実施の形態2の半導体装置の構造の一例を示す平面図、図12は図11に示すA−A線に沿って切断した断面の構造を示す断面図、図13は図11に示す半導体装置の組み立てにおけるインナリードボンディング時の構造の一例を示す断面図である。さらに、図14は図11に示す半導体装置の組み立てにおける封止工程での樹脂充填方法の一例を示す平面図、図15は図14に示すA−A線に沿って切断した断面の構造を示す断面図である。
1a テープ本体
1b,1c 配線
1d ダミーパターン(導体部)
1e Snめっき
1f ソルダレジスト膜
2 半導体チップ
2a 主面
2b,2c パッド(電極)
2d 裏面
2e 保護膜
2f 下層保護膜
2g バンプメタル
2h シリコン基板
3 樹脂部
3a フィレット
4 金バンプ
5 COF(半導体装置)
6 ボンディングツール
7 ニードル(ノズル)
8 アンダーフィル材(樹脂)
9 ヒートステージ
Claims (19)
- 複数の配線を備え、ポリイミド樹脂からなるフィルム状のテープキャリアと、
前記配線と接続する複数の電極が主面に設けられ、前記主面の表面にポリイミド樹脂からなる保護膜を有した半導体チップと、
前記半導体チップと前記テープキャリアとの間に配置された樹脂部と、
を含み、
前記半導体チップの前記複数の電極は、入力信号用の電極と、出力信号用の電極とを有し、
前記出力信号用の電極の数は、前記入力信号用の電極の数よりも多く、
前記入力信号用の電極は、第1のピッチで配置され、
前記出力信号用の電極は、前記第1のピッチよりも狭い第2のピッチで配置され、
前記テープキャリアの前記半導体チップの電極列より内側の領域に、前記テープキャリアと前記半導体チップとの間に配置される導体部であるダミーパターンが設けられており、
前記ダミーパターンは、前記半導体チップの前記保護膜と接触していることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記配線及び導体部は銅合金によって形成されていることを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記導体部は分散して複数設けられていることを特徴とする半導体装置。
- 請求項3記載の半導体装置において、前記複数の導体部のピッチは、前記出力信号用の電極のピッチよりも大きいことを特徴とする半導体装置。
- 請求項1記載の半導体装置において、前記半導体チップの主面の平面形状は長方形から成り、
前記入力信号用の電極は、一方の長辺に沿って配置され、
前記出力信号用の電極は、前記一方の長辺と対向する他方の長辺に沿って配置されていることを特徴とする半導体装置。 - 請求項1記載の半導体装置において、前記半導体チップの主面の平面形状は長方形であり、前記複数の電極は、前記半導体チップの主面の4辺の周縁部に沿って配置されていることを特徴とする半導体装置。
- (a)複数の配線を備え、前記複数の配線において入力信号用の複数の配線と出力信号用の複数の配線とが対向して配置され、前記入力信号用の複数の配線と前記出力信号用の複数の配線との間に導体部であるダミーパターンが設けられ、ポリイミド樹脂からなるフィルム状のテープキャリアを準備する工程と、
(b)第1のピッチで配置された入力信号用の電極、および前記第1のピッチよりも狭い第2のピッチで配置され、かつ、前記入力信号用の電極に比較して電極数が多い出力信号用の電極が設けられた主面を備え、前記主面の表面にポリイミド樹脂からなる保護膜が形成された半導体チップを準備する工程と、
(c)前記半導体チップの入力信号用の電極と前記テープキャリアの入力信号用の配線、及び前記半導体チップの出力信号用の電極と前記テープキャリアの出力信号用の配線を、前記半導体チップと前記テープキャリアとの間に前記テープキャリアの前記導体部を介在させ、かつ、前記ダミーパターンを前記半導体チップの前記保護膜に接触させて、それぞれ接続する工程と、
(d)前記(c)工程の後、前記半導体チップの入力信号用の電極側から前記半導体チップと前記テープキャリアとの間に樹脂を充填する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項7記載の半導体装置の製造方法において、前記半導体チップの主面は四角形であり、前記複数の電極は、前記半導体チップの主面の4辺の周縁部に沿って配置されており、前記4辺のうちの1辺に沿って前記入力信号用の複数の電極が設けられ、前記4辺のうち他の3辺に沿って前記出力信号用の複数の電極が設けられていることを特徴とする半導体装置の製造方法。
- 請求項8記載の半導体装置の製造方法において、前記半導体チップの主面の4辺のうち、前記入力信号用の複数の電極が設けられた辺に対向する1辺を除いた他の3辺に沿ってコの字状にノズルを移動させて前記3辺側から前記樹脂を充填することを特徴とする半導体装置の製造方法。
- 請求項7記載の半導体装置の製造方法において、前記導体部は分散して複数設けられていることを特徴とする半導体装置の製造方法。
- 請求項10記載の半導体装置の製造方法において、前記複数の導体部のピッチは、前記出力信号用の電極のピッチよりも大きいことを特徴とする半導体装置の製造方法。
- 請求項10記載の半導体装置の製造方法において、前記複数の導体部は、隣り合った導体部間の間隔が前記導体部の大きさより大きくなるように配置されていることを特徴とする半導体装置の製造方法。
- 請求項7記載の半導体装置の製造方法において、前記半導体チップは、その主面の大きさが1mm×5mm以上であることを特徴とする半導体装置の製造方法。
- (a)複数の配線を備え、前記複数の配線において第1のピッチで配置された複数の配線と前記第1のピッチより狭い第2のピッチで配置された複数の配線とが対向して配置され、前記第1のピッチの複数の配線と前記第2のピッチの複数の配線との間に導体部であるダミーパターンが設けられ、ポリイミド樹脂からなるフィルム状のテープキャリアを準備する工程と、
(b)複数の電極が設けられた主面を備え、前記複数の電極において前記第1のピッチと同ピッチで配置された電極数より前記第2のピッチと同ピッチで配置された電極数の方が多く、前記主面の表面にポリイミド樹脂からなる保護膜が形成された半導体チップを準備する工程と、
(c)前記テープキャリアの前記第1のピッチで配置された複数の配線と前記半導体チップの前記第1のピッチと同ピッチで配置された複数の電極、及び前記テープキャリアの前記第2のピッチで配置された複数の配線と前記半導体チップの前記第2のピッチと同ピッチで配置された複数の電極を、前記半導体チップと前記テープキャリアとの間に前記テープキャリアの前記ダミーパターンを介在させ、かつ、前記ダミーパターンを前記半導体チップの前記保護膜に接触させて、それぞれ接続する工程と、
(d)前記(c)工程の後、前記半導体チップの前記第1のピッチと同ピッチで配置された電極側から前記半導体チップと前記テープキャリアとの間に樹脂を充填する工程とを有することを特徴とする半導体装置の製造方法。 - 請求項14記載の半導体装置の製造方法において、前記半導体チップの前記第1のピッチと同ピッチで配置された複数の電極は入力信号用の電極であり、前記半導体チップの前記第2のピッチと同ピッチで配置された複数の電極は出力信号用の電極であることを特徴とする半導体装置の製造方法。
- 請求項14記載の半導体装置の製造方法において、前記半導体チップの主面は四角形であり、前記複数の電極は、前記半導体チップの主面の4辺の周縁部に沿って配置されており、前記4辺のうちの1辺に沿って前記第1のピッチと同ピッチで複数の電極が設けられ、前記4辺のうち他の3辺に沿って前記第2のピッチと同ピッチで複数の電極が設けられていることを特徴とする半導体装置の製造方法。
- 請求項16記載の半導体装置の製造方法において、前記半導体チップの主面の4辺のうち、前記第1のピッチと同ピッチで配置された複数の電極が設けられた辺に対向する1辺を除いた他の3辺に沿ってコの字状にノズルを移動させて前記3辺側から前記樹脂を充填することを特徴とする半導体装置の製造方法。
- 請求項14記載の半導体装置の製造方法において、前記樹脂の充填によって前記半導体チップの側面に前記樹脂からなるフィレットを形成することを特徴とする半導体装置の製造方法。
- 請求項14記載の半導体装置の製造方法において、前記導体部は分散して複数設けられており、
前記複数の導体部のピッチは、出力信号用の電極のピッチよりも大きいことを特徴とする半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005148548A JP4708090B2 (ja) | 2005-05-20 | 2005-05-20 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005148548A JP4708090B2 (ja) | 2005-05-20 | 2005-05-20 | 半導体装置およびその製造方法 |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2006324602A JP2006324602A (ja) | 2006-11-30 |
JP2006324602A5 JP2006324602A5 (ja) | 2008-06-26 |
JP4708090B2 true JP4708090B2 (ja) | 2011-06-22 |
Family
ID=37544025
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2005148548A Expired - Fee Related JP4708090B2 (ja) | 2005-05-20 | 2005-05-20 | 半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP4708090B2 (ja) |
Families Citing this family (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009192796A (ja) * | 2008-02-14 | 2009-08-27 | Seiko Instruments Inc | 液晶表示装置 |
JP6182928B2 (ja) * | 2013-03-27 | 2017-08-23 | セイコーエプソン株式会社 | 半導体装置 |
KR102601650B1 (ko) * | 2016-07-26 | 2023-11-13 | 삼성디스플레이 주식회사 | 표시 장치 |
Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05198615A (ja) * | 1992-01-20 | 1993-08-06 | Nec Corp | 半導体装置の製造方法 |
JPH08236584A (ja) * | 1995-02-28 | 1996-09-13 | Texas Instr Japan Ltd | 半導体装置 |
JP2002124526A (ja) * | 2000-10-13 | 2002-04-26 | Sharp Corp | チップ・オン・フィルム用テープおよび半導体装置 |
JP2003124262A (ja) * | 2001-10-09 | 2003-04-25 | Hitachi Ltd | 半導体装置の製造方法 |
JP2004127974A (ja) * | 2002-09-30 | 2004-04-22 | Oki Electric Ind Co Ltd | Cofテープキャリア、半導体素子、半導体装置 |
JP2004247534A (ja) * | 2003-02-14 | 2004-09-02 | Renesas Technology Corp | 半導体装置 |
-
2005
- 2005-05-20 JP JP2005148548A patent/JP4708090B2/ja not_active Expired - Fee Related
Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH05198615A (ja) * | 1992-01-20 | 1993-08-06 | Nec Corp | 半導体装置の製造方法 |
JPH08236584A (ja) * | 1995-02-28 | 1996-09-13 | Texas Instr Japan Ltd | 半導体装置 |
JP2002124526A (ja) * | 2000-10-13 | 2002-04-26 | Sharp Corp | チップ・オン・フィルム用テープおよび半導体装置 |
JP2003124262A (ja) * | 2001-10-09 | 2003-04-25 | Hitachi Ltd | 半導体装置の製造方法 |
JP2004127974A (ja) * | 2002-09-30 | 2004-04-22 | Oki Electric Ind Co Ltd | Cofテープキャリア、半導体素子、半導体装置 |
JP2004247534A (ja) * | 2003-02-14 | 2004-09-02 | Renesas Technology Corp | 半導体装置 |
Also Published As
Publication number | Publication date |
---|---|
JP2006324602A (ja) | 2006-11-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP3819851B2 (ja) | 半導体装置およびその製造方法 | |
JP5259560B2 (ja) | 半導体装置 | |
JP3310617B2 (ja) | 樹脂封止型半導体装置及びその製造方法 | |
JP3813797B2 (ja) | 半導体装置の製造方法 | |
US20090263938A1 (en) | Method for manufacturing semiconductor device | |
JP3384359B2 (ja) | 半導体装置およびその製造方法 | |
JP6586952B2 (ja) | 半導体装置およびその製造方法 | |
JP2907188B2 (ja) | 半導体装置、半導体装置の実装方法、および半導体装置の製造方法 | |
US20120135565A1 (en) | Method of manufacturing semiconductor device including filling gap between substrates with mold resin | |
JP4708090B2 (ja) | 半導体装置およびその製造方法 | |
JP3559554B2 (ja) | 半導体装置およびその製造方法 | |
JP2004095730A (ja) | 半導体装置、半導体装置の製造方法 | |
JP2012028513A (ja) | 半導体装置及びその製造方法 | |
JP2626621B2 (ja) | 半導体装置の製造方法 | |
JP4825529B2 (ja) | 半導体装置 | |
JP4085572B2 (ja) | 半導体装置及びその製造方法 | |
JP2006196560A (ja) | 半導体装置 | |
WO2017043480A1 (ja) | 半導体パッケージ | |
JP4331179B2 (ja) | 半導体装置 | |
JP4561969B2 (ja) | 半導体装置 | |
JP2001168224A (ja) | 半導体装置、電子回路装置および製造方法 | |
JP2001127102A (ja) | 半導体装置およびその製造方法 | |
TWI393224B (zh) | 覆晶封裝及其製造方法 | |
JP4591715B2 (ja) | 半導体装置の製造方法 | |
JPH11135672A (ja) | 半導体パッケージ |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080514 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20080514 |
|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20100528 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20101025 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20101102 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20101227 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20110222 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20110316 |
|
S531 | Written request for registration of change of domicile |
Free format text: JAPANESE INTERMEDIATE CODE: R313531 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |