JP2004127974A - Cofテープキャリア、半導体素子、半導体装置 - Google Patents
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Abstract
【解決手段】COF構造の半導体装置に用いられるCOFテープキャリアにおいて、半導体素子搭載のためのレジスト開口部4内の表面に、金属配線材からなるダミー配線16を設けることによって、レジスト開口部4の辺の方向に対してそれぞれ斜め方向に延びた凹部および凸部からなる凹凸構造を形成する。
【選択図】 図5
Description
【発明の属する技術分野】
本発明は、COF(Chip On Film/チップ・オン・フィルム)構造の半導体装置およびその製造方法に関するものである。
【0002】
【従来の技術】
COF構造の半導体装置(以下、COF半導体装置と記載)は、COFテープキャリアのレジスト開口部に半導体素子をボンディングして搭載し、COFテープキャリアと半導体素子の間を樹脂によって封止したものである。
【0003】
このような従来のCOF半導体装置では、封止樹脂の流れを制御するために、COFテープキャリアの表面にダミーパターンを設ける(例えば特許文献1または2参照)、半導体素子のバンプの形状を変更する(例えば特許文献3参照)、などの工夫がなされている。
【0004】
【特許文献1】
特開平08−335593号公報(図2およびそれに関連する記載)
【特許文献2】
特開2002−124526号公報(図1および図2ならびにこれらに関連する記載)
【特許文献3】
特開2001−358165号公報(図1ないし図4ならびにこれらに関連する記載)
【0005】
【発明が解決しようとする課題】
しかしながら、上記従来のCOF半導体装置では、COFテープキャリアと半導体素子の間に樹脂を塗布および充填して封止する樹脂封止工程において、半導体素子側面に吐出された封止樹脂の回り込みが、COFテープキャリアのレジスト開口部内のテープ基材表面と半導体素子表面の間を流れて広がる封止樹脂よりも早く、半導体素子とテープ基材との間の空気の逃げ道がなくなったり、半導体素子の電極パッドに設けられたバンプ間の隙間に封止樹脂が同時に流れ込み、バンプ間の隙間の空気の逃げ道がなくなり、半導体素子とテープ基材の間に残った空気による気泡が発生し、クラックや腐食などの不具合を生じることがあった。
【0006】
上記特文献1ないし3に記載のCOF半導体装置についても、気泡の発生を防止するために最適なダミーパターンまたはバンプの配置がなされているとは言い難く、特にダミーパターンまたはバンプ配置方向やバンプ自体の構造について最適化する余地が残されている。
【0007】
本発明は、このような従来の課題を解決するためになされたものであり、気泡の発生を防止するために最適な構造および製造方法を提供することを目的とするものである。
【0008】
【課題を解決するための手段】
本発明のCOFテープキャリアは、半導体素子搭載のためのレジスト開口部内の表面に、上記レジスト開口部の辺の方向に対してそれぞれ斜め方向に延びた凹部および凸部からなる凹凸構造を設けたものである。
【0009】
【発明の実施の形態】
本発明の実施の形態について説明する前に、本発明を適用するCOF半導体装置およびその製造工程の概要について以下に説明する。
【0010】
図1は本発明を適用するCOFテープキャリアの概要図であって、(a)は上面図、(b)は上記(a)においてのレジスト開口部の拡大断面図である。
【0011】
図1のCOFテープキャリアは、テープ基材1と、金属配線2(インナーリード5、入力端子部6、および出力端子部7を含む)と、レジスト3と、半導体素子搭載のためのレジスト開口部4と、パーフォレーション8とを備えている。
【0012】
テープ基材1上に設けられた金属配線2によって、入力端子6または出力端子7からレジスト開口部4のインナーリード5までが配線されており、これらの配線を保護するために、レジスト3によって、表面の入力端子部6、出力端子部7、およびインナーリード部5以外の部分が覆われている。なお、COFテープキャリアの搬送に使用するパーフォレーション8の破損を防止するために、金属配線2によってパーフォレーション8の周囲に補強が施されている。
【0013】
図2は本発明を適用するCOF半導体装置の概要図であって、(a)は上面図、(b)はボンディング構造の拡大断面図、(c)はボンディング構造の拡大下面図である。この図2はインナーリードボンド(以下、ILB記載)工程後であって樹脂封止工程(以下、シール工程記載)前のCOF半導体装置である。
【0014】
半導体素子9に複数配列された電極パッドのそれぞれには、バンプ10があらかじめ設けられており、ILB工程において、これらのバンプ10によって、半導体素子9の電極がCOFテープキャリアのインナーリード5にボンディングされ、半導体素子9がCOFテープキャリアのレジスト開口部4内に搭載される。
【0015】
図3はILB工程の概要を説明する断面図である。まず、ボンディングステージ12に半導体素子を配置する(図3(a)参照)。次に、COFテープキャリアのインナーリードに、半導体素子の電極パッドにあらかじめ設けられているバンプを位置合わせする(図3(b)参照)。
【0016】
そして、ボンディングステージ12を上昇させるとともにボンディングツール11を下降させて、ボンディングツール11をCOFテープキャリアのテープ基材に当接させ、加熱されたボンディングツール11によって半導体素子のバンプを融解させて、半導体素子の電極とCOFテープキャリアのインナーリードを熱圧着する(図3(c)参照)。
【0017】
そのあと、ボンディングステージ12を下降させるとともにボンディングツール11を上昇させて、ボンディングツール11をCOFテープキャリアのテープ基材から離すともに、ボンディングステージ12を半導体素子9の裏面から離す(図3(d)参照)。以上により、ILB工程を完了する(図3(e)参照)。
【0018】
なお、図2(b)や図3(e)によれば、ILB後のインナーリード5は下方に曲げられた形に加工されているが、これは、半導体素子9のエッジとインナーリード5が接触することによる電気的不良の発生を防止するための加工である。
【0019】
図4は本発明を適用するシール工程の概要を説明する図である。このシール工程は上記ILB工程後になされる工程である。なお、図4において、(a)および(b)は拡大断面図、(c)および(e)は全体上面図、(d)は拡大下面図、(f)は全体下面図である。
【0020】
まず、ILB工程によってCOFテープキャリアに搭載された半導体素子の側面の直近の任意の位置に、封止樹脂供給用シリンジ13に取り付けられた封止樹脂供給用ニードル14を近付ける(図4(a)参照)。
【0021】
次に、封止樹脂15の吐出を開始し(図4(b)参照)、封止樹脂15を吐出させながらニードル14を半導体素子9の辺に沿って動かす(図4(c)参照)。ニードル14を動かす手順は、半導体素子9の長辺一辺のみの一筆書き、または短辺→長辺→短辺の一筆書きのいずれかが一般的である。このとき、半導体素子側面に吐出された封止樹脂15は、半導体素子表面とCOFテープキャリアのレジスト開口部表面の間の空間を毛細管現象によって広がりながら流れ、この空間に充填されていく(図4(d)参照)。
【0022】
封止樹脂15の塗布および充填を完了したら、この封止樹脂15を加熱して硬化させる。以上により、シール工程を完了する(図4(e),(f)参照)。
【0023】
実施の形態1
図5は本発明の実施の形態1を示す概要図であって、(a)は実施の形態1のCOFテープキャリアの上面図、(b)は上記(a)においてのレジスト開口部の拡大図、(c)はILB工程後の実施の形態1のCOF半導体装置の断面図、(d)は上記(b)においてのA−A’間の断面図である。なお、図5において、図1または図2と同じものあるいは相当するものには同じ符号を付してある。
【0024】
実施の形態1のCOFテープキャリアは、テープ基材1と、金属配線2(インナーリード5、入力端子部6、および出力端子部7を含む)と、レジスト3と、半導体素子搭載用のレジスト開口部4と、パーフォレーション8と、ダミー配線16とを備えている。
【0025】
テープ基材1は、例えばポリイミドである。このテープ基材1の厚さは、100[μm]以下であり、例えば70[μm]または35[μm]である。このようにテープ基材1が非常に薄いため、COFキャリアテープは、可撓性のあるテープである。
【0026】
金属配線2は、テープ基材1上に設けられており、入力端子6または出力端子7からレジスト開口部4のインナーリード5までを配線している。金属配線2の配線材は、例えば銅箔である。
【0027】
ダミー配線16は、電気特性上意味をなさない(電気的に機能しない)配線であって、半導体素子が搭載されるレジスト開口部4内のテープ基材1表面に、金属配線材によって複数本設けられている。ダミー配線16の金属配線材は、例えば金属配線2と同じ銅箔である。
【0028】
レジスト開口部4の内周領域にはインナーリード5が設けられており、ダミー配線16は、これらのインナーリード5の配置領域の内側に設けられている。
【0029】
レジスト開口部4内に設けられた複数のダミー配線16のそれぞれは、レジスト開口部4の辺に対して斜め方向に延びている。
【0030】
このように実施の形態1のCOFテープキャリアでは、レジスト開口部4内の表面に、ダミー配線16によって、レジスト開口部4の辺の方向に対してそれぞれ斜め方向に延びた凹部および凸部からなる凹凸構造が形成されている。
【0031】
上記の斜め方向には、レジスト開口部4の辺に対して略水平方向および略垂直方向は含まない。また、上記の斜め方向は、例えば、シール工程において図5(a),(b)のレジスト開口部4の左辺に沿って封止樹脂供給用ニードルが上から下に動くとき、左下がりの方向である。
【0032】
上記凹凸構造には、微細構造は上記略水平方向と略垂直方向のステップ構造であるが、巨視構造は上記の斜め方向に延びている凹部および凸部からなるものを含む。また、上記凹凸構造には、上記斜め方向に延びた凹部および凸部が、搭載される半導体素子表面の凹凸に起因して途中で途切れているものを含む。
【0033】
レジスト開口部4内に設けられた複数のダミー配線16は、シール工程において封止樹脂の流れを制御して気泡の発生を防止する役目を果たす。さらに、これらのダミー配線16は、インナーリード5の配置領域の内側に設けられているので、シール工程において可撓性のあるCOFキャリアテープの強度を高める役目を果たす。
【0034】
図6は従来のCOFテープキャリアを用いたシール工程での封止樹脂の流れ方を示す図であり、図7は実施の形態1のCOFテープキャリアを用いたシール工程での封止樹脂の流れ方を示す図である。図6および図7では、封止樹脂供給用ニードルの位置を黒丸で示し、上記ニードルの軌跡(封止樹脂の吐出軌跡)を矢印で示している。
【0035】
図6に示すように、従来のCOFテープキャリアを用いた場合は、半導体素子側面に吐出された封止樹脂の流れが早く、この流れが半導体素子表面とCOFテープキャリアのテープ基材表面の間の空気の逃げ道を塞ぎ、半導体素子表面とキャリアテープ基材の間に気泡が発生することがある。
【0036】
これに対し、図7に示すように、実施の形態1のCOFテープキャリアを用いた場合は、複数本のダミー配線による凹凸構造が半導体素子の側面を流れようとする封止樹脂を半導体素子の中央方向に誘導することによって、半導体素子の側面を流れる封止樹脂の量を減らして流れる速度を減速させるので、半導体素子の側面を流れる封止樹脂が空気の逃げ道を塞ぐことはなく、気泡の発生を防止できる。これにより、半導体素子表面とCOFキャリアテープ表面の間に発生した気泡による不良を防止できる。
【0037】
また、実施の形態1のCOFテープキャリアを用いた場合は、複数本のダミー配線によって、可撓性のあるCOFキャリアテープの強度が高められるので、シール工程を容易になり、高精度な樹脂封止が可能になる。
【0038】
以上のように実施の形態1によれば、半導体素子表面とCOFテープキャリア表面の間においての気泡の発生を防止できる。
【0039】
実施の形態2
図8は本発明の実施の形態2を示す概要図であって、(a)は実施の形態1のCOFテープキャリアの上面図、(b)は上記(a)においてのレジスト開口部の拡大図、(c)はILB工程後の実施の形態1のCOF半導体装置の断面図、(d)は上記(b)においてのA−A’間の断面図である。なお、図5において、図1または図2と同じものあるいは相当するものには同じ符号を付してある。
【0040】
実施の形態2のCOFテープキャリアは、凹凸加工が施されたテープ基材1と、金属配線2(インナーリード5、入力端子部6、および出力端子部7を含む)と、レジスト3と、半導体素子搭載用のレジスト開口部4と、パーフォレーション8とを備えている。図8において、17はテープ基材1に施された凹凸加工の凹部である。
【0041】
上記凹凸加工は、半導体素子が搭載されるレジスト開口部4内のインナーリード5の配置領域の内側のテープ基材1表面に設けられており、この凹凸加工による複数の凹部17および凸部のそれぞれは、レジスト開口部4の辺に対して斜め方向に延びている。
【0042】
このように実施の形態2のCOFテープキャリアでは、レジスト開口部4内のテープ基材1表面に凹凸加工を施すことによって、レジスト開口部4の辺の方向に対してそれぞれ斜め方向に延びた凹部および凸部からなる凹凸構造が形成されている。
【0043】
上記実施の形態1では、ダミー配線16を設けることによって斜め方向に延びる凹凸構造を形成したが、この実施の形態2では、テープ基材1の表面を凹凸加工することによって斜め方向に延びる凹凸構造を形成し、上記実施の形態1と同様の効果を得ている。
【0044】
上記の斜め方向には、レジスト開口部4の辺に対して略水平方向および略垂直方向は含まない。また、上記の斜め方向は、例えば、シール工程において図8(a),(b)のレジスト開口部4の左辺に沿って封止樹脂供給用ニードルが上から下に動くとき、左下がりの方向である。
【0045】
上記凹凸構造には、微細構造は上記略水平方向と略垂直方向のステップ構造であるが、巨視構造は上記の斜め方向に延びている凹部および凸部からなるものを含む。また、上記凹凸構造には、上記斜め方向に延びた凹部および凸部が、搭載される半導体素子表面の凹凸に起因して途中で途切れているものを含む。
【0046】
この実施の形態2のCOFテープキャリアを用いたシール工程では、図7に示す上記実施の形態1と同様の封止樹脂の流れにより、半導体素子表面とCOFテープキャリアとの間の空気の逃げ道を塞ぐことがなく、気泡の発生を防止できる。
【0047】
以上のように実施の形態2によれば、上記実施の形態1と同様に気泡の発生を防止できる。
【0048】
実施の形態3
図9は本発明の実施の形態3を示す概要図であって、(a)は実施の形態3の半導体素子の上面図、(b)は上記(a)においての斜め方向の断面図、(c)はILB工程後の実施の形態3のCOF半導体装置の断面図である。
【0049】
実施の形態3の半導体素子は、バンプ10と、凹凸加工が施されたウェハーコート(保護材)18と、半導体素子内配線19とを備えている。
【0050】
ウェハーコート18は、半導体素子表面を保護するために、複数の電極パッドの配置領域を除いた半導体素子表面に設けられており、例えばポリイミドである。
【0051】
上記凹凸加工は、複数の電極パッドのそれぞれに設けられるバンプ10の配置領域の内側のウェハーコート18表面に設けられており、この凹凸加工による複数の凹部および凸部のそれぞれは、半導体素子の辺(半導体素子側面)の方向に対して斜め方向に延びている。
【0052】
このように実施の形態3の半導体素子では、半導体素子表面のウェハーコート18に凹凸加工を施すことによって、半導体素子側面の方向に対してそれぞれ斜め方向に延びた凹部および凸部からなる凹凸構造が形成されている。
【0053】
上記実施の形態1および2は、COFテープキャリアのレジスト開口部内に斜め方向に延びる凹凸構造を設け、封止樹脂の流れを誘導して気泡の発生を防止するものであったが、この実施の形態3は、半導体素子表面のウェハーコート18に凹凸加工することによって、半導体素子表面に斜め方向に延びる凹凸構造を設け、上記実施の形態1および2と同様の効果を得るものである。
【0054】
上記の斜め方向には、半導体素子の辺に対して略水平方向および略垂直方向は含まない。また、上記の斜め方向は、例えば、シール工程において図9(a)の半導体素子の左辺に沿って封止樹脂供給用ニードルが上から下に動くとき、左下がりの方向である。
【0055】
上記凹凸構造には、微細構造は上記略水平方向と略垂直方向のステップ構造であるが、巨視構造は上記の斜め方向に延びている凹部および凸部からなるものを含む。また、上記凹凸構造には、上記斜め方向に延びた凹部および凸部が、COFテープキャリア表面の凹凸に起因して途中で途切れているものを含む。
【0056】
この実施の形態3の半導体素子を用いたシール工程では、図7に示す上記実施の形態1と同様の封止樹脂の流れにより、半導体素子表面とCOFテープキャリアとの間の空気の逃げ道を塞ぐことがなく、気泡の発生を防止できる。
【0057】
以上のように実施の形態3によれば、上記実施の形態1と同様に気泡の発生を防止できる。
【0058】
実施の形態4
図10は本発明の実施の形態4を示す概要図であって、(a)は実施の形態4の半導体素子の上面図、(b)は上記(a)においての斜め方向の断面図、(c)はILB工程後の実施の形態4のCOF半導体装置の断面図である。
【0059】
実施の形態4の半導体素子は、バンプ10と、ウェハーコート18と、半導体素子内配線19と、半導体素子内ダミー配線21とを備えている。
【0060】
半導体素子内配線19は、テープ基材1上に設けられており、電極パッドから半導体素子に設けられたトランジスタ等までを配線している。
【0061】
半導体素子内ダミー配線21は、半導体素子の電気特性上意味をなさない(電気的に機能しない)配線であって、半導体素子内配線19とは電気的に接続されず、かつ半導体素子の電気的特性に影響を与えないように、半導体素子内配線19の上層で、かつバンプ10の配置領域の内側の半導体素子表面に(図10ではウェハーコート18の下)、複数本設けられており、それぞれの半導体素子内ダミー配線21は、半導体素子側面の方向に対してそれぞれ斜め方向に延びている。
【0062】
このように実施の形態4では、半導体素子表面に半導体素子内ダミー配線21を設けることによって、半導体素子側面の方向に対してそれぞれ斜め方向に延びた凹部および凸部からなる凹凸構造が形成されている。
【0063】
上記実施の形態3は、半導体素子表面のウェハーコート18を凹凸加工することによって斜め方向に延びる凹凸構造を設け、封止樹脂の流れを誘導して気泡の発生を防止するものであったが、この実施の形態4は、半導体素子内ダミー配線21を設けることによって斜め方向に延びる凹凸構造を設け、上記実施の形態3と同様の効果を得るものである。
【0064】
上記の斜め方向には、半導体素子の辺に対して略水平方向および略垂直方向は含まない。また、上記の斜め方向は、例えば、シール工程において図10の半導体素子の左辺に沿って封止樹脂供給用ニードルが上から下に動くとき、左下がりの方向である。
【0065】
上記凹凸構造には、微細構造は上記略水平方向と略垂直方向のステップ構造であるが、巨視構造は上記の斜め方向に延びている凹部および凸部からなるものを含む。また、上記凹凸構造には、上記斜め方向に延びた凹部および凸部が、COFテープキャリア表面の凹凸に起因して途中で途切れているものを含む。
【0066】
この実施の形態4の半導体素子を用いたシール工程では、上記実施の形態3と同様の封止樹脂の流れにより、半導体素子表面とCOFテープキャリアとの間の空気の逃げ道を塞ぐことがなく、気泡の発生を防止できる。
【0067】
以上のように実施の形態4によれば、上記実施の形態3と同様の効果が得られるとともに、上記実施の形態3の凹凸構造よりも微細な凹凸構造を形成できるので、上記実施の形態3よりも封止樹脂の流れを誘導しやすい加工が可能となる。
【0068】
実施の形態5
図11は本発明の実施の形態5を示す概要図であって、(a)はボンディング構造の拡大上面図、(b)は上記(a)においての断面図、(c)はバンプの上面図、(d)はバンプの断面図である。また、図12は従来のCOF半導体装置を示す概要図であって、(a)はボンディング構造の拡大上面図、(b)は上記(a)においての断面図、(c)はバンプの上面図、(d)はバンプの断面図である。なお、図11および図12において、図1または図2と同じものあるいは相当するものには同じ符号を付してある。
【0069】
図12に示す従来の半導体素子9では、それぞれの電極パッド内に、略長方体のバンプ10が設けられており、このバンプ10がCOFテープキャリアのそれぞれのインナーリード5にボンディングされている。
【0070】
これに対し、図11に示す実施の形態5の半導体素子9では、略長方体のそれぞれのバンプ10に、空洞20が設けられている。この空洞20は、略長方体のバンプ10の2つの長側面間を貫通して設けられており、シール工程においてバンプ10間の隙間から隣接する他の隙間に空気を逃がす役目を果たす。
【0071】
このように実施の形態5では、バンプ10に空洞20を設けることによって、バンプ10の両長側間に、空気の逃げ道となる通気構造が形成されている。
【0072】
図13は従来のバンプ構造を用いたシール工程での封止樹脂の流れ方を示す図であり、図14は実施の形態5のバンプ構造を用いたシール工程での封止樹脂の流れ方を示す図である。
【0073】
図13に示すように、従来のバンプ構造を用いた場合は、半導体素子のバンプの外側(図では左側)を流れる封止樹脂とバンプの内側(図では右側)を流れる封止樹脂が同時にバンプ間の隙間に到達するとバンプ間の隙間に残った空気の逃げ場がなくなり(図13(4)参照)、気泡が発生する(図13(5)参照)。この気泡は、封止樹脂の流れに押し流されて半導体素子の中央側(図の右側)に移動し(図13(6)参照)、半導体素子の短辺側(図では下側)に流されていく(図13(7)参照)。
【0074】
これに対し、図14に示すように、実施の形態5のバンプ構造を用いた場合は、半導体素子のバンプの外側(図の左側)を流れる封止樹脂とバンプの内側(図では右側)を流れる封止樹脂が同時にバンプ間の隙間に到達してバンプ間の隙間に空気が残っても(図14(4)参照)、バンプに設けられた空洞によってバンプ間の隙間に残った空気は隣接する他のバンプ間の隙間(図では下側の隙間)に逃がされる(図14(5)参照)。このため、バンプ間の隙間に残った空気によって気泡が発生することはない(図14(6),(7)参照)。
【0075】
以上のように実施の形態5によれば、バンプ間の空隙においての気泡の発生を防止できる。
【0076】
実施の形態6
図15は本発明の実施の形態6を示す概要図であって、(a)はボンディング構造の拡大上面図、(b)は上記(a)においての断面図、(c)はバンプの上面図、(d)はバンプの断面図である。なお、図15において、図1または図2と同じものあるいは相当するものには同じ符号を付してある。
【0077】
上記図12に示す従来の半導体素子9では、1つの電極パッド内に、略長方体の1つのバンプ10が設けられており、この1つのバンプ10がCOFテープキャリアの1本のインナーリード5にボンディングされている。
【0078】
これに対し、図15に示す実施の形態6のCOF半導体装置の半導体素子9では、1つの電極パッド内に分割された複数のバンプ10(図では2つのバンプ10)が設けられており、これらの分割された複数のバンプ10がCOFテープキャリアの1本のインナーリード5にボンディングされている。この同じ電極パッド内で分割されたバンプ10の間の空間は、シール工程においてバンプ10間の隙間から隣接する他の隙間に空気を逃がす役目を果たす。
【0079】
このように実施の形態6では、1つの電極パッドに複数に分割したバンプ10を設けることによって、バンプ10の両長側間に、空気の逃げ道となる通気構造が形成されている。
【0080】
上記実施の形態5は、バンプに空洞を設けることによって空気の逃げ道となる通気構造を設け、気泡の発生を防止するものであったが、この実施の形態6は、同じ電極パッド内のバンプを分割することによって通気構造を設け、上記実施の形態5と同様の効果を得るものである。
【0081】
この実施の形態6のバンプ構造を用いたシール工程では、上記実施の形態5と同様の封止樹脂の流れにより、気泡の発生を防止できる。また、バンプの分割によって空気の逃げ道となる通気構造を設けるので、上記実施の形態5よりもバンプの形成が容易になる。
【0082】
以上のように実施の形態6によれば、上記実施の形態5と同様の効果が得られるととともに、上記実施の形態5よりもバンプの形成が容易になる。
【0083】
実施の形態7
図16は本発明の実施の形態7を示す概要図であって、(a)はボンディング構造の拡大上面図、(b)は上記(a)においての断面図である。なお、図16において、図1または図2と同じものあるいは相当するものには同じ符号を付してある。
【0084】
上記図12に示す従来の半導体素子9では、略長方体のバンプ10は、電極パッドの配列方向(バンプの配列方向、半導体素子側面の方向)に対して略垂直な方向に延びている。
【0085】
これに対し、図16に示す実施の形態7の半導体素子9では、略長方体のバンプ10は、その両長側面が半導体素子側面の方向に対して斜め方向に延びる傾斜面からなる。つまり、バンプ10は、半導体素子側面の方向に対して斜め方向に延びている。この斜め方向に設けられたバンプ10は、シール工程においてバンプ10間の隙間に空気が残らないように封止樹脂の流れを誘導する役目を果たす。
【0086】
上記の斜め方向には、半導体素子側面に対して略水平方向および略垂直方向は含まない。また、上記の斜め方向は、例えば、シール工程において図16(a)の半導体素子の左辺に沿って封止樹脂供給用ニードルが上から下に動くとき、左下がりの方向である。
【0087】
上記図13に示すように、従来のバンプ構造を用いた場合は、バンプの両側に同時に封止樹脂が流れ込むと、空気の逃げ道がなくなり、バンプ間の隙間に残った空気によって気泡が発生する。
【0088】
図17は実施の形態7のバンプ構造を用いたシール工程での封止樹脂の流れ方を示す図である。図17に示すように、実施の形態7のバンプ構造を用いた場合は、樹脂の流れる方向に対してバンプが斜め方向に設けられているため、バンプの内側(図では右側)の封止樹脂がバンプの外側(図では左側)の封止樹脂よりも早くバンプ間の隙間に流れ込む(図17(2)等参照)。これよって、バンプ間の隙間の空気を押し出しながら、半導体素子の短辺側(図では下側)に流れていく(図17(3)等参照)。
【0089】
もしも、バンプの両側に同時に封止樹脂が到達しても、斜め方向に設けられたバンプによって、封止樹脂の流れがバンプの外側(図では左側)に強制誘導されてるので、気泡は半導体素子9の外周側(図では左側)に流され、品質上および外観上の不良とはならない。
【0090】
以上のように実施の形態7によれば、バンプ間の隙間においての気泡の発生を防止でき、または気泡による不良の発生を防止できる。
【0091】
実施の形態8
図18は本発明の実施の形態8を示す概要図であって、(a)はボンディング構造の拡大上面図、(b)は上記(a)においての断面図である。なお、図18において、図1または図2と同じものあるいは相当するものには同じ符号を付してある。
【0092】
上記図12に示すCOF半導体装置では、半導体素子9の略長方体のバンプ10およびCOFテープキャリアのインナーリード5は、電極パッドの配列方向(バンプの配列方向、半導体素子側面の方向)およびインナーリードの配列方向(COFテープキャリアのレジスト開口部4の辺の方向)に対して略垂直な方向に延びている。
【0093】
これに対し、図18に示す実施の形態8のCOF半導体装置では、半導体素子9の略長方体のバンプ10は、上記実施の形態7(図16参照)と同様に半導体素子側面およびCOFテープキャリアのレジスト開口部4の辺の方向に対して斜め方向に延びている。この斜め方向に設けられたバンプ10は、上記実施の形態7と同様に、シール工程においてバンプ10間の隙間に空気が残らないように封止樹脂の流れを誘導する役目を果たす。
【0094】
また、COFテープキャリアのインナーリード5は、レジスト開口部内の途中で屈曲しており、先端部までのバンプ10とのボンディング部が、半導体素子側面およびレジスト開口部4の辺に対して斜め方向、かつバンプ10と平行な方向に延びたリード部になっている。このバンプ10と平行に斜め方向に延びたリード部は、上記実施の形態7よりもバンプ10との接着面積を広げて接着強度を高める役目を果たす。
【0095】
このように実施の形態8のCOF半導体装置は、上記実施の形態7のCOF半導体装置において、インナーリード5を、レジスト開口部内の途中で屈曲させてバンプ10と平行に斜めに延びるようにしたものである。
【0096】
この実施の形態8のインナーリード構造を用いたILB工程では、上記実施の形態7よりもバンプ10とインナーリード5の接着面積を広げることができるので、接着強度を高めることができる。
【0097】
また、この実施の形態8のバンプ構造を用いたシール工程では、上記実施の形態7と同様の封止樹脂の流れにより、バンプ間に隙間においての気泡の発生またはその気泡による不良の発生を防止できる。
【0098】
以上のように実施の形態8によれば、上記実施の形態7と同様の効果が得られるとともに、バンプとインナーリードの接着強度を高めることができる。
【0099】
実施の形態9
図19は本発明の実施の形態9を示す概要図であって、(a)はボンディング構造の拡大上面図、(b)は上記(a)においての断面図である。なお、図19において、図1または図2と同じものあるいは相当するものには同じ符号を付してある。
【0100】
この実施の形態9のCOF半導体装置では、半導体素子9の略長方体のバンプ10は、上記実施の形態7(図16参照)および上記実施の形態8(図18参照)と同様に半導体素子側面およびCOFテープキャリアのレジスト開口部4の辺の方向に対して斜め方向に延びている。この斜め方向に設けられたバンプ10は、上記実施の形態7および上記実施の形態8と同様にシール工程においてバンプ10間の隙間に空気が残らないように封止樹脂の流れを誘導する役目を果たす。
【0101】
また、COFテープキャリアのインナーリード5は、レジスト開口部内において、COFテープキャリアのレジスト開口部4の辺から先端に至るまで屈曲することなく略直線であり、半導体素子側面およびレジスト開口部4の辺の方向に対して斜め方向、かつバンプ10と平行な方向に延びている。このバンプ10と平行に斜め方向に延びたインナーリード5は、上記実施の形態8と同様にバンプ10との接着面積を広げて接着強度を増加させる役目を果たす。さらに、屈曲することなく略直線で延びたインナーリード5は、バンプ間の隙間に発生した気泡を半導体素子の外周側にスムーズかつ確実に押し流す役目を果たす。
【0102】
このように実施の形態9のCOF半導体装置は、上記実施の形態8のCOF半導体装置において、インナーリード5を、レジスト開口部4の辺から先端に至るまで屈曲することなく略直線でバンプ10と平行な斜め方向に延びるようにしたものである。
【0103】
この実施の形態9のインナーリード構造を用いたILB工程では、上記実施の形態8と同様にバンプ10とインナーリード5の接着面積を広げることができるので、接着強度を高めることができる。また、この実施の形態9のバンプ構造を用いたシール工程では、上記実施の形態7および上記実施の形態8と同様の封止樹脂の流れにより、バンプ間に隙間においての気泡の発生またはその気泡による不良の発生を防止できる。さらに、この実施の形態9の屈曲のないインナーリード構造を用いたシール工程では、バンプ間に隙間に発生した気泡を、インナーリードの屈曲部に停滞させることなく、半導体素子9の外周側にスムーズかつ確実に押し流すことができるので、気泡による不良の発生を確実に防止できる。
【0104】
以上のように実施の形態9によれば、上記実施の形態8と同様の効果が得られるとともに、気泡による不良の発生を確実に防止できる。
【0105】
実施の形態10
図20は本発明の実施の形態10を示す概要図であって、(a)は半導体素子のバンプ構造の拡大上面図、(b)は上記(a)においての断面図である。なお、図20において、図2と同じものあるいは相当するものには同じ符号を付してある。
【0106】
上記図12に示す従来の半導体素子9では、バンプ10は略長方体であり、バンプ10の両長側面は、電極パッドの配列方向(バンプの配列方向、半導体素子側面の方向)に対して略垂直な方向に延びており、バンプ10の両短側面の幅寸法は略同じである。
【0107】
これに対し、図20に示す実施の形態10の半導体素子9では、バンプ10は、半導体素子9の中央側(図では右側)の短側面の幅寸法Lよりも半導体素子9の外周側(図では左側)の短側面の幅寸法が細くなっている。そして、バンプ10の一方の長側面に、斜め方向に延びる傾斜面が設けられている。この傾斜面は、シール工程においてバンプ10間の隙間に空気が残らないように封止樹脂の流れを誘導する役目を果たす。
【0108】
上記の斜め方向には、半導体素子側面に対して略水平方向および略垂直方向は含まない。また、例えば、シール工程において図20(a)の半導体素子の左辺に沿って封止樹脂供給用ニードルが上から下に動くとき、上記傾斜面が設けられる長側面は上側の長側面であり、上記の斜め方向は左下がりの方向である。
【0109】
図21は実施の形態10のバンプ構造を用いたシール工程での封止樹脂の流れ方を示す図である。図21に示すように、実施の形態10のバンプ構造を用いた場合は、バンプの両側に同時に封止樹脂が到達しても、上記図13に示す従来のバンプ構造を用いた場合とは異なり、バンプの一方の長側面に設けられた傾斜面(図ではバンプの上側の長側面に設けられた傾斜面)によって、バンプの外側(図では左側)の封止樹脂は半導体素子の短辺側(図では下側)に流れていき、バンプの内側(図では右側)の封止樹脂はバンプ間の隙間を半導体素子の周辺側に斜めに(図では左下側)に流れていくため、バンプ間の空気はバンプの外側(図では左側)に押し出されていく。
【0110】
もしも、バンプ間の隙間に気泡が発生しても、バンプの傾斜により封止樹脂が半導体素子9の外側(図では左側)に誘導されているので、気泡は半導体素子9の外周側(図では左側)に流され、品質上および外観上の不良とはならない。
【0111】
また、上記図16に示す上記実施の形態7のバンプ構造では、バンプ10の両短側面が電極パッドの配列方向(半導体素子側面)に略平行な面になっていないので、上記図17に示す上記実施の形態7のバンプ構造を用いたシール工程では、バンプの両短側面がバンプの両側(図17ではバンプの左側および右側)での封止樹脂の流れの方向に対して略平行にならない。このため、バンプの両短側面がバンプの両側での封止樹脂の流れの妨げになり、シール工程での樹脂封止時間が長くなる。
【0112】
これに対し、実施の形10のバンプ構造では、バンプの両短側面が電極パッドの配列方向(半導体素子側面)に略平行な面になっているので、実施の形態10のバンプ構造を用いた場合は、バンプの両短側面はバンプの両側(図21ではバンプの左側および右側)での封止樹脂の流れの方向に対して略平行になる。このため、バンプの両短側面がバンプの両側での封止樹脂の流れの妨げになることはなく、上記実施の形態7よりもシール工程での樹脂封止時間を短縮できる。
【0113】
以上のように実施の形態10によれば、上記実施の形態7と同様の効果が得られるとともに、上記実施の形態7よりもシール工程での樹脂封止時間を短縮できる。
【0114】
実施の形態11
図22は本発明の実施の形態11を示す概要図であって、(a)はILB工程後のボンディング構造の拡大上面図、(b)は上記(a)においての断面図である。ただし、図22(a)では、インナーリード等のCOFテープキャリアを省略してある。なお、図22において、図1または図2と同じものあるいは相当するものには同じ符号を付してある。
【0115】
図22に示す実施の形態11のCOF半導体装置では、半導体素子9に設けられたバンプ10は長方体ではない略平行6面体であり、バンプ10の両長側面は、上記実施の形態7から9までと同様に半導体素子側面に対して斜め方向に延びた傾斜面になっているが、バンプ10の両短側面は、上記実施の形態10と同様に電極パッドの配列方向(半導体素子側面)に略水平な面になっている。
【0116】
この実施の形態11のバンプ構造を用いたILB工程では、バンプ10の両長側面が傾斜面なっているので、上記実施の形態10よりもバンプ10とインナーリード5の接着面積を広げて接着強度を高めることができる。
【0117】
また、この実施の形態11のバンプ構造を用いたシール工程では、上記実施の形態10と同様の封止樹脂の流れにより、バンプ間に隙間においての気泡の発生またはその気泡による不良の発生を防止できるとともに、上記実施の形態7よりもシール工程での樹脂封止時間を短縮できる。
【0118】
以上のように実施の形態11によれば、上記実施の形態10と同様の効果が得られるとともに、上記実施の形態10よりもバンプとインナーリードの接着強度を高めることができる。
【0119】
実施の形態12
図23は本発明の実施の形態12を示す概要図であって、シール工程での封止樹脂の流れ方を示す図である。図23では、封止樹脂供給用ニードルの位置を黒丸で示し、上記ニードルの軌跡(封止樹脂の吐出軌跡)を矢印で示している。
【0120】
従来のシール工程では、1つのCOF半導体装置について1本の樹脂吐出用ニードルを用いて封止樹脂を塗布および充填する。そして、この1本のニードルの軌跡(封止樹脂の吐出軌跡)は、上記図6に示す短辺→長辺→短辺の一方通行一筆書き、あるいは長辺一辺の一方通行一筆書きである。
【0121】
これに対し、図23に示すように、実施の形態12のシール工程では、1つのCOF半導体装置について2本のニードルを用いて、封止樹脂を塗布および充填する。
【0122】
まず、半導体素子の一方の短辺(図では上辺)の中央部に2本のニードルを位置させ、それぞれのニードルから封止樹脂の吐出を開始する(図23(1)参照)。そして、それぞれのニードルを、互いに逆方向にこの短辺とそれぞの長辺とのコーナーまで、封止樹脂を吐出させながら動かす(図23(2)参照)。
【0123】
それぞれのニードルがコーナーに達したら、今度は、それぞれのニードルを、それぞれ異なる長辺に沿って、長辺と他方の短辺とのコーナーまで、封止樹脂を吐出させながら動かす(図23(3),(4),(5),(6))。
【0124】
このように、2本のニードルで2つの長辺から封止樹脂を吐出することにより、半導体素子の表面において封止樹脂の流れの速度が著しく遅い領域をなくし、半導体素子9表面への樹脂の流れ込み速度とニードルの移動速度を合わせることにより、半導体素子表面を流れる封止樹脂の先頭部において、空気の巻き込み(封止樹脂のくびれ)を生じずに、封止樹脂の流し込みができるので、半導体素子の表面とCOFテープキャリアの間の空気の逃げ道を塞ぐことなく、半導体素子の表面の空気残りを防止する。
【0125】
また、従来の方法では、封止樹脂の吐出がなされない辺側のレジスト開口部の周辺部に封止樹脂が充填されないこともあったが、2本のニードルで2つの長辺から封止樹脂を吐出することにより、封止樹脂未充填による不良の発生を防止できる。
【0126】
このとき、それぞれのニードルは、半導体素子9の表面を流れている封止樹脂の速度と同等もしくは遅い速度にて動かすことが望ましい。これは、半導体素子9の表面の空気残りを確実に防止するためであり、半導体素子の側面の封止樹脂が半導体素子の表面とCOFテープキャリアの間の空気の逃げ道を塞ぐことを確実に防止するためである。
【0127】
それぞれのニードルが他方の短辺とのコーナーに達したら、他方の短辺に沿ってこの他方の短辺の中央部まで、封止樹脂を吐出させながら動かす(図23(7),(8))。この他方の短辺の吐出時も、長辺での吐出時と同等に、半導体素子9の表面の封止樹脂の広がり速度と同等もしくは遅い速度でニードルを動かすことが望ましい。
【0128】
以上のように実施の形態12によれば、気泡の発生および封止樹脂未充填の発生を防止できる。
【0129】
【発明の効果】
以上説明したように本発明によれば、樹脂封止時の気泡の発生を防止し、気泡のない高品質なCOF半導体装置を実現できるという効果がある。
【図面の簡単な説明】
【図1】本発明を適用するCOFテープキャリアの概要図である。
【図2】本発明を適用するCOF半導体装置の概要図である。
【図3】ILB工程の概要を説明する断面図である。
【図4】本発明を適用するシール工程の概要を説明する図である。
【図5】本発明の実施の形態1を示す概要図である。
【図6】従来のCOFテープキャリアを用いたシール工程での封止樹脂の流れ方を示す図である。
【図7】本発明の実施の形態1のCOFテープキャリアを用いたシール工程での封止樹脂の流れ方を示す図である。
【図8】本発明の実施の形態2を示す概要図である。
【図9】本発明の実施の形態3を示す概要図である。
【図10】本発明の実施の形態4を示す概要図である。
【図11】本発明の実施の形態5を示す概要図である。
【図12】従来のCOF半導体装置を示す概要図である。
【図13】従来のバンプ構造を用いたシール工程での封止樹脂の流れ方を示す図である。
【図14】本発明の実施の形態5のバンプ構造を用いたシール工程での封止樹脂の流れ方を示す図である。
【図15】本発明の実施の形態6を示す概要図である。
【図16】本発明の実施の形態7を示す概要図である。
【図17】実施の形態7のバンプ構造を用いたシール工程での封止樹脂の流れ方を示す図である。
【図18】本発明の実施の形態8を示す概要図である。
【図19】本発明の実施の形態9を示す概要図である。
【図20】本発明の実施の形態10を示す概要図である。
【図21】本発明の実施の形態10のバンプ構造を用いたシール工程での封止樹脂の流れ方を示す図である。
【図22】本発明の実施の形態11を示す概要図である。
【図23】本発明の実施の形態12を示す概要図である。
【符号の説明】
1 テープ基材、 2 金属配線材、 3 レジスト、 4 レジスト開口部、 5 インナーリード、 6 入力端子部、 7 出力端子部、 8 パーフォレーション、 9 半導体素子、 10 バンプ、 11 ボンディングツール、 12 ボンディングステージ、 13 封止樹脂供給用シリンジ、 14封止樹脂供給用ニードル、 15 封止樹脂、 16 ダミー配線、 17 凹凸加工の凹部、 18 ウェハーコート、 19 半導体素子内配線、 20空洞、 21 半導体素子内ダミー配線。
Claims (22)
- COF構造の半導体装置に用いられるCOFテープキャリアにおいて、
半導体素子搭載のためのレジスト開口部内の表面に、上記レジスト開口部の辺の方向に対してそれぞれ斜め方向に延びた凹部および凸部からなる凹凸構造を設けた
ことを特徴とするCOFテープキャリア。 - 請求項1記載のCOFテープキャリアにおいて、
上記凹凸構造が、金属配線材からなるダミー配線を設けることによって形成されていることを特徴とするCOFテープキャリア。 - 請求項1記載のCOFテープキャリアにおいて、
上記凹凸構造が、テープ基材を凹凸加工を施すことによって形成されていることを特徴とするCOFテープキャリア。 - 請求項1記載のCOFテープキャリアにおいて、
上記凹凸構造が、インナーリード配置領域の内側に設けられていることを特徴とするCOFテープキャリア。 - COF構造の半導体装置に用いられるCOFテープキャリアにおいて、
半導体素子搭載のためのレジスト開口部内に設けられるインナーリードに、上記レジスト開口部の辺の方向に対して斜め方向に延びるリード部を設けた
ことを特徴とするCOFテープキャリア。 - 請求項5記載のCOFテープキャリアにおいて、
上記インナーリードが、その途中で屈曲して先端まで上記斜め方向に延びていることを特徴とするCOFテープキャリア。 - 請求項5記載のCOFテープキャリアにおいて、
上記インナーリードが、上記レジスト開口部の辺から先端まで略直線で上記斜め方向に延びていることを特徴とするCOFテープキャリア。 - COF構造の半導体装置に用いられる半導体素子において、
半導体素子表面に、半導体素子側面の方向に対してそれぞれ斜め方向に延びた凹部および凸部からなる凹凸構造を設けたことを特徴とする半導体素子。 - 請求項8記載の半導体素子において、
上記凹凸構造が、半導体素子表面の保護材に凹凸加工を施すことによって形成されている
ことを特徴とする半導体素子。 - 請求項8記載の半導体素子において、
上記凹凸構造が、電気的機能のないダミー配線を施すことによって形成されていることを特徴とする半導体素子。 - 請求項8記載の半導体素子において、
上記凹凸構造が、バンプ配置領域の内側に設けられていることを特徴とする半導体素子。 - COF構造の半導体装置に用いられる半導体素子において、
電極パッドに設けられるバンプの両長側面間に、空気の逃げ道となる通気構造を設けたことを特徴とする半導体素子。 - 請求項12記載の半導体素子において、
上記通気構造が、バンプにその両長側面間を貫く空洞を設けることによって形成されていることを特徴とする半導体素子。 - 請求項12記載の半導体素子において、
上記通気構造が、同じ電極パッド内に複数のバンプを分割して設けることによって形成されていることを特徴とする半導体素子。 - COF構造の半導体装置に用いられる半導体素子において、
電極パッドに設けられるバンプの長側面に、半導体素子側面の方向に対して斜め方向に延びる傾斜面を設けたことを特徴とする半導体素子。 - 請求項15記載の半導体素子において、
上記バンプの両長側面が、上記傾斜面からなることを特徴とする半導体素子。 - 請求項15記載の半導体素子において、
上記バンプのいずれか一方の長側面に、上記傾斜面が設けられていることを特徴とする半導体素子。 - 請求項16または17に記載の半導体素子において、
上記バンプの両短側面が、電極パッドの配列方向に略平行な面からなる
ことを特徴とする半導体素子。 - COF構造の半導体装置において、
請求項1から7までのいずれかに記載のCOFテープキャリアを使用したことを特徴とする半導体装置。 - COF構造の半導体装置において、
請求項8から18までのいずれかに記載の半導体素子を使用したことを特徴とする半導体装置。 - COF構造の半導体装置において、
請求項5記載のCOFテープキャリアと、請求項16記載の半導体素子とを使用したことを特徴とする半導体装置。 - COF構造の半導体装置の製造方法において、
COFテープキャリアと半導体素子の間の封止樹脂を吐出するニードルを、1の半導体装置について複数本用意し、
上記複数本のニードルを互いに異なる位置で上記封止樹脂を吐出しながら同時に動かすことによって、上記1つの半導体素子に封止樹脂を塗布する
ことを特徴とする半導体装置の製造方法。
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006324602A (ja) * | 2005-05-20 | 2006-11-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2009081173A (ja) * | 2007-09-25 | 2009-04-16 | Oki Semiconductor Co Ltd | Cofパッケージ及びそれに用いるテープ基板 |
WO2010146884A1 (ja) * | 2009-06-16 | 2010-12-23 | シャープ株式会社 | 半導体チップおよびその実装構造 |
KR101468518B1 (ko) * | 2007-02-20 | 2014-12-03 | 스미토모 긴조쿠 고잔 가부시키가이샤 | 칩 온 필름용 배선기판과 그 제조방법, 및 칩 온 필름 |
KR20180029209A (ko) * | 2010-05-14 | 2018-03-20 | 소니 주식회사 | 반도체 장치 및 그 제조 방법 및 전자 기기 |
KR20190130699A (ko) * | 2018-05-14 | 2019-11-25 | 삼성디스플레이 주식회사 | 표시 장치 |
Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TW200703606A (en) * | 2005-07-15 | 2007-01-16 | Siliconware Precision Industries Co Ltd | Semiconductor package and fabrication method thereof |
US20070087481A1 (en) * | 2005-10-19 | 2007-04-19 | Himax Technologies, Inc. | Underfill aiding process for a tape |
JP4378387B2 (ja) * | 2007-02-27 | 2009-12-02 | Okiセミコンダクタ株式会社 | 半導体パッケージ及びその製造方法 |
JP4438006B2 (ja) * | 2007-03-30 | 2010-03-24 | Okiセミコンダクタ株式会社 | 半導体装置及び半導体装置の製造方法 |
US8283756B2 (en) * | 2007-08-20 | 2012-10-09 | Infineon Technologies Ag | Electronic component with buffer layer |
TW200926380A (en) * | 2007-12-10 | 2009-06-16 | Powertech Technology Inc | Semiconductor package and substrate for the same |
WO2011147099A1 (en) * | 2010-05-28 | 2011-12-01 | Huawei Technologies Co.,Ltd. | Arrangement with chip and carrier |
JP5962285B2 (ja) * | 2012-07-19 | 2016-08-03 | 日亜化学工業株式会社 | 発光装置およびその製造方法 |
US10964644B2 (en) | 2018-04-02 | 2021-03-30 | Kunshan Go-Visionox Opto-Electronics Co., Ltd. | Array substrate, chip on film, and alignment method |
CN108493183B (zh) * | 2018-04-02 | 2020-05-08 | 昆山国显光电有限公司 | 一种阵列基板、覆晶薄膜及其对位方法及显示装置 |
KR102471275B1 (ko) * | 2019-01-24 | 2022-11-28 | 삼성전자주식회사 | 칩 온 필름(cof) 및 이의 제조방법 |
Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0356136U (ja) * | 1989-10-02 | 1991-05-30 | ||
JPH04137630A (ja) * | 1990-09-28 | 1992-05-12 | Seiko Epson Corp | 半導体装置 |
JPH04258126A (ja) * | 1991-02-13 | 1992-09-14 | Fujitsu Ltd | 半導体装置 |
JPH05182971A (ja) * | 1992-01-06 | 1993-07-23 | Sharp Corp | チップと基板の電極構造およびマルチチップモジュール |
JPH0831885A (ja) * | 1994-07-12 | 1996-02-02 | Sony Corp | 半導体装置の製造方法とリード集積体 |
JPH10107068A (ja) * | 1996-09-26 | 1998-04-24 | Nec Corp | Tab型半導体装置 |
JPH10321667A (ja) * | 1997-05-16 | 1998-12-04 | Ricoh Co Ltd | 半導体装置 |
JP2000124255A (ja) * | 1998-10-12 | 2000-04-28 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
JP2000353716A (ja) * | 1999-06-14 | 2000-12-19 | Matsushita Electronics Industry Corp | 半導体装置およびその製造方法ならびに半導体装置が実装されたモジュール |
JP2001144146A (ja) * | 1999-11-10 | 2001-05-25 | Hitachi Cable Ltd | Tabテープ及びそれを用いた半導体装置 |
JP2001358170A (ja) * | 2000-06-15 | 2001-12-26 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP2002124526A (ja) * | 2000-10-13 | 2002-04-26 | Sharp Corp | チップ・オン・フィルム用テープおよび半導体装置 |
JP2002158309A (ja) * | 2000-11-20 | 2002-05-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2002261116A (ja) * | 2000-12-25 | 2002-09-13 | Hitachi Ltd | 半導体装置およびその製造方法ならびに半導体製造装置 |
JP2003068804A (ja) * | 2001-08-22 | 2003-03-07 | Mitsui Mining & Smelting Co Ltd | 電子部品実装用基板 |
Family Cites Families (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3140330B2 (ja) | 1995-06-08 | 2001-03-05 | 松下電子工業株式会社 | 半導体装置の製造方法 |
US6509630B1 (en) * | 1999-03-11 | 2003-01-21 | Seiko Epson Corporation | Flexible interconnecting substrate, film, carrier, tape-shaped semiconductor device, semiconductor device and method of manufacturing the same, circuit board, and electronic equipment |
JP2001358165A (ja) | 2000-06-16 | 2001-12-26 | Matsushita Electric Ind Co Ltd | 半導体素子及びその半導体素子が実装された液晶表示装置 |
-
2002
- 2002-09-30 JP JP2002285730A patent/JP3544970B2/ja not_active Expired - Fee Related
-
2003
- 2003-06-03 US US10/452,297 patent/US6809406B2/en not_active Expired - Fee Related
Patent Citations (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH0356136U (ja) * | 1989-10-02 | 1991-05-30 | ||
JPH04137630A (ja) * | 1990-09-28 | 1992-05-12 | Seiko Epson Corp | 半導体装置 |
JPH04258126A (ja) * | 1991-02-13 | 1992-09-14 | Fujitsu Ltd | 半導体装置 |
JPH05182971A (ja) * | 1992-01-06 | 1993-07-23 | Sharp Corp | チップと基板の電極構造およびマルチチップモジュール |
JPH0831885A (ja) * | 1994-07-12 | 1996-02-02 | Sony Corp | 半導体装置の製造方法とリード集積体 |
JPH10107068A (ja) * | 1996-09-26 | 1998-04-24 | Nec Corp | Tab型半導体装置 |
JPH10321667A (ja) * | 1997-05-16 | 1998-12-04 | Ricoh Co Ltd | 半導体装置 |
JP2000124255A (ja) * | 1998-10-12 | 2000-04-28 | Matsushita Electronics Industry Corp | 半導体装置及びその製造方法 |
JP2000353716A (ja) * | 1999-06-14 | 2000-12-19 | Matsushita Electronics Industry Corp | 半導体装置およびその製造方法ならびに半導体装置が実装されたモジュール |
JP2001144146A (ja) * | 1999-11-10 | 2001-05-25 | Hitachi Cable Ltd | Tabテープ及びそれを用いた半導体装置 |
JP2001358170A (ja) * | 2000-06-15 | 2001-12-26 | Hitachi Ltd | 半導体装置及びその製造方法 |
JP2002124526A (ja) * | 2000-10-13 | 2002-04-26 | Sharp Corp | チップ・オン・フィルム用テープおよび半導体装置 |
JP2002158309A (ja) * | 2000-11-20 | 2002-05-31 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP2002261116A (ja) * | 2000-12-25 | 2002-09-13 | Hitachi Ltd | 半導体装置およびその製造方法ならびに半導体製造装置 |
JP2003068804A (ja) * | 2001-08-22 | 2003-03-07 | Mitsui Mining & Smelting Co Ltd | 電子部品実装用基板 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2006324602A (ja) * | 2005-05-20 | 2006-11-30 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP4708090B2 (ja) * | 2005-05-20 | 2011-06-22 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
KR101468518B1 (ko) * | 2007-02-20 | 2014-12-03 | 스미토모 긴조쿠 고잔 가부시키가이샤 | 칩 온 필름용 배선기판과 그 제조방법, 및 칩 온 필름 |
JP2009081173A (ja) * | 2007-09-25 | 2009-04-16 | Oki Semiconductor Co Ltd | Cofパッケージ及びそれに用いるテープ基板 |
JP4588748B2 (ja) * | 2007-09-25 | 2010-12-01 | Okiセミコンダクタ株式会社 | Cofパッケージ |
US8058713B2 (en) | 2007-09-25 | 2011-11-15 | Oki Semiconductor Co., Ltd. | COF package and tape substrate used in same |
WO2010146884A1 (ja) * | 2009-06-16 | 2010-12-23 | シャープ株式会社 | 半導体チップおよびその実装構造 |
JP5539346B2 (ja) * | 2009-06-16 | 2014-07-02 | シャープ株式会社 | 半導体チップおよびその実装構造 |
KR20180029209A (ko) * | 2010-05-14 | 2018-03-20 | 소니 주식회사 | 반도체 장치 및 그 제조 방법 및 전자 기기 |
KR101902731B1 (ko) | 2010-05-14 | 2018-09-28 | 소니 주식회사 | 반도체 장치 및 그 제조 방법 및 전자 기기 |
KR20190130699A (ko) * | 2018-05-14 | 2019-11-25 | 삼성디스플레이 주식회사 | 표시 장치 |
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