JP2001144146A - Tabテープ及びそれを用いた半導体装置 - Google Patents

Tabテープ及びそれを用いた半導体装置

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Abstract

(57)【要約】 【課題】気泡がTABテープの回路パターンと接着剤と
の間に混入するのを防止し、更なる信頼性、放射熱性の
向上を実現したスティフナ付きのTABテープ及びT−
BGA半導体装置を提供すること。 【解決手段】樹脂製絶縁フィルム1の片面に、ボンディ
ングパッド部23を含む信号用回路配線4と、デバイス
ホール周囲に設けた給電用回路配線5と、その引き回し
用回路配線53とを含んだ導体回路パターン2を付けた
TABテープ20を、接着剤13を介してスティフナ6
と貼り合わせる。その際、TABテープ表面のボンディ
ングパッド部23からデバイスホール26までのソルダ
ーレジスト3の存在しない領域25中で、信号用回路配
線4、給電用回路配線5、引き回し用回路配線53間
に、1以上のダミーの回路配線体24又はソルダーレジ
スト領域31、32を設け、回路配線体間の距離を小さ
くする。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、スティフナと称さ
れる放熱板兼補強板の付いたTAB(Tape Automated B
onding)テープ及びこれを用いたテープBGA(Ball G
rid Array )半導体装置に関するものである。
【0002】
【従来の技術】従来のT−BGA(Tape BGA)構造の半
導体装置を図5に示す。これは、ポリイミド樹脂製絶縁
フィルム1の片面に図6の如く導体回路パターン2を付
けたTABテープ20を、厚さ50μm程度の熱硬化性
接着剤13を介して、中央部に半導体チップ搭載用の凹
部6aを設けてあるスティフナ6と貼り合わせた構造を
有する。このTABテープ20上に形成される導体回路
パターン2には2系統があり、図6の如く設けられた半
田ボールパット部21、引き回しリード部22及びボン
ディングパッド部23を含む信号用回路配線4と、該信
号用回路配線4よりデバイスホール26側の領域25に
おいて、図4の如くデバイスホール26周囲に設けられ
た電源用ライン51及び接地用ライン52の2条から成
る給電用回路配線5とを含む。
【0003】そして、図5の如く上記スティフナ6の凹
部6aに素子固定材(チップ固定用ペースト)14を用
いて半導体チップ9を貼り付け、この半導体チップ9の
電極と前記ボンディングパッド部23とをボンディング
ワイヤ8にて結線し、更に前記半導体チップ9とボンデ
ィングワイヤ8とを封止樹脂10によって封止すること
で構成される。なお、半田ボールパット部21上には半
田ボール7が搭載される。
【0004】図6の斜線部は、TABテープ20の表面
のうち、ソルダーレジスト3の設けられている領域を示
す。図示するように、ソルダーレジスト3はTABテー
プ20の全域に設けられるのではない。中央のデバイス
ホール26の周辺に集約的に位置するインナーリードか
ら成るボンディングパッド部23及びそれよりデバイス
ホール26側の領域25には、ソルダーレジスト3が設
けられていない。また、半田ボールパット部21はソル
ダーレジスト3の存在しない領域によって円形状に形成
されている。
【0005】このように、現在のところT−BGA構造
の半導体装置に用いられるTABテープには、ボンディ
ングパッド部23から内側(凹部6aによるキャビティ
側)の領域にはソルダーレジストが塗布されていない。
【0006】
【発明が解決しようとする課題】しかしながら、TAB
テープのボンディングパッド部23から内側(凹部6a
側)にソルダーレジストが塗布されていないことに起因
して、次のような課題が存在している。
【0007】即ち、従来の半導体装置では、TABテー
プとスティフナとしての銅製放熱板とを接着する層に、
厚さ50μm程度の熱硬化性接着剤を配している。ま
た、この熱硬化性接着剤をTABテープに接着する方法
としては、ロールラミネータにて熱及び圧力をかけなが
ら接着している。
【0008】しかし、導体回路パターンのうち、半導体
チップとワイヤボンディング等により電気的接続を行う
ボンディングパッド部等の回路配線領域の表面には、ソ
ルダーレジストを設けることができないため、ソルダー
レジストの厚さ分の段差が生じてしまい、且つ回路配線
間の谷間では更にソルダーレジストからの段差が大きく
なってしまう。
【0009】この段差の存在により、ロールラミネータ
から接着に必要な圧力がかかりにくく、圧着不足によ
り、TABテープと接着剤との間に気泡が混入してしま
う場合がある。特にそのボイド発生現象の度合いは、信
号用回路配線や給電用回路配線といった回路配線体間の
距離及び回路配線体とソルダーレジスト間の距離に比例
し、使用する材料や製造条件に影響されるが、前記距離
が0.2mm以上で気泡混入が発生しやすい。
【0010】前記気泡は完成した半導体装置の耐湿性等
の信頼性に悪影響を及ぼし、また気泡が回路配線体と接
着剤との間に混入した場合は、ボンディング性に悪影響
を及ぼす。
【0011】そこで本発明の目的は、上記課題を解決
し、気泡がTABテープの回路パターンと接着剤との間
に混入するのを防止し、更なる信頼性、放射熱性の向上
を実現したスティフナ付きのTABテープ及びT−BG
A半導体装置を提供することにある。
【0012】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、次のように構成したものである。
【0013】(1)請求項1に記載の発明は、デバイス
ホールを有する樹脂製絶縁フィルムの片面に、半田ボー
ルパット部、引き回しリード部及びボンディングパッド
部を含む信号用回路配線と、該信号用回路配線よりデバ
イスホール側の領域のデバイスホール周囲に設けた給電
用回路配線と、該給電用回路配線への引き出し用回路配
線とを含んだ導体回路パターンを付けたTABテープで
あって、TABテープ表面のボンディングパッド部から
デバイスホールまでをソルダーレジストの存在しない領
域としたものを、接着剤を介して、中央部に半導体チッ
プ搭載用の凹部を設けてあるスティフナと貼り合わせて
構成されるスティフナ付きTABテープにおいて、前記
TABテープ表面のボンディングパッド部からデバイス
ホールまでのソルダーレジストの存在しない領域中であ
って、前記信号用回路配線と給電用回路配線と引き回し
用回路配線との間に存在する領域中に、1以上のダミー
の回路配線体又はソルダーレジスト領域を設けたことを
特徴とする。
【0014】ここで、上記ダミーの回路配線体又はソル
ダーレジスト領域(以上必要に応じて「ダミーの回路配
線体等」と略称する)は、信号用回路配線と給電用回路
配線と引き回し用回路配線との間に存在する領域中に設
けられればよく、上記ダミーの回路配線体等が、信号用
回路配線のボンディングパッド部、電源接地用回路配線
又は引き回し用回路配線のうち、それらの1つに接触し
た状態、又は、それらの1つから延在した形のいずれの
形態で設けられていても良い。
【0015】このようにダミーの回路配線体又はソルダ
ーレジスト領域を追加的に設けることにより、元の信号
用回路配線(ボンディングパッド部)、給電用回路配
線、引き回し用回路配線といった回路配線体の周囲に最
短距離で存在する部材までの距離が小さくなる。即ち、
元の信号用回路配線、給電用回路配線、引き回し用回路
配線といった回路配線体の近傍に、ダミーの回路配線体
又はソルダーレジスト領域が、上記最短距離で存在する
部材として出現することから、TABテープ上に最短距
離で存在する部材として存在する2部材間の間隔は、元
の回路配線体間の比較的広い間隔であったものが、これ
に代わって、これらの回路配線体とダミーの回路配線体
又はソルダーレジスト領域と間の比較的狭い間隔とな
る。
【0016】既に述べたように、ロールラミネータで熱
及び圧力をかけながら、熱硬化性接着剤をTABテープ
上に接着する際、TABテープと接着剤の間に気泡が混
入する現象が生ずるが、これは回路配線間の距離及び回
路配線とソルダーレジスト間の距離に比例して発生し易
い。そこで、上記のようにダミーの回路配線体又はソル
ダーレジスト領域を追加的に設けて、この距離を小さく
することにより、ボイドの発生を抑えることができる。
【0017】本発明のTABテープにおいて、前記ダミ
ーの回路配線体又はソルダーレジスト領域は、前記信号
用回路配線のボンディングパッド部と前記給電用回路配
線との間に設けてもよいし(請求項2)、前記信号用回
路配線のボンディングパッド部と前記引き回し用回路配
線との間に設けてもよいし(請求項3)、前記給電用回
路配線を構成する電源用ライン及び接地用ライン間に設
けてもよい(請求項4)。
【0018】また、本発明のTABテープは、前記TA
Bテープ表面のボンディングパッド部から前記デバイス
ホールまでのソルダーレジストの存在しない領域中で、
前記給電用回路配線上に、前記信号用回路配線の存在す
る領域の第1のソルダーレジストとの段差をなくすよう
に第2のソルダーレジストを塗布すると共に、前記ダミ
ーの回路配線体又はソルダーレジスト領域として、前記
ボンディングパッド部と前記第2のソルダーレジストと
の間に設けたダミーの回路配線体又はソルダーレジスト
領域を含ませた形態をも含む(請求項5)。
【0019】更に、本発明のTABテープは、前記信号
用回路配線のボンディングパッド部間に、ダミーの回路
配線体又はソルダーレジスト領域を設けた形態をも含
む。
【0020】(2)請求項6に記載の発明は、請求項
1、2、3、4又は5記載のTABテープにおいて、前
記ダミーの回路配線体又はソルダーレジスト領域を、そ
の周囲の信号用回路配線、給電用回路配線、引き回し用
回路配線又はソルダーレジストのうちの最も近い部位ま
での間の間隔が0.15mm以内となるように設けたこと
を特徴とする。
【0021】TABテープと接着剤の間に気泡が混入す
る現象は、TABテープ上に存在する回路配線間の距離
及び回路配線とソルダーレジスト間の距離に比例し、特
に上記距離が0.2mm以上で気泡混入が発生し易い。そ
こで、この請求項6のように、上記ダミーの回路配線体
又はソルダーレジスト領域を、その周囲の信号用回路配
線、給電用回路配線、引き回し用回路配線又はソルダー
レジストのうちの最も近い部位までの間の間隔が0.1
5mm以内となるように設けると、気泡混入の発生をより
有効に防止することができる。
【0022】(3)請求項7に記載の発明は、請求項6
記載のTABテープにおいて、前記TABテープとステ
ィフナとを貼り合わせる接着剤層の厚さを100μm以
上としたことを特徴とする。
【0023】このようにTABテープとスティフナとを
貼り合わせる接着剤層の厚さを100μm以上とし、従
来より厚くすることにより、ロールラミネータの圧力を
確実に接着剤に伝えることができ、より有効にボイドの
発生を防止することができる。
【0024】(4)請求項8に記載の発明は、デバイス
ホールを有する樹脂製絶縁フィルムの片面に、半田ボー
ルパット部、引き回しリード部及びボンディングパッド
部を含む信号用回路配線と、該信号用回路配線よりデバ
イスホール側の領域のデバイスホール周囲に設けた給電
用回路配線と、該給電用回路配線への引き回し用回路配
線とを含んだ導体回路パターンを付けたTABテープで
あって、TABテープ表面のボンディングパッド部から
デバイスホールまでをソルダーレジストの存在しない領
域としたものを、接着剤を介して、中央部に半導体チッ
プ搭載用の凹部を設けてあるスティフナと貼り合わせ、
そのスティフナの凹部に半導体チップを設け、その半導
体チップの電極と前記ボンディングパッド部とをワイヤ
ボンディングした半導体装置において、前記TABテー
プ表面のボンディングパッド部から前記デバイスホール
までのソルダーレジストの存在しない領域中で、前記給
電用回路配線上に、前記信号用回路配線の存在する領域
の第1のソルダーレジストとの段差をなくすように第2
のソルダーレジスト領域を設けると共に、前記ボンディ
ングパッド部と前記給電用回路配線との間、前記ボンデ
ィングパッド部と引き回し用回路配線との間、前記ボン
ディングパッド部と前記第2のソルダーレジスト領域と
の間、及び前記給電用回路配線を構成する電源用ライン
及び接地用ライン間に、ダミーの回路配線体又はソルダ
ーレジスト領域を設けたことを特徴とする。
【0025】この構成によれば、給電用回路配線上に第
2のソルダーレジスト領域等を設けて、前記信号用回路
配線の存在する領域の第1のソルダーレジストとの段差
をなくしているので、熱硬化性接着剤をTABテープ上
に接着する際に、ロールラミネータによる接着に必要な
圧力が容易に得られるようになる。また、ダミーの回路
配線体又はソルダーレジスト領域を、前記ボンディング
パッド部と前記給電用回路配線との間、前記ボンディン
グパッド部と前記給電用回路配線との間、前記ボンディ
ングパッド部と前記第2のソルダーレジスト領域との
間、及び前記給電用回路配線を構成する電源用ライン及
び接地用ライン間に設け、これら部材間の距離を小さく
したので、熱硬化性接着剤をTABテープ上に接着する
際に、TABテープと接着剤の間に気泡が混入しなくな
る。よって、ボイドの発生をなくし、半導体装置の信頼
性を向上させることができる。
【0026】この半導体装置の発明においても、前記ダ
ミーの回路配線体又はソルダーレジスト領域は、その周
囲の信号用回路配線、給電用回路配線、引き回し用回路
配線又はソルダーレジストのうちの最も近い部位までの
間の間隔が、0.15mm以内となるように設け(請求項
9)、更には、前記TABテープとスティフナとを貼り
合わせる接着剤層の厚さを100μm以上とする(請求
項10)ことが好ましい。これらにより、ボイドの発生
をより有効に防止することができるからである。
【0027】<本発明の要点>本発明の要点は、次の点
にある。即ち、従来では、回路配線表面部の段差の影響
により、前記段差部はロールラミネータにて接着に必要
な圧力がかかりにくく、TABテープと接着剤の間に気
泡が混入してしまい、半導体装置の耐湿性等の信頼性に
悪影響を及ぼし、また気泡が回路配線と接着剤との間に
混入した場合は、ボンディング性に悪影響を及ぼす。こ
の対策として、本発明では、ダミーの回路配線体を気泡
防止用に設けるか、またはソルダーレジスト領域を設け
るか、または接着剤の厚さを従来より厚くするのであ
る。
【0028】
【発明の実施の形態】以下、本発明を図示の実施形態に
基づいて説明する。
【0029】図1は本発明のTABテープの詳細を示す
部分平面図で、図3のA部を拡大して示した図である。
図2はそのTABテープを用いたT−BGA半導体装置
の断面構造を示す図であり、図3は本発明のTABテー
プの外観を示す図である。図4は従来のTABテープの
詳細図で、図1に対応させて示した図である。
【0030】図2のT−BGA構造の半導体装置におい
て、20はTABテープであり、デバイスホールを有す
る厚さ75μm程度のポリイミド樹脂製絶縁フィルム1
の片面に、厚さ10μm程度の熱硬化性接着剤12によ
って、20μm程度の厚みを有する銅箔、例えば日本電
解製銅箔SLPもしくは三井金属鉱業(株)製電解銅箔
FQ−VLPから成る導体回路パターン2を付け、更に
その上を、露光・現像によりパターンの形成される15
μm程度のソルダーレジスト3により、デバイスホール
周辺を残して被うことにより構成される。
【0031】このTABテープ20上に形成される導体
回路パターン2には2系統があり、図6の如く設けられ
た半田ボールパット部21、引き回しリード部22及び
ボンディングパッド部23を含む信号用回路配線4と、
該信号用回路配線4よりデバイスホール26側の領域2
5において、図3の如くデバイスホール26周囲に設け
られた電源用ライン51及び接地用ライン52の2条か
ら成る給電用回路配線5と、該給電用回路配線への引き
回し用回路配線53とを含む。
【0032】ソルダーレジスト3の設けられる領域は導
体回路パターン2の全部ではなく、TABテープ表面の
ボンディングパッド部23からデバイスホール26まで
は、ソルダーレジスト3の存在しない領域25となって
いる。
【0033】このTABテープ20は、厚さ100μm
程度の熱硬化性接着剤13を介して、中央部に半導体チ
ップ搭載用の凹部6aを設けてあるスティフナ6と貼り
合わせられ、以てスティフナ付きTABテープが構成さ
れる。
【0034】図2のT−BGA構造の半導体装置は、こ
のスティフナ付きTABテープのスティフナ6の凹部6
aに半導体チップ9を設け、その半導体チップ9の電極
と上記ボンディングパッド部23とをワイヤボンディン
グした構造を有する。即ち、上記スティフナ6の凹部6
aに素子固定材(チップ固定用ペースト)14を用いて
半導体チップ9を貼り付け、この半導体チップ9の電極
と前記ボンディングパッド部23とをボンディングワイ
ヤ8にて結線し、更に前記半導体チップ9とボンディン
グワイヤ8とを封止樹脂10によって封止することで、
半導体装置が構成される。なお、半田ボールパット部2
1上には半田ボール7が搭載される。
【0035】この構造の半導体装置は、半導体チップ9
を放熱板上に直接搭載するため、半導体チップ9の動作
中に発生する熱を効果的に発散できるメリットがある。
図2に、上記構成の半導体装置をマザーボード40に搭
載した状態を示す。
【0036】ところで、上記の熱硬化性接着剤13をT
ABテープ20に接着する方法としては、ラミネータに
て熱及び圧力をかけながら接着する。その後、この接着
剤13の設けられたTABテープ20とスティフナ6と
の貼り合わせを行う。
【0037】しかし、導体回路パターン2のうち、半導
体チップとワイヤボンディング等により電気的接続を行
うボンディングパッド部23等の回路配線領域の表面に
は、ソルダーレジスト3を設けることができないため、
ソルダーレジスト3の厚さ分の段差が生じてしまい、且
つ回路配線体間の谷間、即ち信号用回路配線4と給電用
回路配線5(電源用ライン51、接地用ライン52)と
引き回し用回路配線53といった回路配線体の間に存在
する領域においては、更にソルダーレジストからの段差
が大きくなってしまう。このためロールラミネータから
接着に必要な圧力がかかりにくくなり、TABテープ2
0と接着剤13との間に気泡が混入し易くなる。特にそ
のボイド発生の度合いは、上記回路配線体間の距離及び
回路配線体とソルダーレジスト間の距離に比例し、使用
する材料や製造条件に影響されるが、前記距離が0.2
mm以上で気泡混入が発生しやすい。
【0038】そこで、図1に示すように、TABテープ
表面のボンディングパッド部23からデバイスホール2
6までのソルダーレジスト3の存在しない領域25中で
あって、上記信号用回路配線4と給電用回路配線5と引
き回し用回路配線53との間に存在する領域中に、1以
上のダミーの回路配線体又はソルダーレジスト領域を設
ける。
【0039】この実施形態では、図1に示すように、ま
ずTABテープ表面のボンディングパッド部23からデ
バイスホール26までのソルダーレジストの存在しない
領域25において、信号用回路配線4の存在する領域の
第1のソルダーレジスト3との段差をなくすように、給
電用回路配線5上に第2のソルダーレジスト領域3aを
設ける。そして、回路配線体間の谷間の段差を小さくす
るため、信号用回路配線4のボンディングパッド部23
と給電用回路配線5との間にダミーの回路配線体24を
設け、ボンディングパッド部23と上記第2のソルダー
レジスト領域3aとの間にダミーの回路配線体24を設
けている。また、給電用回路配線5を構成する電源用ラ
イン51及び接地用ライン52間にダミーのソルダーレ
ジスト31を設け、そして信号用回路配線のボンディン
グパッド部23と引き回し用回路配線53との間にダミ
ーのソルダーレジスト32を設けている。図示の実施形
態の場合、ダミーの回路配線体24がボンディングパッ
ド部23と接しているが、このように一方の部材から離
して設ける形態に限らず、両方の部材から離して設ける
形態を採ることもできる。
【0040】ここで、上記のダミーの回路配線体24又
はソルダーレジスト領域31、32は、その周囲の信号
用回路配線4、給電用回路配線5、引き回し用回路配線
53又はソルダーレジスト3aのうちの最も近い部位ま
での間の間隔、例えば図1に示す間隔d1、d2、d3
の全てが0.15mm以内となるように設ける。このよう
にすると、上記間隔d1、d2、d3が気泡混入が発生
し易い0.2mmより余裕を見込んだ小さい値に抑えられ
るので、有効にボイドの発生を阻止することができる。
【0041】この作用効果は、上記ダミーの回路配線体
24の代わりにダミーのソルダーレジストを設け、又は
ソルダーレジスト31、32の代わりにダミーの回路配
線体を設けた形態によっても得ることができる。
【0042】更に、この実施形態では、TABテープ2
0とスティフナ6とを貼り合わせる接着剤層13を、従
来の50μmより厚い100μmの厚さとしているの
で、ロールラミネータの圧力を確実に接着剤に伝えるこ
とができ、より有効にボイドの発生を防止することがで
きる。
【0043】次に具体例を示す。
【0044】回路基板は3層TABテープ材で、ポリイ
ミド樹脂製絶縁フィルム1としては75μm厚のフィル
ム(ユーピレックス、宇部興産(株)製)を利用し、接
着剤12として#7100接着剤(東レ(株)製)を約
12μm厚に塗布した後、このベースフィルムに金型に
より図6に示す如くスプロケットホール16及びテバイ
スホール26をパンチング加工して開口した。また、導
体回路パターン2の銅箔は18μm厚のVLP箔(三井
金属鉱業(株)製)、PI層は40μ厚とした。また、
信号用回路配線4上のソルダーレジスト3は約25μm
とした。
【0045】接着剤13は熱可塑性を用い、その厚さは
従来50μm程度を用いるところを厚さ100μmを採
用した。更に、スティフナ6は厚さ0.8mmt の銅材を
使用し、その表面には0.2mg/cm2 程度の酸化膜を有
している。
【0046】回路配線パターン2のうち給電用回路配線
5は、TABテープ表面のボンディングパッド部23よ
りもデバイスホール側の前記信号用回路配線4の存在し
ない領域において、半導体チップ9を囲む形状で電源用
ライン51及び接地用ライン52を形成し、その外側に
信号用回路配線4の配線パターンを形成した。そして、
上記給電用回路配線5上に、上記信号用回路配線4の存
在する領域の第1のソルダーレジスト3との段差をなく
すように、デバイスホール26の周方向に間隔を置いて
第2のソルダーレジスト3aを塗布した。
【0047】次に、TABテープ表面のボンディングパ
ッド部23からデバイスホール26までの領域中で、前
記電源用ライン51及び接地用ライン52のライン間に
ソルダーレジスト31を設け、またデバイスホール26
の内側の部分についてはソルダーレジスト3aを設け、
更に信号用回路配線4と給電用回路配線5の引き回し用
回路配線53とのパターン間にもソルダーレジスト53
を設けた。そして、これらの配線パターン間における最
短距離の部位同士の間隔d1、d2、d3を0.15mm
以下となるようにした。
【0048】また、信号用回路配線パターン間において
もパターン同士の間隔を0.15mm以下になるようにパ
ターンを設けた。
【0049】このダミーのソルダーレジスト31、32
と新規に設けたダミーの回路配線体24のパターンによ
り、パターン間の隙間を埋めたことにより、接着剤13
のラミネート時にローラにより十分な圧力がかかり、且
つ接着剤13を100μmと厚くしたことにより、更に
気泡の混入のないBGA用及びCSP(Chip Scale Pac
kage)用TABテープを製造することができた。
【0050】また、このTABテープを用い、高信頼
性、高放射熱性の半導体装置を製造することができた。
【0051】
【発明の効果】以上説明したように本発明によれば、次
のような優れた効果が得られる。
【0052】(1)請求項1〜7に記載のTABテープ
によれば、TABテープ表面のボンディングパッド部か
らデバイスホールまでのソルダーレジストの存在しない
領域中であって、信号用回路配線と給電用回路配線と引
き回し用回路配線との間に存在する領域中に、1以上の
ダミーの回路配線体又はソルダーレジスト領域を設けた
ので、元の信号用回路配線、給電用回路配線、引き回し
用回路配線といった回路配線体の周囲に最短距離で存在
する部材までの距離が小さくなり、TABテープと接着
剤の間におけるボイドの発生を抑えることができる。
【0053】(2)請求項8に記載の半導体装置によれ
ば、ボンディングパッド部と給電用回路配線との間、ボ
ンディングパッド部と引き回し用回路配線との間、ボン
ディングパッド部と第2のソルダーレジスト領域との
間、及び前記給電用回路配線を構成する電源用ライン及
び接地用ライン間に、ダミーの回路配線体又はソルダー
レジスト領域を設けたので、回路配線体の周囲に最短距
離で存在する部材までの距離が小さくなり、TABテー
プと接着剤の間におけるボイドの発生を抑えることがで
きる。
【0054】(3)請求項6又は9に記載の発明によれ
ば、上記ダミーの回路配線体又はソルダーレジスト領域
を、その周囲の信号用回路配線、給電用回路配線、引き
回し用回路配線又はソルダーレジストのうちの最も近い
部位までの間の間隔を、気泡混入が生じにくい0.15
mm以内となるように設けたので、気泡混入の発生をより
有効に防止することができる。
【0055】(4)請求項7又は10に記載の発明によ
れば、TABテープとスティフナとを貼り合わせる接着
剤層の厚さを100μm以上とし、従来の50μmより
厚くしたので、ロールラミネータの圧力を確実に接着剤
に伝えることができ、より有効にボイドの発生を防止す
ることができる。
【0056】(5)従って、本発明によれば、信頼性及
び放射熱性に優れたBGA、CSP用TABテープ及び
それを用いた半導体装置を製造することが可能となる。
【図面の簡単な説明】
【図1】本発明のTABテープの詳細を示したもので、
図3のA部分の拡大平面図である。
【図2】本発明のTABテープを用いたT−BGA半導
体装置の断面構造を示す図である。
【図3】本発明のTABテープの外観を、一部省略して
示した平面図である。
【図4】従来のTABテープの詳細図で、図1に対応さ
せて示した図である。
【図5】従来のT−BGA半導体装置の断面図である。
【図6】従来のスティフナ付きTABテープの部分平面
図である。
【符号の説明】
1 ポリイミド樹脂製絶縁フィルム 2 導体回路パターン 3 ソルダーレジスト 3a 第2のソルダーレジスト領域 4 信号用回路配線 5 給電用回路配線 6 スティフナ 8 ボンディングワイヤ 9 半導体チップ 13 接着剤 20 TABテープ 21 半田ボールパット部 22 引き回しリード部 23 ボンディングパッド部 24 ダミーの回路配線体 25 領域 26 デバイスホール 31、32 ダミーのソルダーレジスト 51 電源用ライン 52 接地用ライン 53 引き回し用回路配線
フロントページの続き (72)発明者 鈴木 幸雄 茨城県土浦市木田余町3550番地 日立電線 株式会社システムマテリアル研究所内 (72)発明者 高萩 茂治 茨城県土浦市木田余町3550番地 日立電線 株式会社システムマテリアル研究所内 Fターム(参考) 5F044 AA02 KK03 KK15 MM03 MM08 MM13 MM45 MM48 RR10

Claims (10)

    【特許請求の範囲】
  1. 【請求項1】デバイスホールを有する樹脂製絶縁フィル
    ムの片面に、半田ボールパット部、引き回しリード部及
    びボンディングパッド部を含む信号用回路配線と、該信
    号用回路配線よりデバイスホール側の領域のデバイスホ
    ール周囲に設けた給電用回路配線と、該給電用回路配線
    への引き回し用回路配線とを含んだ導体回路パターンを
    付けたTABテープであって、TABテープ表面のボン
    ディングパッド部からデバイスホールまでをソルダーレ
    ジストの存在しない領域としたものを、接着剤を介し
    て、中央部に半導体チップ搭載用の凹部を設けてあるス
    ティフナと貼り合わせて構成されるスティフナ付きTA
    Bテープにおいて、前記TABテープ表面のボンディン
    グパッド部からデバイスホールまでのソルダーレジスト
    の存在しない領域中であって、前記信号用回路配線と給
    電用回路配線と引き回し用回路配線との間に存在する領
    域中に、1以上のダミーの回路配線体又はソルダーレジ
    スト領域を設けたことを特徴とするTABテープ。
  2. 【請求項2】請求項1記載のTABテープにおいて、前
    記ダミーの回路配線体又はソルダーレジスト領域とし
    て、前記信号用回路配線のボンディングパッド部と前記
    給電用回路配線との間に設けたダミーの回路配線体又は
    ソルダーレジスト領域を含むことを特徴とするTABテ
    ープ。
  3. 【請求項3】請求項1又は2記載のTABテープにおい
    て、前記ダミーの回路配線体又はソルダーレジスト領域
    として、前記信号用回路配線のボンディングパッド部と
    前記引き回し用回路配線との間に設けたダミーの回路配
    線体又はソルダーレジスト領域を含むことを特徴とする
    TABテープ。
  4. 【請求項4】請求項1、2又は3記載のTABテープに
    おいて、前記ダミーの回路配線体又はソルダーレジスト
    領域として、前記給電用回路配線を構成する電源用ライ
    ン及び接地用ライン間に設けたダミーの回路配線体又は
    ソルダーレジスト領域を含むことを特徴とするTABテ
    ープ。
  5. 【請求項5】請求項1、2、3又は4記載のTABテー
    プにおいて、前記TABテープ表面のボンディングパッ
    ド部から前記デバイスホールまでのソルダーレジストの
    存在しない領域中で、前記給電用回路配線上に、前記信
    号用回路配線の存在する領域の第1のソルダーレジスト
    との段差をなくすように第2のソルダーレジストを塗布
    すると共に、前記ダミーの回路配線体又はソルダーレジ
    スト領域として、前記ボンディングパッド部と前記第2
    のソルダーレジストとの間に設けたダミーの回路配線体
    又はソルダーレジスト領域を含ませたことを特徴とする
    TABテープ。
  6. 【請求項6】請求項1、2、3、4又は5記載のTAB
    テープにおいて、前記ダミーの回路配線体又はソルダー
    レジスト領域を、その周囲の信号用回路配線、給電用回
    路配線、引き回し用回路配線又はソルダーレジストのう
    ちの最も近い部位までの間の間隔が0.15mm以内とな
    るように設けたことを特徴とするTABテープ。
  7. 【請求項7】請求項6記載のTABテープにおいて、前
    記TABテープとスティフナとを貼り合わせる接着剤層
    の厚さを100μm以上としたことを特徴とするTAB
    テープ。
  8. 【請求項8】デバイスホールを有する樹脂製絶縁フィル
    ムの片面に、半田ボールパット部、引き回しリード部及
    びボンディングパッド部を含む信号用回路配線と、該信
    号用回路配線よりデバイスホール側の領域のデバイスホ
    ール周囲に設けた給電用回路配線と、該給電用回路配線
    への引き回し用回路配線とを含んだ導体回路パターンを
    付けたTABテープであって、TABテープ表面のボン
    ディングパッド部からデバイスホールまでをソルダーレ
    ジストの存在しない領域としたものを、接着剤を介し
    て、中央部に半導体チップ搭載用の凹部を設けてあるス
    ティフナと貼り合わせ、そのスティフナの凹部に半導体
    チップを設け、その半導体チップの電極と前記ボンディ
    ングパッド部とをワイヤボンディングした半導体装置に
    おいて、前記TABテープ表面のボンディングパッド部
    から前記デバイスホールまでのソルダーレジストの存在
    しない領域中で、前記給電用回路配線上に、前記信号用
    回路配線の存在する領域の第1のソルダーレジストとの
    段差をなくすように第2のソルダーレジスト領域を設け
    ると共に、前記ボンディングパッド部と前記給電用回路
    配線との間、前記ボンディングパッド部と引き回し用回
    路配線との間、前記ボンディングパッド部と前記第2の
    ソルダーレジスト領域との間、及び前記給電用回路配線
    を構成する電源用ライン及び接地用ライン間に、ダミー
    の回路配線体又はソルダーレジスト領域を設けたことを
    特徴とする半導体装置。
  9. 【請求項9】請求項8記載の半導体装置において、前記
    ダミーの回路配線体又はソルダーレジスト領域は、その
    周囲の信号用回路配線、給電用回路配線、引き回し用回
    路配線又はソルダーレジストのうちの最も近い部位まで
    の間の間隔が、0.15mm以内となるように設けてある
    ことを特徴とする半導体装置。
  10. 【請求項10】請求項9記載の半導体装置において、前
    記TABテープとスティフナとを貼り合わせる接着剤層
    の厚さを100μm以上としたことを特徴とする半導体
    装置。
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JP2004127974A (ja) * 2002-09-30 2004-04-22 Oki Electric Ind Co Ltd Cofテープキャリア、半導体素子、半導体装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2003069168A (ja) * 2001-08-28 2003-03-07 Nagoya Industrial Science Research Inst プリント配線基板又は集積回路における回路パターン及びこれを備えたプリント配線基板と集積回路
JP2004127974A (ja) * 2002-09-30 2004-04-22 Oki Electric Ind Co Ltd Cofテープキャリア、半導体素子、半導体装置
US6809406B2 (en) 2002-09-30 2004-10-26 Oki Electric Industry Co., Ltd. COF tape carrier, semiconductor element, COF semiconductor device, and method for manufacturing of COF semiconductor device

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