JP2000243870A - 半導体装置 - Google Patents
半導体装置Info
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- JP2000243870A JP2000243870A JP11040805A JP4080599A JP2000243870A JP 2000243870 A JP2000243870 A JP 2000243870A JP 11040805 A JP11040805 A JP 11040805A JP 4080599 A JP4080599 A JP 4080599A JP 2000243870 A JP2000243870 A JP 2000243870A
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- power supply
- insulating film
- semiconductor device
- semiconductor chip
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73253—Bump and layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Wire Bonding (AREA)
Abstract
(57)【要約】
【課題】 構造の一部を改善することにより、実装時の
熱（リフロー）によるショート発生の問題が発生せず、
かつコストの上昇を招かない半導体装置を提供する。 【解決手段】 電源供給用リード（グランド用リード或
いは電源用リード）３を補強板７に導電材料６を介して
電気的に接続することにより、補強板７がマイクロスト
リップ構造におけるグランドプレーンとして機能する。
そのため、グランド電位の変動や信号のインダクタンス
低減による遅延の減少などの電気的特性を向上させるこ
とができる。
熱（リフロー）によるショート発生の問題が発生せず、
かつコストの上昇を招かない半導体装置を提供する。 【解決手段】 電源供給用リード（グランド用リード或
いは電源用リード）３を補強板７に導電材料６を介して
電気的に接続することにより、補強板７がマイクロスト
リップ構造におけるグランドプレーンとして機能する。
そのため、グランド電位の変動や信号のインダクタンス
低減による遅延の減少などの電気的特性を向上させるこ
とができる。
Description
【０００１】
【発明の属する技術分野】本発明は、フィルムキャリア
型半導体装置に関するものである。
型半導体装置に関するものである。
【０００２】
【従来の技術】フィルムキャリア型半導体装置において
は、微細化高技術の進歩に伴い、半導体チップの高速化
・高集積化及びそれに伴う低動作電圧化、半導体チップ
の縮小化が進んでいる。
は、微細化高技術の進歩に伴い、半導体チップの高速化
・高集積化及びそれに伴う低動作電圧化、半導体チップ
の縮小化が進んでいる。
【０００３】フィルムキャリア型半導体装置には、補強
のための金属板を貼り付けた構造であるＴａｐｅ−ＢＧ
Ａ（ボール・グリッド・アレイ）構造のものがある。
のための金属板を貼り付けた構造であるＴａｐｅ−ＢＧ
Ａ（ボール・グリッド・アレイ）構造のものがある。
【０００４】フィルムキャリア型半導体装置では、半導
体チップを搭載するパッケージにおけるリードのインダ
クタンスにより、半導体チップ内の回路の同時動作等に
よる電源電圧が大きく変動する、いわゆるグランドバウ
ンスノイズが大きな問題となる。
体チップを搭載するパッケージにおけるリードのインダ
クタンスにより、半導体チップ内の回路の同時動作等に
よる電源電圧が大きく変動する、いわゆるグランドバウ
ンスノイズが大きな問題となる。
【０００５】一般的に、上述した電源電圧の変動は、電
源，接地（グランド）の各回路に寄生するインダクタン
スをＬ、抵抗をＲとし、集積回路に流入する電流の変化
（集積回路の動作による電流）をΔＩとすると、電源電
圧の変動は、次式で与えられる。
源，接地（グランド）の各回路に寄生するインダクタン
スをＬ、抵抗をＲとし、集積回路に流入する電流の変化
（集積回路の動作による電流）をΔＩとすると、電源電
圧の変動は、次式で与えられる。
【０００６】ΔＶ＝Ｌ・ΔＩ／Δｔ＋Ｒ・ΔＩ
【０００７】また前述の通り、近年の半導体チップの高
機能化、即ち同時動作するトランジスタ（回路）数の増
加，動作スピードの向上によるΔＩの増加に加えて、電
源電圧の低下により、電源電圧の変動に対する感度の増
加により、半導体装置の誤動作が起こる可能性が高くな
ってきている。
機能化、即ち同時動作するトランジスタ（回路）数の増
加，動作スピードの向上によるΔＩの増加に加えて、電
源電圧の低下により、電源電圧の変動に対する感度の増
加により、半導体装置の誤動作が起こる可能性が高くな
ってきている。
【０００８】上述したインダクタンスを減少させるため
には、半導体チップからランドまでのリードの長さを短
くすれば良いが、反面実装のピッチ（半田ボールのピッ
チ）を小さくするすることとなり、回路基板への実装が
できないという問題が生じるため、パッケージの大きさ
を小さくすることはできない。
には、半導体チップからランドまでのリードの長さを短
くすれば良いが、反面実装のピッチ（半田ボールのピッ
チ）を小さくするすることとなり、回路基板への実装が
できないという問題が生じるため、パッケージの大きさ
を小さくすることはできない。
【０００９】しかも、上述した通り、近年の半導体チッ
プの高機能化によるピン数の増加によるパッケージの大
型化が進み、さらに小型化により、そのリードの長さは
短くすることが大変困難な状況にある。
プの高機能化によるピン数の増加によるパッケージの大
型化が進み、さらに小型化により、そのリードの長さは
短くすることが大変困難な状況にある。
【００１０】これらの問題を解決するためには、フィル
ムキャリアテープの配線構造をストリップライン、もし
くはマイクロストリップライン構造とすることが必要と
いわれている。
ムキャリアテープの配線構造をストリップライン、もし
くはマイクロストリップライン構造とすることが必要と
いわれている。
【００１１】
【発明が解決しようとする課題】しかし、一般的に使用
されているマイクロストリップライン構造のフィルムキ
ャリアテープは、２層２メタル（金属層／絶縁フィルム
／金属層）方式と呼ばれるものであって、特殊な製法に
よるものであるため、製造コストが高く、コスト面の要
求の低い特殊な用途のみにしか使用できない。
されているマイクロストリップライン構造のフィルムキ
ャリアテープは、２層２メタル（金属層／絶縁フィルム
／金属層）方式と呼ばれるものであって、特殊な製法に
よるものであるため、製造コストが高く、コスト面の要
求の低い特殊な用途のみにしか使用できない。
【００１２】また、一般的にＴａｐｅ−ＢＧＡは、フィ
ルムキャリアテープと補強板とをエポキシ系やポリオレ
フィン系の接着剤により接着しているが、保管中に、こ
れら接着剤が吸水（吸湿）し、この水分が実装時の急激
な温度上昇に基づいて爆発的に膨張するために発生する
圧力により、フィルムキャリアテープと補強板を引き剥
がす力が生じる。
ルムキャリアテープと補強板とをエポキシ系やポリオレ
フィン系の接着剤により接着しているが、保管中に、こ
れら接着剤が吸水（吸湿）し、この水分が実装時の急激
な温度上昇に基づいて爆発的に膨張するために発生する
圧力により、フィルムキャリアテープと補強板を引き剥
がす力が生じる。
【００１３】その結果、フィルムキャリアテープが実装
基板側に押しつけられるため、両者の間に溶融状態で存
在する半田ボールを押しつぶし、隣接する半田ボールと
ショートしてしまう不具合が発生する。
基板側に押しつけられるため、両者の間に溶融状態で存
在する半田ボールを押しつぶし、隣接する半田ボールと
ショートしてしまう不具合が発生する。
【００１４】この現象の対策として、接着剤（Ｔａｐｅ
−ＢＧＡ）と大気（水分）が接触しないような包装を施
すこと、加熱による脱湿処理後に実装するなど、接着剤
中の水分を管理すること、接着力や接着剤自身の強度を
向上させる等により、前記現象の発生自体を発生させな
い材料の使用等が検討されているが、前記管理を行うと
ともに高価な材料の使用等をしなければならないという
問題がある。
−ＢＧＡ）と大気（水分）が接触しないような包装を施
すこと、加熱による脱湿処理後に実装するなど、接着剤
中の水分を管理すること、接着力や接着剤自身の強度を
向上させる等により、前記現象の発生自体を発生させな
い材料の使用等が検討されているが、前記管理を行うと
ともに高価な材料の使用等をしなければならないという
問題がある。
【００１５】本発明の目的は、構造の一部を改善するこ
とにより、実装時の熱（リフロー）によるショート発生
の問題が発生せず、かつコストの上昇を招かない半導体
装置を提供することにある。
とにより、実装時の熱（リフロー）によるショート発生
の問題が発生せず、かつコストの上昇を招かない半導体
装置を提供することにある。
【００１６】
【課題を解決するための手段】前記目的を達成するた
め、本発明に係る半導体装置は、絶縁性フィルムと補強
板とを有するフィルムキャリア型半導体装置であって、
前記絶縁性フィルムは、リードを有し、該リードに接続
された半導体チップを支持するものであり、前記補強板
は、導電体からなり、前記絶縁性フィルムに絶縁体を介
して張り付けられて該絶縁性フィルムを補強するもので
あり、半導体チップが接続する電源供給用リードに電気
的に接続されたものである。
め、本発明に係る半導体装置は、絶縁性フィルムと補強
板とを有するフィルムキャリア型半導体装置であって、
前記絶縁性フィルムは、リードを有し、該リードに接続
された半導体チップを支持するものであり、前記補強板
は、導電体からなり、前記絶縁性フィルムに絶縁体を介
して張り付けられて該絶縁性フィルムを補強するもので
あり、半導体チップが接続する電源供給用リードに電気
的に接続されたものである。
【００１７】また前記電源供給用リードは、グランド電
位のグランド用リードである。
位のグランド用リードである。
【００１８】また前記電源供給用リードは、電源電位の
電源用リードである。
電源用リードである。
【００１９】また前記絶縁体は、半田ボールと前記補強
板とを電気的に絶縁するものである。
板とを電気的に絶縁するものである。
【００２０】また前記補強板は、前記絶縁体の開口を通
して電気的にリードに接続したものである。
して電気的にリードに接続したものである。
【００２１】また前記補強板と前記電源供給用リードと
を接続する導電材料は、前記絶縁体に設けた開口付近に
限定して設けられたものである。
を接続する導電材料は、前記絶縁体に設けた開口付近に
限定して設けられたものである。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を図に
より説明する。
より説明する。
【００２３】（実施形態１）図１（ａ）は、本発明の実
施形態１に係る半導体装置を示す平面図、（ｂ）は、同
断面図である。
施形態１に係る半導体装置を示す平面図、（ｂ）は、同
断面図である。
【００２４】図１に示す本発明の実施形態１に係るフィ
ルムキャリア型半導体装置は、ポリィミド等の絶縁性フ
ィルム１と、リード３と、エポキシ樹脂等の絶縁層４
と、封止樹脂５と、導電性材料６と、補強板７と、半田
ボール８ａ，８ｂとを有している。
ルムキャリア型半導体装置は、ポリィミド等の絶縁性フ
ィルム１と、リード３と、エポキシ樹脂等の絶縁層４
と、封止樹脂５と、導電性材料６と、補強板７と、半田
ボール８ａ，８ｂとを有している。
【００２５】図１に示すように、ポリィミド等の絶縁性
フィルム１には、周縁部に搬送及び位置決めのためのス
プロケットホール１ａが開口され、中央部に半導体チッ
プ２が配置されるデバイスホール１ｂが開口され、デバ
イスホール１ｂの周辺部に半田ボールが載置されるラン
ドホール１ｃが形成されている。
フィルム１には、周縁部に搬送及び位置決めのためのス
プロケットホール１ａが開口され、中央部に半導体チッ
プ２が配置されるデバイスホール１ｂが開口され、デバ
イスホール１ｂの周辺部に半田ボールが載置されるラン
ドホール１ｃが形成されている。
【００２６】図１に示すように絶縁性フィルム１にはリ
ード３が形成されている。リード３は、デバイスホール
１ｂからデバイスホール１ｂに至る長さに形成されてい
る。そしてリード３は、一端３ａがデバイスホール１ｂ
の開口縁に半導体チップ２のパッド電極２ａに対応して
配置され、他端にランド３ｂが形成されてランド３ｂが
デバイスホール１ｂの開口縁を取り囲むように配置され
ている。
ード３が形成されている。リード３は、デバイスホール
１ｂからデバイスホール１ｂに至る長さに形成されてい
る。そしてリード３は、一端３ａがデバイスホール１ｂ
の開口縁に半導体チップ２のパッド電極２ａに対応して
配置され、他端にランド３ｂが形成されてランド３ｂが
デバイスホール１ｂの開口縁を取り囲むように配置され
ている。
【００２７】絶縁性フィルム１のリード３が形成された
面上にスクリーン印刷法等によりエポキシ樹脂等の絶縁
層４が形成されている。この絶縁層４は、リード３と補
強板７とを電気的に絶縁する絶縁体を構成するものであ
る。
面上にスクリーン印刷法等によりエポキシ樹脂等の絶縁
層４が形成されている。この絶縁層４は、リード３と補
強板７とを電気的に絶縁する絶縁体を構成するものであ
る。
【００２８】絶縁性フィルム１のリード３が形成された
面上にエポキシ樹脂等の絶縁層４を形成する際には、電
源供給用リード３、すなわちグランド電位のグランド用
リード３或いは電源電位の電源用リード３を覆う部位の
絶縁層４に、グランド用リード３或いは電源用リード３
に達する開口４ａを設け、その他のリード３（信号用リ
ード等）は絶縁層４にて完全に被覆する。
面上にエポキシ樹脂等の絶縁層４を形成する際には、電
源供給用リード３、すなわちグランド電位のグランド用
リード３或いは電源電位の電源用リード３を覆う部位の
絶縁層４に、グランド用リード３或いは電源用リード３
に達する開口４ａを設け、その他のリード３（信号用リ
ード等）は絶縁層４にて完全に被覆する。
【００２９】また半導体チップ２は、絶縁性フィルム１
のデバイスホール１ｂ内に配置され、リード３と半導体
チップ２のパッド電極２ａとが電気的に接続され、リー
ド３と半導体チップ２のパッド電極２ａとの接合部分を
含めて半導体チップ２の周面が封止用樹脂５で封止され
ている。ここで、半導体チップ２を封止用樹脂５で封止
する際には、半導体チップ２の上面は、放熱部として露
出させ、これ以外の周面を樹脂５で被覆する。
のデバイスホール１ｂ内に配置され、リード３と半導体
チップ２のパッド電極２ａとが電気的に接続され、リー
ド３と半導体チップ２のパッド電極２ａとの接合部分を
含めて半導体チップ２の周面が封止用樹脂５で封止され
ている。ここで、半導体チップ２を封止用樹脂５で封止
する際には、半導体チップ２の上面は、放熱部として露
出させ、これ以外の周面を樹脂５で被覆する。
【００３０】さらに開口４ａを含む絶縁層４上には、Ａ
ｇペーストなどの導電材料６が塗布され、導電材料６上
に銅等の金属で形成された補強板（導電体）７が貼り付
けられている。補強板７は、半導体チップ２の周辺位置
で絶縁性フィルム（フィルムキャリアテープ）１の平坦
性を保つ。
ｇペーストなどの導電材料６が塗布され、導電材料６上
に銅等の金属で形成された補強板（導電体）７が貼り付
けられている。補強板７は、半導体チップ２の周辺位置
で絶縁性フィルム（フィルムキャリアテープ）１の平坦
性を保つ。
【００３１】補強板７は、絶縁性フィルム１に絶縁層４
を介して張り付けられ、半導体チップ２が接続する電源
供給用リード（グランド電位のグランド用リード或いは
電源電位の電源用リード）３に導電材料６により絶縁層
４の開口４ａを通して電気的に接続される。
を介して張り付けられ、半導体チップ２が接続する電源
供給用リード（グランド電位のグランド用リード或いは
電源電位の電源用リード）３に導電材料６により絶縁層
４の開口４ａを通して電気的に接続される。
【００３２】また半田ボール８ａ，８ｂは、リード３の
ランド３ｂにランドホール１ｃを介して接合されてい
る。半田ボール８ａ，８ｂのうち、半田ボール８ａは、
電源供給用リード（グランド電位のグランド用リード或
いは電源電位の電源用リード）３に接合される。また半
田ボール８ａは、残りのリード（例えば信号用リード）
３に接合され、絶縁層４により補強板７との間が電気的
に隔離されている。
ランド３ｂにランドホール１ｃを介して接合されてい
る。半田ボール８ａ，８ｂのうち、半田ボール８ａは、
電源供給用リード（グランド電位のグランド用リード或
いは電源電位の電源用リード）３に接合される。また半
田ボール８ａは、残りのリード（例えば信号用リード）
３に接合され、絶縁層４により補強板７との間が電気的
に隔離されている。
【００３３】また、銅などの金属で形成された放熱板９
は、補強板７及び半導体チップ２の上部露出面に接着剤
９を介して取り付けられている。これにより、半導体チ
ップ２の熱放散性を向上させている。
は、補強板７及び半導体チップ２の上部露出面に接着剤
９を介して取り付けられている。これにより、半導体チ
ップ２の熱放散性を向上させている。
【００３４】以上のように本発明の実施形態１によれ
ば、電源供給用リード（グランド用リード或いは電源用
リード）３を補強板７に導電材料６を介して電気的に接
続することにより、補強板７がマイクロストリップ構造
におけるグランドプレーンとして機能し、そのため、グ
ランド電位の変動や信号のインダクタンス低減による遅
延の減少などの電気的特性を向上させることができる。
ば、電源供給用リード（グランド用リード或いは電源用
リード）３を補強板７に導電材料６を介して電気的に接
続することにより、補強板７がマイクロストリップ構造
におけるグランドプレーンとして機能し、そのため、グ
ランド電位の変動や信号のインダクタンス低減による遅
延の減少などの電気的特性を向上させることができる。
【００３５】次に、本発明の実施形態１に係る半導体装
置の製造方法を図１及び図２を用いて工程順に説明す
る。
置の製造方法を図１及び図２を用いて工程順に説明す
る。
【００３６】図２（ａ）に示すように、ポリィミド等の
絶縁性フィルム１には、周縁部に搬送及び位置決めのた
めのスプロケットホール１ａが開口され、中央部に半導
体チップ２が配置されるデバイスホール１ｂが開口さ
れ、デバイスホール１ｂの周辺部に半田ボール８ａ，８
ｂが載置されるランドホール１ｃが形成されている。
絶縁性フィルム１には、周縁部に搬送及び位置決めのた
めのスプロケットホール１ａが開口され、中央部に半導
体チップ２が配置されるデバイスホール１ｂが開口さ
れ、デバイスホール１ｂの周辺部に半田ボール８ａ，８
ｂが載置されるランドホール１ｃが形成されている。
【００３７】図２（ａ）に示すように、まず絶縁性フィ
ルム１に銅などの金属箔をラミネートする。
ルム１に銅などの金属箔をラミネートする。
【００３８】その後、感光性樹脂などを用いた選択エッ
チングにより、金属箔をパターニングしてリード３を形
成する。
チングにより、金属箔をパターニングしてリード３を形
成する。
【００３９】リード３は、デバイスホール１ｂからデバ
イスホール１ｂに至る長さに形成されている。そしてリ
ード３は、一端３ａがデバイスホール１ｂの開口縁に半
導体チップ２のパッド電極２ａに対応して配置され、他
端にランド３ｂが形成されてランド３ｂがデバイスホー
ル１ｂの開口縁を取り囲むように配置される。
イスホール１ｂに至る長さに形成されている。そしてリ
ード３は、一端３ａがデバイスホール１ｂの開口縁に半
導体チップ２のパッド電極２ａに対応して配置され、他
端にランド３ｂが形成されてランド３ｂがデバイスホー
ル１ｂの開口縁を取り囲むように配置される。
【００４０】次に図２（ａ）に示すように、絶縁性フィ
ルム１のリード３が形成された面上にスクリーン印刷法
等によりエポキシ樹脂等の絶縁層４を形成する。
ルム１のリード３が形成された面上にスクリーン印刷法
等によりエポキシ樹脂等の絶縁層４を形成する。
【００４１】絶縁性フィルム１のリード３が形成された
面上にエポキシ樹脂等の絶縁層４を形成する際には、特
定のリード３、すなわちグランド電位のグランド用リー
ド３或いは電源電位の電源用リード３を覆う部位の絶縁
層４に、グランド用リード３或いは電源用リード３に達
する開口４ａを設け、その他のリード３（信号用リード
等）は絶縁層４にて完全に被覆する。
面上にエポキシ樹脂等の絶縁層４を形成する際には、特
定のリード３、すなわちグランド電位のグランド用リー
ド３或いは電源電位の電源用リード３を覆う部位の絶縁
層４に、グランド用リード３或いは電源用リード３に達
する開口４ａを設け、その他のリード３（信号用リード
等）は絶縁層４にて完全に被覆する。
【００４２】次に図２（ａ）に示すように、絶縁性フィ
ルム１のデバイスホール１ｂ内に半導体チップ２を配置
し、リード３と半導体チップ２のパッド電極２ａとを熱
圧着法などにより電気的に接続し、リード３と半導体チ
ップ２のパッド電極２ａとの接合部分を含めて半導体チ
ップ２を封止用樹脂５で封止する。ここで、半導体チッ
プ２を樹脂５で封止する際には、半導体チップ２の上面
２ｂは、放熱部として露出させ、これ以外の周面を樹脂
で被覆する。
ルム１のデバイスホール１ｂ内に半導体チップ２を配置
し、リード３と半導体チップ２のパッド電極２ａとを熱
圧着法などにより電気的に接続し、リード３と半導体チ
ップ２のパッド電極２ａとの接合部分を含めて半導体チ
ップ２を封止用樹脂５で封止する。ここで、半導体チッ
プ２を樹脂５で封止する際には、半導体チップ２の上面
２ｂは、放熱部として露出させ、これ以外の周面を樹脂
で被覆する。
【００４３】次に図２（ｂ）に示すように、開口４ａを
含む絶縁層４上にＡｇペーストなどの導電材料６を塗布
し、その後、導電材料６上に銅等の金属で形成された補
強板７を貼り付け、導電材料６を硬化させる。
含む絶縁層４上にＡｇペーストなどの導電材料６を塗布
し、その後、導電材料６上に銅等の金属で形成された補
強板７を貼り付け、導電材料６を硬化させる。
【００４４】次に図２（ｃ）に示すように、絶縁性フィ
ルム１のランドホール１ｃを除く面にフラックスを塗布
し、半田をリフローして絶縁性フィルム１のランドホー
ル１ｃに充填し、半田ボール８ａ，８ｂをリード３のラ
ンド３ｂにランドホール１ｃを介して接合する。その後
にフラックスを除去する。
ルム１のランドホール１ｃを除く面にフラックスを塗布
し、半田をリフローして絶縁性フィルム１のランドホー
ル１ｃに充填し、半田ボール８ａ，８ｂをリード３のラ
ンド３ｂにランドホール１ｃを介して接合する。その後
にフラックスを除去する。
【００４５】さらに図２（ｄ）に示すように、銅などの
金属で形成された放熱板９を補強板７及び半導体チップ
２の上部露出面２ｂに接着剤１０を介して取り付ける。
金属で形成された放熱板９を補強板７及び半導体チップ
２の上部露出面２ｂに接着剤１０を介して取り付ける。
【００４６】なお、以上のように製造されたフィルムキ
ャリア型半導体装置は、絶縁性フィルム１から外形切断
線１１に沿って切断して個々に切り離される。個々に切
り離す作業は、どの工程にて実施しても良い。
ャリア型半導体装置は、絶縁性フィルム１から外形切断
線１１に沿って切断して個々に切り離される。個々に切
り離す作業は、どの工程にて実施しても良い。
【００４７】また図２では、導電性材料６としてＡｇペ
ースト等の非金属を用いたが、これに限定されるもので
なく、半田などの金属材料を使用することができる。
ースト等の非金属を用いたが、これに限定されるもので
なく、半田などの金属材料を使用することができる。
【００４８】（実施形態２）図３（ａ）は、本発明の実
施形態１に係る半導体装置を示す平面図、（ｂ）は、同
断面図である。
施形態１に係る半導体装置を示す平面図、（ｂ）は、同
断面図である。
【００４９】図１に示す本発明の実施形態１では、導電
材料６を絶縁性フィルム（フィルムキャリアテープ）１
の全面に塗布したが、本発明の実施形態２では、導電材
料６を絶縁層４に形成した開口４ａを含む開口周辺のみ
に限定して塗布したことを特徴とするものである。その
他の構成は、実施形態１と同様である。
材料６を絶縁性フィルム（フィルムキャリアテープ）１
の全面に塗布したが、本発明の実施形態２では、導電材
料６を絶縁層４に形成した開口４ａを含む開口周辺のみ
に限定して塗布したことを特徴とするものである。その
他の構成は、実施形態１と同様である。
【００５０】フィルムキャリア型半導体装置では、急激
な温度上昇による導電材料内に存在する水分が爆発的に
気化し、その圧力によりフィルムキャリアが実装基板に
押しつけられる力を生み、その圧力により半田ボールが
潰れるために隣接の半田ボールと接触、ショート不良と
なる不具合が発生することが知られている。
な温度上昇による導電材料内に存在する水分が爆発的に
気化し、その圧力によりフィルムキャリアが実装基板に
押しつけられる力を生み、その圧力により半田ボールが
潰れるために隣接の半田ボールと接触、ショート不良と
なる不具合が発生することが知られている。
【００５１】本発明の実施形態２によれば、導電材料６
を層状ではなく、絶縁層４に形成された開口４ａ付近に
のみ形成して接続するため、たとえ導電材料６に水分が
存在し、実装時の熱により気化しても、気化した水分が
絶縁性フィルム１と補強板７との隙間に抜けるため、前
述のような絶縁性フィルム１への圧力は発生せず、ショ
ート不良を防止することができる。
を層状ではなく、絶縁層４に形成された開口４ａ付近に
のみ形成して接続するため、たとえ導電材料６に水分が
存在し、実装時の熱により気化しても、気化した水分が
絶縁性フィルム１と補強板７との隙間に抜けるため、前
述のような絶縁性フィルム１への圧力は発生せず、ショ
ート不良を防止することができる。
【００５２】次に、本発明の実施形態２に係る半導体装
置の製造方法を図３及び図４を用いて工程順に説明す
る。
置の製造方法を図３及び図４を用いて工程順に説明す
る。
【００５３】図４（ａ）に示すように、ポリィミド等の
絶縁性フィルム１には、周縁部に搬送及び位置決めのた
めのスプロケットホール１ａが開口され、中央部に半導
体チップ２が配置されるデバイスホール１ｂが開口さ
れ、デバイスホール１ｂの周辺部に半田ボールが載置さ
れるランドホール１ｃが形成されている。
絶縁性フィルム１には、周縁部に搬送及び位置決めのた
めのスプロケットホール１ａが開口され、中央部に半導
体チップ２が配置されるデバイスホール１ｂが開口さ
れ、デバイスホール１ｂの周辺部に半田ボールが載置さ
れるランドホール１ｃが形成されている。
【００５４】図４（ａ）に示すように、まず絶縁性フィ
ルム１に銅などの金属箔をラミネートする。
ルム１に銅などの金属箔をラミネートする。
【００５５】その後、感光性樹脂などを用いた選択エッ
チングにより、金属箔をパターニングしてリード３を形
成する。
チングにより、金属箔をパターニングしてリード３を形
成する。
【００５６】リード３は、デバイスホール１ｂからデバ
イスホール１ｂに至る長さに形成されている。そしてリ
ード３は、一端３ａがデバイスホール１ｂの開口縁に半
導体チップ２のパッド電極２ａに対応して配置され、他
端にランド３ｂが形成されてランド３ｂがデバイスホー
ル１ｂの開口縁を取り囲むように配置される。
イスホール１ｂに至る長さに形成されている。そしてリ
ード３は、一端３ａがデバイスホール１ｂの開口縁に半
導体チップ２のパッド電極２ａに対応して配置され、他
端にランド３ｂが形成されてランド３ｂがデバイスホー
ル１ｂの開口縁を取り囲むように配置される。
【００５７】次に図４（ａ）に示すように、絶縁性フィ
ルム１のリード３が形成された面上にスクリーン印刷法
等によりエポキシ樹脂等の絶縁層４を形成する。
ルム１のリード３が形成された面上にスクリーン印刷法
等によりエポキシ樹脂等の絶縁層４を形成する。
【００５８】絶縁性フィルム１のリード３が形成された
面上にエポキシ樹脂等の絶縁層４を形成する際には、特
定のリード３、すなわちグランド電位のグランド用リー
ド３或いは電源電位の電源用リード３を覆う部位の絶縁
層４に、グランド用リード３或いは電源用リード３に達
する開口４ａを設け、その他のリード３（信号用リード
等）は絶縁層４にて完全に被覆する。
面上にエポキシ樹脂等の絶縁層４を形成する際には、特
定のリード３、すなわちグランド電位のグランド用リー
ド３或いは電源電位の電源用リード３を覆う部位の絶縁
層４に、グランド用リード３或いは電源用リード３に達
する開口４ａを設け、その他のリード３（信号用リード
等）は絶縁層４にて完全に被覆する。
【００５９】次に図４（ａ）に示すように、絶縁性フィ
ルム１のデバイスホール１ｂ内に半導体チップ２を配置
し、リード３と半導体チップ２のパッド電極２ａとを熱
圧着法などにより電気的に接続し、リード３と半導体チ
ップ２のパッド電極２ａとを接合部分を含めて半導体チ
ップ２を封止用樹脂５で封止する。ここで、半導体チッ
プ２を封止用樹脂５で封止する際には、半導体チップ２
の上面２ｂは、放熱部として露出させ、これ以外の周面
を樹脂で被覆する。
ルム１のデバイスホール１ｂ内に半導体チップ２を配置
し、リード３と半導体チップ２のパッド電極２ａとを熱
圧着法などにより電気的に接続し、リード３と半導体チ
ップ２のパッド電極２ａとを接合部分を含めて半導体チ
ップ２を封止用樹脂５で封止する。ここで、半導体チッ
プ２を封止用樹脂５で封止する際には、半導体チップ２
の上面２ｂは、放熱部として露出させ、これ以外の周面
を樹脂で被覆する。
【００６０】次に図４（ｂ）に示すように、絶縁層４の
開口４ａを含む開口周辺上に限定してＡｇペーストなど
の導電材料６を塗布し、その後、導電材料６上に銅等の
金属で形成された補強板７を貼り付け、導電材料６を硬
化させる。
開口４ａを含む開口周辺上に限定してＡｇペーストなど
の導電材料６を塗布し、その後、導電材料６上に銅等の
金属で形成された補強板７を貼り付け、導電材料６を硬
化させる。
【００６１】次に図４（ｃ）に示すように、絶縁性フィ
ルム１のランドホール１ｃを除く面にフラックスを塗布
し、半田をリフローして絶縁性フィルム１のランドホー
ル１ｃに充填し、半田ボール８ａ，８ｂをリード３のラ
ンド３ｂにランドホール１ｃを介して接合する。その後
にフラックスを除去する。
ルム１のランドホール１ｃを除く面にフラックスを塗布
し、半田をリフローして絶縁性フィルム１のランドホー
ル１ｃに充填し、半田ボール８ａ，８ｂをリード３のラ
ンド３ｂにランドホール１ｃを介して接合する。その後
にフラックスを除去する。
【００６２】さらに図４（ｄ）に示すように、銅などの
金属で形成された放熱板９を補強板７及び半導体チップ
２の上部露出面２ｂに接着剤１０を介して取り付ける。
金属で形成された放熱板９を補強板７及び半導体チップ
２の上部露出面２ｂに接着剤１０を介して取り付ける。
【００６３】なお、以上のように製造されたフィルムキ
ャリア型半導体装置は、絶縁性フィルム１から外形切断
線１１に沿って切断して個々に切り離される。個々に切
り離す作業は、どの工程にて実施しても良い。
ャリア型半導体装置は、絶縁性フィルム１から外形切断
線１１に沿って切断して個々に切り離される。個々に切
り離す作業は、どの工程にて実施しても良い。
【００６４】また図４では、導電材料６としてＡｇペー
スト等の非金属を用いたが、これに限定されるものでな
く、半田などの金属材料を使用することができる。
スト等の非金属を用いたが、これに限定されるものでな
く、半田などの金属材料を使用することができる。
【００６５】
【発明の効果】以上のように本発明によれば、絶縁性フ
ィルムを被覆する補強板と電源供給用リードとを導電材
料を介して電気的に接続することにより、補強板がマイ
クロストリップ構造におけるグランドプレーンとして機
能し、そのため、グランド電位の変動や信号のインダク
タンス低減による遅延の減少などの電気的特性を向上さ
せることができる。
ィルムを被覆する補強板と電源供給用リードとを導電材
料を介して電気的に接続することにより、補強板がマイ
クロストリップ構造におけるグランドプレーンとして機
能し、そのため、グランド電位の変動や信号のインダク
タンス低減による遅延の減少などの電気的特性を向上さ
せることができる。
【００６６】さらに構造の一部を変更するのみであり、
コスト上昇を招くことがない。
コスト上昇を招くことがない。
【００６７】さらに導電材料を層状ではなく、絶縁体に
形成された開口付近にのみ限定して設けることにより、
導電材料に水分が存在して実装時の熱により気化して
も、気化した水分が絶縁性フィルムと補強板との隙間に
抜けるため、絶縁性フィルムへの圧力は発生せず、ショ
ート不良を防止することができる。
形成された開口付近にのみ限定して設けることにより、
導電材料に水分が存在して実装時の熱により気化して
も、気化した水分が絶縁性フィルムと補強板との隙間に
抜けるため、絶縁性フィルムへの圧力は発生せず、ショ
ート不良を防止することができる。
【図１】（ａ）は、本発明の実施形態１に係る半導体装
置を示す平面図、（ｂ）は、同断面図である。
置を示す平面図、（ｂ）は、同断面図である。
【図２】本発明の実施形態１に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
【図３】（ａ）は、本発明の実施形態２に係る半導体装
置を示す平面図、（ｂ）は、同断面図である。
置を示す平面図、（ｂ）は、同断面図である。
【図４】本発明の実施形態２に係る半導体装置の製造方
法を製造工程順に示す断面図である。
法を製造工程順に示す断面図である。
１ 絶縁性フィルム ２ 半導体チップ ３ リード ４ 絶縁層 ４ａ 絶縁層の開口 ５ 封止用樹脂 ６ 導電材料 ７ 補強板 ８ 半田ボール ９ 放熱板
Claims (6)
- 【請求項１】 絶縁性フィルムと補強板とを有するフィ
ルムキャリア型半導体装置であって、 前記絶縁性フィルムは、リードを有し、該リードに接続
された半導体チップを支持するものであり、 前記補強板は、導電体からなり、前記絶縁性フィルムに
絶縁体を介して張り付けられて該絶縁性フィルムを補強
するものであり、半導体チップが接続する電源供給用リ
ードに電気的に接続されたものであることを特徴とする
半導体装置。 - 【請求項２】 前記電源供給用リードは、グランド電位
のグランド用リードであることを特徴とする請求項１に
記載の半導体装置。 - 【請求項３】 前記電源供給用リードは、電源電位の電
源用リードであることを特徴とする請求項１に記載の半
導体装置。 - 【請求項４】 前記絶縁体は、半田ボールと前記補強板
とを電気的に絶縁するものであることを特徴とする請求
項１に記載の半導体装置。 - 【請求項５】 前記補強板は、前記絶縁体の開口を通し
て電気的にリードに接続したものであることを特徴とす
る請求項１に記載の半導体装置。 - 【請求項６】 前記補強板と前記電源供給用リードとを
接続する導電材料は、前記絶縁体に設けた開口付近に限
定して設けられたものであることを特徴とする請求項１
に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04080599A JP3239874B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04080599A JP3239874B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000243870A true JP2000243870A (ja) | 2000-09-08 |
| JP3239874B2 JP3239874B2 (ja) | 2001-12-17 |
Family
ID=12590866
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04080599A Expired - Fee Related JP3239874B2 (ja) | 1999-02-19 | 1999-02-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3239874B2 (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2003021674A3 (en) * | 2001-09-05 | 2004-04-15 | Intel Corp | Microelectronic circuit package having die fixed within a package core |
| WO2004105128A1 (ja) * | 2003-05-20 | 2004-12-02 | Fujitsu Limited | 半導体パッケージ |
| US6888240B2 (en) | 2001-04-30 | 2005-05-03 | Intel Corporation | High performance, low cost microelectronic circuit package with interposer |
| US6894399B2 (en) | 2001-04-30 | 2005-05-17 | Intel Corporation | Microelectronic device having signal distribution functionality on an interfacial layer thereof |
| US7071024B2 (en) | 2001-05-21 | 2006-07-04 | Intel Corporation | Method for packaging a microelectronic device using on-die bond pad expansion |
-
1999
- 1999-02-19 JP JP04080599A patent/JP3239874B2/ja not_active Expired - Fee Related
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6888240B2 (en) | 2001-04-30 | 2005-05-03 | Intel Corporation | High performance, low cost microelectronic circuit package with interposer |
| US6894399B2 (en) | 2001-04-30 | 2005-05-17 | Intel Corporation | Microelectronic device having signal distribution functionality on an interfacial layer thereof |
| US7071024B2 (en) | 2001-05-21 | 2006-07-04 | Intel Corporation | Method for packaging a microelectronic device using on-die bond pad expansion |
| WO2003021674A3 (en) * | 2001-09-05 | 2004-04-15 | Intel Corp | Microelectronic circuit package having die fixed within a package core |
| US7183658B2 (en) | 2001-09-05 | 2007-02-27 | Intel Corporation | Low cost microelectronic circuit package |
| WO2004105128A1 (ja) * | 2003-05-20 | 2004-12-02 | Fujitsu Limited | 半導体パッケージ |
| US7279778B2 (en) | 2003-05-20 | 2007-10-09 | Fujitsu Limited | Semiconductor package having a high-speed signal input/output terminal |
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| Publication number | Publication date |
|---|---|
| JP3239874B2 (ja) | 2001-12-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |