JP2002016175A - スティフナ付きtabテープ及びそれを用いた半導体装置 - Google Patents

スティフナ付きtabテープ及びそれを用いた半導体装置

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JP2002016175A
JP2002016175A JP2000201424A JP2000201424A JP2002016175A JP 2002016175 A JP2002016175 A JP 2002016175A JP 2000201424 A JP2000201424 A JP 2000201424A JP 2000201424 A JP2000201424 A JP 2000201424A JP 2002016175 A JP2002016175 A JP 2002016175A
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tape
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foil layer
tab tape
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達也 大高
Yukio Suzuki
幸夫 鈴木
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Abstract

(57)【要約】 【課題】従来の2メタル1基材TABテープを用いた場
合と同等の電気特性を有する安価なティフナ付きTAB
テープ及びそれを用いたTBGA半導体装置を提供する
こと。 【解決手段】第1テープ基材1の片面上に回路パターン
21を形成し、その一部を絶縁膜2で覆い、ビア用接続
領域部分25にビアホール12を設けて構成した1メタ
ルTABテープ20と、第2テープ基材15の片面に金
属箔層14を設けた第2メタル用テープ30とを、接着
剤層5を介して貼り合わせ、ビアホールのホール上縁の
ビア用接続領域部分25とホール底の金属箔層14の部
分とを導電手段(4、16、18)により電気的に接続
すると共に、1メタルTABテープ20により覆われて
いない金属箔層14の露出部分32を、半導体素子7の
グランドラインの電極71にボンディングワイヤ83に
より接続し、グランド電位に落とす。

Description

【発明の詳細な説明】
【0001】
【発明の属する技術分野】本発明は、スティフナと称さ
れる放熱板兼補強板の付いたスティフナ付きTAB(Ta
pe Automated Bonding)テープ及びこれを用いたテープ
BGA(Ball Grid Array )半導体装置に関するもので
ある。
【0002】
【従来の技術】TABテープとしては、ポリイミド樹脂
製絶縁フィルムをテープ基材としてその片面に配線パタ
ーンを形成した1メタルTABテープが一般的である。
【0003】しかし、パソコンなどに搭載されるチップ
は高周波化が進んでおり、これに伴い伝送速度の早い回
路の必要性が高まってきている。また、データ伝送の高
速化に伴い、TABテープの微細ピッチ配線において、
リード間の電磁界結合によるノイズ発生が新たな問題と
して現れ、無視できなくなってきた。例えば、30μm
のスペースを離して配置したリード間にリンギング(共
振)現象が発生してクロックパルスの信号波形が著しく
崩れるという問題がある。
【0004】この問題の解決策としては、テープ基材の
配線パターンと反対側の面にグランド層を設け、パッケ
ージ内のリードによる配線間の相互インダクタンスによ
るノイズの影響が動作特性上問題とならないようにする
ことが有効と考えられる。
【0005】そこで、これに対応したTABテープとし
て、ポリイミド樹脂製絶縁フィルムをテープ基材とし
て、その上下の面に、それぞれ配線パターンを形成した
2メタル(2層配線)TABテープが注目されている。
【0006】この2メタルTABテープを用いた従来の
T−BGA(Tape BGA)構造の半導体装置を図5に示
す。
【0007】これは、まず、ポリイミド樹脂製絶縁フィ
ルムから成るテープ基材1の片面に、半田ボールパッド
部26、ボンディングパッド部27及び引き回しリード
部を含む信号回路を持つ回路パターン21を形成し、且
つ該回路パターン21の一部をフォトソルダレジスト
(PSR)から成る絶縁膜2で絶縁し、テープ基材1の
他方の片面にグランド層6を設け、このグランド層6
に、導電性のビア部3を介して、上記半田ボールパッド
部26及びボンディングパッド部27を電気的に接続す
ることにより、2メタルTABテープ50を構成する。
そして、この2メタルTABテープ50を、接着剤5を
介して、金属板の中央部に半導体チップ搭載用の凹部6
1を設けて成るスティフナ10と貼り合わせ、スティフ
ナ付きTABテープとする。
【0008】次に、上記スティフナ10の凹部41に、
接着剤として素子固定剤9を用いて半導体チップ7を貼
り付け、この半導体チップ7の電極71と上記回路パタ
ーン21とをボンディングワイヤ8にて結線し、さらに
上記半導体チップ7とボンディングワイヤ8とを封止樹
脂100によって封止することで半導体装置を構成す
る。なお、各半田ボールパッド部26上には半田ボール
4が搭載される。
【0009】上記構成によれば、薄い絶縁層であるテー
プ基材1の直下に電気伝導層であるグランド層6を存在
しているので、信号回路の配線に高周波信号が負荷され
た際、グランド層6に、それぞれの配線に流れる電流に
より発生する磁束を打ち消すような方向に渦電流が流れ
る結果、見かけ上、配線のインダクタンスと誘導性クロ
ストークを低減することができる。これにより、電気信
号の信頼性及び伝播速度の高速化がはかられる。
【0010】
【発明が解決しようとする課題】しかしながら、2メタ
ル1基材TABテープは非常に価格が高く、これを用い
て製造したT−BGA半導体装置は、結果的に非常に高
価なものとなっている。
【0011】そこで本発明の目的は、上記課題を解決
し、電気特性を改善するために、通常のシングルメタル
TABとグランド層のテープ材を貼り合わせた構造の2
メタル2基材TABテープを用いることにより、従来の
2メタル1基材TABテープを用いた場合と同等の電気
信号の信頼性と伝搬速度の高速化を図ることができる安
価なティフナ付きTABテープ及びそれを用いたT−B
GA半導体装置を提供することにある。
【0012】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、次のように構成したものである。
【0013】(1)請求項1の発明に係るスティフナ付
きTABテープは、絶縁フィルムから成る第1テープ基
材の片面上に信号回路を持つ回路パターンを形成し、該
回路パターンの一部を絶縁膜で覆い、その絶縁膜で覆わ
れていない電気的接続が必要となる接続領域の1つであ
るビア用接続領域部分に、上記第1テープ基材を貫くビ
アホールを設けて1メタルTABテープを構成し、この
1メタルTABテープと、絶縁フィルムから成る第2テ
ープ基材の片面に金属箔層を設けた第2メタル用テープ
とを、上記ビアホールに対応する開口の設けられた接着
剤層を介して、上記第1テープ基材の他方の片面側に上
記第2メタル用テープの金属箔層が位置するように貼り
合わせ、その際、上記金属箔層に上記1メタルTABテ
ープにより覆われていないワイヤボンディング用の露出
部分を残し、上記貼り合わせにより得られた2メタル2
基材TABテープの第2メタル用テープ側に、接着剤を
介して、金属板から成るスティフナを貼り合わせたこと
を特徴とする。
【0014】このスティフナ付きTABテープによれ
ば、製作が容易な1メタルTABテープと、絶縁フィル
ムから成る第2テープ基材の片面に金属箔層を設けた第
2メタル用テープとを、上記ビアホールに対応する開口
の設けられた接着剤層を介して、上記第1テープ基材の
他面側に上記第2メタル用テープの金属箔層が位置する
ように貼り合わせた構造の2メタル2基材TABテープ
を用いているため、従来の2メタル1基材TABテープ
を用いた場合に較べ、非常に安価に製造することができ
る。
【0015】また、このスティフナ付きTABテープに
よれば、第1テープ基材の片面側に回路パターンの一部
であるビア用接続領域部分を、また第1テープ基材の他
面側に例えば銅箔から成る金属箔層の部分を備え、ビア
用接続領域部分から第1テープ基材のビアホール及び接
着剤層の開口を通って金属箔層に達するブラインドビア
ホールを設けた構成であるので、このブラインドビアホ
ールにおいて、ホール上縁のビア用接続領域部分と、ホ
ール底の金属箔層の部分とを電気的に接続することによ
り、金属箔層をグランド電位に落とすことができる。
【0016】このブラインドビアでの電気的接続をなす
手段としては、例えば次の3つがある。第1は、上記ブ
ラインドビアに半田ボールを溶融搭載する方法である。
第2は、ビアホール上縁のビア用接続領域部分と、ブラ
インドビアのホール底の金属箔層の部分とをボンディン
グワイヤにより電気的に接続する方法である。第3は、
上記ビアホール上に回路パターンの一部として延在する
接続リード部を折り曲げて、ホール底の金属箔層の部分
に圧着又は溶接する方法である。
【0017】なお、上記金属箔層には、その一部(電気
的接続のなされる部分)または全面にAu/Niめっき
が施されていることが好ましい。
【0018】(2)請求項2の発明は、請求項1記載の
スティフナ付きTABテープにおいて、上記1メタルT
ABテープのビア用接続領域部分から上記第1テープ基
材のビアホール及び上記接着剤層の開口を通って上記第
2メタル用テープの金属箔層に達するブラインドビアホ
ール内にて、ホール上縁のビア用接続領域部分と、ホー
ル底の金属箔層の部分とを導電手段により電気的に接続
したことを特徴とする。
【0019】(3)請求項3の発明は、請求項1又は2
記載のスティフナ付きTABテープにおいて、上記ブラ
インドビアホールの部分を、導電手段及びビア用接続領
域部分を覆って樹脂で封止したことを特徴とする。
【0020】(4)請求項4の発明に係る半導体装置
は、片面側に回路パターンを有し、且つ、その一部にパ
ンチ加工などによってビアホールが穿孔された1メタル
TABテープの直下に、同様に一部に上記ビアホールに
対応する開口の設けられた接着剤層を介して、金属箔層
を有する絶縁フィルムを貼り合わせ、これに接着剤を介
して、金属板から成るスティフナを貼り合わせ、このス
ティフナに半導体素子を搭載し、上記ビアホール及び開
口から成るブラインドビアホールに半田ボールを溶融搭
載することにより、1メタルTABテープ直下の上記金
属箔層に特定の電位を与え、さらにこの金属箔層におけ
る半導体素子に近い側の部分領域を、1メタルTABテ
ープの境界から露出させ、その露出部分と半導体素子の
電極とをボンディングワイヤにより接続したことを特徴
とする。
【0021】この半導体装置によれば、製作が容易な1
メタルTABテープと第2メタル用テープとを接着剤層
を介して貼り合わせた構成の2メタル2基材TABテー
プによるスティフナ付きTABテープを用いているた
め、従来の2メタル1基材TABテープを用いた半導体
装置の場合に較べ、非常に安価に製造することができ
る。
【0022】また、ビアホール及び開口から成るブライ
ンドビアホールに半田ボールを溶融搭載することによ
り、1メタルTABテープ直下の金属箔層に特定の電位
を与えた構成であるので、1メタルTABテープの片面
側の回路パターンにおけるリード間の電磁界結合による
ノイズ発生を抑え、電気信号の信頼性及び伝搬速度の高
速化を図ることができる。
【0023】さらにまた、金属箔層における半導体素子
に近い側の部分領域(金属箔層部分)を、1メタルTA
Bテープの領域外に露出させ、その露出部分をワイヤボ
ンディングにより半導体素子の電極と接続しているの
で、半導体素子のグランドラインを上記金属箔層及びブ
ラインドビアホールを通して、グランド電位に落とすこ
とができる。従って、この点でも伝送速度の高速化と動
作特性の安定化が図られる。
【0024】なお、上記金属箔層には、その一部(電気
的接続のなされる部分)または全面にAu/Niめっき
が施されていることが好ましい。
【0025】(5)請求項5の発明は、請求項4記載の
半導体装置において、上記ブラインドビアホールに半田
ボールを溶融搭載する代わりに、上記ビアホールの上縁
の周囲にワイヤボンディング可能なビア用接続領域部分
を形成し、そのビア用接続領域部分と、ホール底の金属
箔層(銅箔)の部分とをボンディングワイヤにより接続
し、さらにこの接続部を樹脂で覆ったことを特徴とす
る。
【0026】この特徴によれば、ブラインドビアホール
におけるビア用接続領域部分とホール底の金属箔層の部
分との電気的接続を、素子電極と回路パターンとを結線
するワイヤボンディング工程の一環として、ワイヤボン
ディングで行うことができる。また、その接続部を樹脂
で覆っているので、十分に保護することができる。
【0027】(6)請求項6の発明は、請求項4記載の
半導体装置において、上記ブラインドビアホールに半田
ボールを溶融搭載する代わりに、上記ビアホール上に上
記回路パターンの一部として接続リード部を延在させ、
この接続リード部を折り曲げて、上記ホール底の金属箔
層の部分に圧着又は溶接により固定したことを特徴とす
る。
【0028】この特徴によれば、ブラインドビアホール
におけるビア用接続領域部分とホール底の金属箔層の部
分との電気的接続を、ビアホール上に回路パターンの一
部として延在する接続リード部を、例えばフライングリ
ードの形で設け、これをボンディングツールでS字状に
折り曲げて、ホール底の金属箔層の部分に圧着又は溶接
により固定する構成であるので、ボンディングワイヤを
用いて2点ボンディングする必要がなくなり、ボンディ
ング部分を金属箔層側の1箇所のみで済ますことができ
る。
【0029】
【発明の実施の形態】以下、本発明を図示の実施形態に
基づいて説明する。
【0030】図1に代表的な実施形態を示す。図1にお
いて、10は本発明により構成した2メタル2基材TA
Bテープであり、図2に示すように、1メタルTABテ
ープ20と第2メタル用テープ30とを、接着剤層5を
介して貼り合わせたものから構成されている。
【0031】図2において、1メタルTABテープ20
は、ポリイミド樹脂製絶縁フィルムから成る第1テープ
基材1の片面上に、シグナルパッド部22、電源リング
部23、半田ボールパッド部24及び引き回しリード部
を含む信号回路を持つ回路パターン21を形成し、該回
路パターン21の一部をフォトソルダレジスト(PS
R)による絶縁膜2で覆った構成を有する。即ち、回路
パターン21のうち、引き回しリード部は絶縁膜2で覆
われているが、電気的接続が必要となる接続領域であ
る、シグナルパッド部22、電源リング部23、半田ボ
ールパッド部24といった部分は、絶縁膜2に覆われず
に露出したまま残されている。
【0032】また、絶縁膜2で覆われていない電気的接
続が必要となる接続領域の1つであるビア用接続領域部
分25(ここでは半田ボールパッド部24の1つ)に
は、上記第1テープ基材1を貫くビアホール12を設け
てある。
【0033】接着剤層5は上記ビアホール12に対応す
る開口13を具備しており、上記1メタルTABテープ
20の第1テープ基材1の他面側に、塗布又は貼付によ
り設けられる。
【0034】この実施形態の場合、絶縁フィルムから成
る第1テープ基材1の片面上に、シグナルパッド部2
2、電源リング部23、半田ボールパッド部24及び引
き回しリード部を含む信号回路を持つ回路パターン21
を形成し、その電気的接続が必要な接続領域22〜24
を残して回路パターンを絶縁膜2で絶縁し、第1テープ
基材1の他面側に接着剤層5を貼り付けた後、半田ボー
ルパッド部24の少なくとも1つに対し、パンチ加工に
より、当該半田ボールパッド部24、第1テープ基材1
及び接着剤層5を貫通するビアホール12、13を一括
で設けている。これは一工程で上記ビアホール12及び
開口13を設けることができるため、工程数を少なくす
る上で非常に効果的である。
【0035】第2メタル用テープ30は、ポリイミド樹
脂製の絶縁フィルムから成る第2テープ基材15の片面
に、グランド層(電気伝導層)として機能する銅箔層か
ら成る金属箔層14を有する。この金属箔層14には、
その全面にAu/Niめっきが施されているが、その一
部即ち電気的接続のなされる部分にのみ設けることもで
きる。この第2メタル用テープ30に設けられるデバイ
ス用ホール31の大きさは、1メタルTABテープ20
に設けられるデバイス用ホール28より小さくなってい
る。このため、第2メタル用テープ30の金属箔層14
は、半導体素子7に近い側の部分領域(金属箔層部分)
が、距離Lで示す長さだけ、1メタルTABテープ20
より長くなっている。
【0036】上記した1メタルTABテープ20と第2
メタル用テープ30とは、図1の如く、接着剤層5を介
して、第1テープ基材1の他方の片面側つまり回路パタ
ーン21の存在しない側に、金属箔層14が位置するよ
うに貼り合わせられる。その際、上記デバイス用ホール
28、31の大小関係から、第2メタル用テープ30の
金属箔層14には、1メタルTABテープ20により覆
われていないワイヤボンディング用の露出部分32が残
される。
【0037】上記貼り合わせにより得られた2メタル2
基材TABテープ10には、その第2メタル用テープ3
0側に、接着剤35を介して、図1の如く、金属板から
成るスティフナ40を貼り合わせ、以てスティフナ付き
TABテープを完成する。
【0038】このスティフナ付きTABテープによれ
ば、製作が容易な1メタルTABテープ20と第2メタ
ル用テープ30とを接着剤層5を介して貼り合わせた構
成の2メタル2基材TABテープ10を用いているた
め、従来の1つのテープ基材の両面に金属箔を有するも
のを加工した2メタル1基材TABテープを用いた場合
に較べ、非常に安価に製造することができる。
【0039】本スティフナ付きTABテープは、上記の
ように1メタルTABテープ20のビア用接続領域部分
25から第1テープ基材1のビアホール12及び接着剤
層5の開口13を通って第2メタル用テープ30の金属
箔層14に達するブラインドビアホール11を持ち、そ
のブラインドビアホール11内における電気的接続が未
だ行われていない形態であるとして説明したが、本発明
のスティフナ付きTABテープはこの形態に限定される
ものではない。即ち、1メタルTABテープ20のビア
用接続領域部分25から第1テープ基材1のビアホール
12及び接着剤層5の開口13を通って第2メタル用テ
ープ30の金属箔層14に達するブラインドビアホール
11内において、ホール上縁のビア用接続領域部分25
と、ホール底の金属箔層14の部分とを導電手段により
電気的に接続し、その状態で完成品として扱うこともで
きる。また、さらに、ブラインドビアホール11の部分
を、導電手段及びビア用接続領域部分25を覆って樹脂
で封止し、その状態で完成品として扱うこともできる。
【0040】図1は、ブラインドビアホール11での電
気的接続をなす手段として、ビアホール12及び開口1
3から成るブラインドビアホール11に半田ボール4を
溶融搭載することにより、1メタルTABテープ20直
下の金属箔層14に特定の電位を与えることを可能にし
た構成を示している。
【0041】図3は、ブラインドビアホール11のホー
ル上縁のビア用接続領域部分25と、ホール底の金属箔
層14の部分とをボンディングワイヤ16によりボンデ
ィングして電気的に接続し、その接続部をモールド樹脂
17で封止した構成を示す。
【0042】また、図4は、上記ブラインドビアホール
11のホール上に回路パターン21の一部としてフライ
ングリードの形で延在する接続リード部18を設け、こ
の接続リード部18を、ボンディングツールでS字状に
折り曲げて、ホール底の金属箔層14の部分に圧着又は
溶接により固定した構成を示す。図中、19は接続リー
ド部18の溶接部を示す。
【0043】次に、上記2メタルTABテープ10を用
いた半導体装置の構成について説明する。
【0044】図1の半導体装置の場合には、次のように
組み立てる。まず、上記2メタルTABテープ10を用
い、そのスティフナ40の凹部41に、素子固定剤9を
介して半導体素子7を搭載する。そして、回路パターン
21のシグナルパッド部22とこれに対応する半導体素
子7の電極71のうちの信号用電極とをボンディングワ
イヤ82により接続し、回路パターン21の電源リング
部23とこれに対応する半導体素子7の電極71のうち
の電源用電極とをボンディングワイヤ83により接続す
る。
【0045】また、上記ビアホール12及び開口13か
ら成るブラインドビアホール11に半田ボール4を溶融
搭載することにより、ホール上縁のビア用接続領域部分
25とホール底の金属箔層14の部分とを電気的に接続
し、1メタルTABテープ20直下の金属箔層14に特
定のグランド電位を与える。これにより、1メタルTA
Bテープの片面側の回路パターン21におけるリード間
の電磁界結合によるノイズ発生を抑え、伝搬速度の高速
化を図ることができる。
【0046】さらに、この金属箔層14における半導体
素子7に近い側の部分領域(金属箔層部分)を、1メタ
ルTABテープ20の領域外へ露出させ、その露出部分
32と半導体素子7の電極71のうちのグランド用電極
とをボンディングワイヤ81により接続し、半導体素子
7のグランドラインを金属箔層14及びブラインドビア
ホール11を通して、グランド電位に落とす。これによ
り、伝送速度の早い半導体素子7の動作特性の安定化を
図ることができる。
【0047】そして、半導体チップ7の周辺領域におけ
る電気的な接続を保護するために、モールドレジン10
0は、半導体チップ7、ワイヤボンディング81,8
2,83、回路パターン21等を包み込むようにして封
止している。この点は、後述する図3,4の半導体装置
においても同様である。
【0048】図3の半導体装置の場合には、上記のよう
にブラインドビアホール11に半田ボール4を溶融搭載
する代わりに、ビアホール12の上縁の周囲にワイヤボ
ンディング可能なビア用接続領域部分25を形成し、そ
のビア用接続領域部分25とホール底の金属箔層14の
部分とをボンディングワイヤ16により接続し、さらに
この接続部をモールド樹脂17で覆って保護した構成を
有する。この実施形態によれば、ブラインドビアホール
11における電気的接続をボンディングワイヤ16によ
り行っているため、このワイヤボンディングによる接続
を、素子電極71と回路パターン21とを接続するワイ
ヤボンディング工程の一環として行うことができる。
【0049】図4の半導体装置の場合には、上記のよう
にブラインドビアホール11に半田ボール4を溶融搭載
する代わりに、ビアホール12上に回路パターン21の
一部として接続リード部18を、例えばフライングリー
ドの形で延在させ、この接続リード部18を、ボンディ
ングツールでS字状に折り曲げて、ホール底の金属箔層
14の部分に圧着又は溶接により固定した構成を有す
る。この実施形態によれば、ボンディングワイヤを用い
ることなく、且つボンディング部分を金属箔層側の1箇
所のみで済ますことができる。
【0050】
【発明の効果】以上説明したように本発明によれば、次
のような優れた効果が得られる。
【0051】(1)請求項1〜3のスティフナ付きTA
Bテープによれば、製作が容易な1メタルTABテープ
と、絶縁フィルムから成る第2テープ基材の片面に金属
箔層を設けた第2メタル用テープとを、接着剤層を介し
て貼り合わせた構成の2メタル2基材TABテープを用
いているため、従来の2メタルTABテープを用いた場
合に較べ、非常に安価に製造することができる。
【0052】また、このスティフナ付きTABテープに
よれば、第1テープ基材の片面側に回路パターンの一部
であるビア用接続領域部分を、また第1テープ基材の他
面側に金属箔層の部分を備え、ビア用接続領域部分から
第1テープ基材のビアホール及び接着剤層の開口を通っ
て金属箔層に達するブラインドビアホールを設けた構成
であるので、このブラインドビアホールにおいて、ビア
ホール上縁のビア用接続領域部分と、ブラインドビアホ
ールのホール底の金属箔層の部分とを電気的に接続する
ことにより、金属箔層をグランド電位に落とすことがで
きる。
【0053】(2)請求項4〜6の半導体装置によれ
ば、製作が容易な1メタルTABテープと第2メタル用
テープとを接着剤層を介して貼り合わせた構成の2メタ
ル2基材TABテープによるスティフナ付きTABテー
プを用いているため、従来の2メタルTABテープを用
いた半導体装置の場合に較べ、非常に安価に製造するこ
とができる。
【0054】また、ビアホール及び開口から成るブライ
ンドビアホールに半田ボールを溶融搭載することによ
り、又はビアホールの上縁周囲のビア用接続領域部分と
ホール底の金属箔層の部分とをワイヤボンディングし或
いは接続リード部を溶接することにより電気的に接続し
て、1メタルTABテープ直下の金属箔層に特定の電位
を与えた構造であるので、回路パターンにおけるリード
間の電磁界結合によるノイズ発生を抑え、従来の2メタ
ル1基材TABテープを用いた場合と同等の電気信号の
信頼性及び伝搬速度の高速化を図ることができる。
【0055】さらにまた、金属箔層における半導体素子
に近い側の部分領域を、1メタルTABテープの領域外
に露出させ、その露出部分をワイヤボンディングにより
半導体素子の電極と接続しているので、半導体素子のグ
ランドラインを上記金属箔層及びブラインドビアホール
を通して、グランド電位に落とすことができる。従っ
て、この点でも伝送速度の高速化と動作特性の安定化が
図られる。
【図面の簡単な説明】
【図1】本発明の第1の実施形態に係る半導体装置の右
半分の構成を示す断面図である。
【図2】本発明のスティフナ付きTABテープの構成要
素である2メタル2基材TABテープの1メタルTAB
テープと第2メタル用テープとの貼り合わせ工程を示し
た図である。
【図3】本発明の第2の実施形態に係る半導体装置の右
半分の構成を示す断面図である。
【図4】本発明の第3の実施形態に係る半導体装置の右
半分の構成を示す断面図である。
【図5】従来の半導体装置の右半分の構成を示す断面図
である。
【符号の説明】
1 第1テープ基材 2 絶縁膜 4 半田ボール 5 接着剤層 7 半導体素子 10 2メタル2基材TABテープ 11 ブラインドビアホール 12 ビアホール 13 開口 14 金属箔層 15 第2テープ基材 16 ボンディングワイヤ 17 モールド樹脂 18 接続リード部 20 1メタルTABテープ 21 回路パターン 22 シグナルパッド部 24 半田ボールパッド部 25 ビア用接続領域部分 30 第2メタル用テープ 32 露出部分 35 接着剤 40 スティフナ 71 電極 81、82、83 ボンディングワイヤ 100 モールドレジン

Claims (6)

    【特許請求の範囲】
  1. 【請求項1】絶縁フィルムから成る第1テープ基材の片
    面上に信号回路を持つ回路パターンを形成し、該回路パ
    ターンの一部を絶縁膜で覆い、その絶縁膜で覆われてい
    ない電気的接続が必要となる接続領域の1つであるビア
    用接続領域部分に、上記第1テープ基材を貫くビアホー
    ルを設けて1メタルTABテープを構成し、この1メタ
    ルTABテープと、絶縁フィルムから成る第2テープ基
    材の片面に金属箔層を設けた第2メタル用テープとを、
    上記ビアホールに対応する開口の設けられた接着剤層を
    介して、上記第1テープ基材の他方の片面側に上記第2
    メタル用テープの金属箔層が位置するように貼り合わ
    せ、その際、上記金属箔層に上記1メタルTABテープ
    により覆われていないワイヤボンディング用の露出部分
    を残し、上記貼り合わせにより得られた2メタル2基材
    TABテープの第2メタル用テープ側に、接着剤を介し
    て、金属板から成るスティフナを貼り合わせたことを特
    徴とするスティフナ付きTABテープ。
  2. 【請求項2】上記1メタルTABテープのビア用接続領
    域部分から上記第1テープ基材のビアホール及び上記接
    着剤層の開口を通って上記第2メタル用テープの金属箔
    層に達するブラインドビアホール内にて、ホール上縁の
    ビア用接続領域部分と、ホール底の金属箔層の部分とを
    導電手段により電気的に接続したことを特徴とする請求
    項1記載のスティフナ付きTABテープ。
  3. 【請求項3】上記ブラインドビアホールの部分を、導電
    手段及びビア用接続領域部分を覆って樹脂で封止したこ
    とを特徴とする請求項1又は2記載のスティフナ付きT
    ABテープ。
  4. 【請求項4】片面側に回路パターンを有し、且つその一
    部にパンチ加工などによってビアホールが穿孔された1
    メタルTABテープの直下に、同様に一部に上記ビアホ
    ールに対応する開口の設けられた接着剤層を介して、金
    属箔層を有する絶縁フィルムを貼り合わせ、これに接着
    剤を介して、金属板から成るスティフナを貼り合わせ、
    このスティフナに半導体素子を搭載し、上記ビアホール
    及び開口から成るブラインドビアホールに半田ボールを
    溶融搭載することにより、1メタルTABテープ直下の
    上記金属箔層に特定の電位を与え、さらにこの金属箔層
    における半導体素子に近い側の部分領域を、1メタルT
    ABテープの境界から露出させ、その露出部分と半導体
    素子の電極とをボンディングワイヤにより接続したこと
    を特徴とする半導体装置。
  5. 【請求項5】上記ブラインドビアホールに半田ボールを
    溶融搭載する代わりに、上記ビアホールの上縁の周囲に
    ワイヤボンディング可能なビア用接続領域部分を形成
    し、そのビア用接続領域部分と、ホール底の金属箔層
    (銅箔)の部分とをボンディングワイヤにより接続し、
    さらにこの接続部を樹脂で覆ったことを特徴とする請求
    項4記載の半導体装置。
  6. 【請求項6】上記ブラインドビアホールに半田ボールを
    溶融搭載する代わりに、上記ビアホール上に上記回路パ
    ターンの一部として接続リード部を延在させ、この接続
    リード部を折り曲げて、上記ホール底の金属箔層の部分
    に圧着又は溶接により固定したことを特徴とする請求項
    4記載の半導体装置。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6853065B2 (en) * 2002-08-26 2005-02-08 Hitachi Cable, Ltd. Tab tape, method of making same and semiconductor device
JP2010108980A (ja) * 2008-10-28 2010-05-13 Elpida Memory Inc 半導体装置
JP2019067873A (ja) * 2017-09-29 2019-04-25 太陽誘電株式会社 回路基板及び回路モジュール

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6740962B1 (en) * 2000-02-24 2004-05-25 Micron Technology, Inc. Tape stiffener, semiconductor device component assemblies including same, and stereolithographic methods for fabricating same
KR20020065705A (ko) * 2001-02-07 2002-08-14 삼성전자 주식회사 테이프 배선 기판과 그 제조 방법 및 그를 이용한 반도체칩 패키지
US6808959B2 (en) * 2001-05-24 2004-10-26 Nec Electronics Corporation Semiconductor device having reinforced coupling between solder balls and substrate
US7064447B2 (en) 2001-08-10 2006-06-20 Micron Technology, Inc. Bond pad structure comprising multiple bond pads with metal overlap
KR20030077784A (ko) * 2002-03-27 2003-10-04 주식회사 칩팩코리아 테이프 볼 그리드 어레이 패키지
KR100833941B1 (ko) * 2002-06-08 2008-05-30 삼성테크윈 주식회사 티비지에이 반도체 패키지
US6844621B2 (en) * 2002-08-13 2005-01-18 Fuji Electric Co., Ltd. Semiconductor device and method of relaxing thermal stress
US7323772B2 (en) * 2002-08-28 2008-01-29 Micron Technology, Inc. Ball grid array structures and tape-based method of manufacturing same
CN100372084C (zh) * 2003-09-04 2008-02-27 美龙翔微电子科技(深圳)有限公司 热增强型球栅阵列集成电路封装基板制造方法及封装基板
US7061085B2 (en) * 2003-09-19 2006-06-13 Micron Technology, Inc. Semiconductor component and system having stiffener and circuit decal
US7701071B2 (en) * 2005-03-24 2010-04-20 Texas Instruments Incorporated Method for fabricating flip-attached and underfilled semiconductor devices
JP4615388B2 (ja) * 2005-07-25 2011-01-19 Okiセミコンダクタ株式会社 半導体パッケージ及びその製造方法
JP5050384B2 (ja) 2006-03-31 2012-10-17 富士通セミコンダクター株式会社 半導体装置およびその製造方法
TWI327363B (en) * 2006-11-17 2010-07-11 Unimicron Technology Corp Carrier structure for semiconductor chip and method for manufacturing the same
JP2009016626A (ja) * 2007-07-06 2009-01-22 Panasonic Corp 半導体モジュール装置および半導体モジュール装置の製造方法ならびにフラットパネル型表示装置,プラズマディスプレイパネル
JP2009105139A (ja) * 2007-10-22 2009-05-14 Shinko Electric Ind Co Ltd 配線基板及びその製造方法と半導体装置
US8013439B2 (en) * 2008-06-30 2011-09-06 Intel Corporation Injection molded metal stiffener for packaging applications
TWI394258B (zh) * 2008-11-11 2013-04-21 Cyntec Co Ltd 晶片封裝結構及其製作方法
US9601434B2 (en) * 2010-12-10 2017-03-21 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming openings through insulating layer over encapsulant for enhanced adhesion of interconnect structure
US9576873B2 (en) * 2011-12-14 2017-02-21 STATS ChipPAC Pte. Ltd. Integrated circuit packaging system with routable trace and method of manufacture thereof

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3196379B2 (ja) * 1992-11-09 2001-08-06 住友金属工業株式会社 多層tabテープ
US5397921A (en) * 1993-09-03 1995-03-14 Advanced Semiconductor Assembly Technology Tab grid array
JPH08213732A (ja) 1994-10-31 1996-08-20 Hewlett Packard Co <Hp> 多層集積回路パッケージおよびその製造方法
JP2755252B2 (ja) * 1996-05-30 1998-05-20 日本電気株式会社 半導体装置用パッケージ及び半導体装置
JP2825084B2 (ja) * 1996-08-29 1998-11-18 日本電気株式会社 半導体装置およびその製造方法
US6020637A (en) * 1997-05-07 2000-02-01 Signetics Kp Co., Ltd. Ball grid array semiconductor package
AU2467599A (en) * 1998-10-14 2000-05-01 Minnesota Mining And Manufacturing Company Tape ball grid array with interconnected ground plane
KR100343284B1 (ko) * 2000-06-23 2002-07-15 윤종용 반도체소자의 본딩패드 구조체 및 그 제조방법

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6853065B2 (en) * 2002-08-26 2005-02-08 Hitachi Cable, Ltd. Tab tape, method of making same and semiconductor device
JP2010108980A (ja) * 2008-10-28 2010-05-13 Elpida Memory Inc 半導体装置
JP2019067873A (ja) * 2017-09-29 2019-04-25 太陽誘電株式会社 回路基板及び回路モジュール

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