KR100343284B1 - 반도체소자의 본딩패드 구조체 및 그 제조방법 - Google Patents

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Abstract

본딩패드의 구조체 및 그 제조방법이 제공된다. 이 구조체는 반도체기판 상에 제1 내지 제3 도전막 패턴들이 차례로 적층된다. 제1 도전막 패턴 및 제2 도전막 패턴 사이에는 절연막이 개재되고, 제2 도전막 패턴의 상부면은 제3 도전막 패턴과 직접 접촉된다. 이에 더하여, 제3 도전막 패턴은 제2 도전막 패턴의 가장자리 또는 제2 도전막 패턴의 주변을 관통하는 개구부를 통하여 제1 도전막 패턴의 가장자리와 전기적으로 접속된다. 또한, 이 구조체의 제조방법은 반도체기판의 전면에 형성된 제1 절연막의 소정영역 상에 제1 도전막 패턴을 형성한다. 제1 도전막 패턴 및 제1 절연막은 제2 절연막에 의해 덮여진다. 제2 절연막의 소정영역 상에 제1 도전막 패턴과 중첩되는 제2 도전막 패턴을 형성한다. 제2 도전막 패턴은 그 가장자리를 관통하는 개구부를 갖는다. 제2 도전막 패턴이 형성된 결과물 전면에 제3 절연막을 형성한다. 제3 절연막 및 제2 절연막을 연속적으로 패터닝하여 제2 도전막 패턴의 상부면 및 제1 도전막 패턴의 가장자리를 노출시키는 비아홀을 형성한다. 이어서, 비아홀 및 개구부를 덮는 제3 도전막 패턴을 형성한다.

Description

반도체소자의 본딩패드 구조체 및 그 제조방법{Bonding pad structure in semiconductor device and fabrication method thereof}
본 발명은 반도체소자 및 그 제조방법에 관한 것으로, 특히 반도체소자의 본딩패드 구조체 및 그 제조방법에 관한 것이다.
반도체소자, 즉 반도체 칩은 외부로부터의 습기 및 충격에 보호되어져야 하므로 어셈블리 공정(assembly process)을 통하여 밀봉된다. 또한, 반도체소자는 외부로부터 전기적인 신호를 받아들이거나 외부의 다른 반도체소자로 전기적인 신호를 출력시키기 위하여 복수개의 본딩패드를 구비한다. 따라서, 어셈블리 공정, 즉 패키지 공정 동안 반도체소자의 본딩패드들은 금선(gold wire) 등과 같은 도전선으로 리드 프레임의 리드선들과 연결된다. 이때, 금선을 본딩패드에 연결하기 위하여 본딩패드에 순간적으로 열 및 물리적인 힘을 가한다. 이에 따라, 본딩패드에 열적 스트레스 또는 물리적인 스트레스가 가해지므로 본딩패드가 손상될 우려가 있다.
특히, 최근에 널리 사용되는 볼 그리드 어레이(ball grid array) 패키지 방식은 빔 리드(beam lead)를 직접 본딩패드에 접촉시킨다. 이에 따라, 본딩패드에 빔 리드에 의한 기계적인 스트레스가 인가되므로 본딩패드에 심한 손상이 가해질 수 있다. 또한, 볼 그리드 어레이 패키지의 두께가 점점 얇아짐에 따라 본딩패드의 상부면 및 빔 리드 사이의 경사각은 15°또는 그보다 작은 각도를 유지하여야 한다. 이에 더하여, 패키지의 소형화에 따라 본딩패드의 크기는 점점 작아지는 추세에 있다. 결과적으로, 본딩패드만을 노출시키는 보호층(passivation layer)의 상부면에 비하여 본딩패드의 중심부가 낮을수록 빔 리드의 정렬 여유도는 감소한다.
후지키 등(Fujiki et al.)은 미국특허 제5,736,791호에 "semiconductor device and bonding pad structure therefor"라는 명칭으로 반도체소자에 사용되는 본딩패드를 개시하였다.
상기 미국특허 제5,736,791호에 따르면, 다층 배선을 사용하는 반도체소자의 본딩패드 구조체가 개시된다. 이 본딩패드 구조체는 제1 배선층 및 제1 배선층 상부에 형성된 제2 배선층을 포함한다. 상기 제1 및 제2 배선층 사이에는 층간절연층이 개재되고, 상기 층간절연층을 관통하는 복수개의 금속플러그들은 상기 제1 및제2 배선층을 서로 전기적으로 연결시킨다. 여기서, 상기 제1 배선층은 복수개의 슬릿을 구비하도록 패터닝되거나 그 중심부가 식각되어진다. 따라서, 제1 배선층의 면적은 제2 배선층의 면적에 비하여 매우 작다. 결과적으로, 제2 배선층의 대부분은 층간절연층과 직접 접촉되어, 금선(gold wire) 또는 빔 리드가 접촉하는 본딩패드의 두께는 단지 제2 배선층의 두께에 해당한다. 이에 따라, 금선 또는 빔 리드를 본딩시키는 공정시 오픈 불량 등이 발생하기가 쉽다.
본 발명이 이루고자 하는 기술적 과제는 신뢰성이 있고 빔 리드의 정렬여유도를 개선시킬 수 있는 본딩패드 구조체를 제공하는 데 있다.
본 발명이 이루고자 하는 다른 기술적 과제는 신뢰성이 있고 빔 리드의 정렬여유도를 개선시킬 수 있는 본딩패드 구조체의 제조방법을 제공하는 데 있다.
도 1은 본 발명의 일 실시예에 따른 본딩패드 구조체의 평면도이고,
도 2는 본 발명의 다른 실시예에 따른 본딩패드 구조체의 평면도이고,
도 3 내지 도 6은 도 1의 Ⅰ-Ⅰ 또는 도 2의 Ⅱ-Ⅱ에 따라 본 발명의 본딩패드 구조체를 제조하는 방법을 설명하기 위한 단면도들이고,
도 7은 본 발명의 다른 실시예에 따른 본딩패드 구조체의 평면도이고,
도 8 내지 도 11은 도 7의 Ⅲ-Ⅲ에 따라 본 발명의 본딩패드 구조체를 제조하는 방법을 설명하기 위한 단면도들이다.
상기 기술적 과제를 달성하기 위하여 본 발명은 본딩패드 구조체를 제공한다. 이 구조체의 일 특징에 따르면, 서로 중첩된 제1 내지 제3 도전막 패턴들이 차례로 적층되고, 제2 및 제3 도전막 패턴들은 직접 접촉된다. 또한, 제3 도전막 패턴은 제2 도전막 패턴의 가장자리를 관통하는 개구부를 통하여 제2 도전막 패턴의 하부에 위치한 제1 도전막 패턴의 가장자리와 전기적으로 연결된다. 여기서, 상기 제1 도전막 패턴 및 제2 도전막 패턴 사이에는 절연막이 개재된다. 상기 개구부는 슬릿형이거나 복수개의 홀을 포함할 수도 있다.
이 구조체의 다른 특징에 따르면, 서로 중첩된 제1 내지 제3 도전막 패턴들이 차례로 적층되고, 제2 및 제3 도전막 패턴들은 직접 접촉된다. 또한, 상기 제3 도전막 패턴은 제2 도전막 패턴의 주변영역을 관통하는 개구부를 통하여 제1 도전막 패턴의 가장자리와 전기적으로 연결된다. 여기서, 제1 및 제2 도전막 패턴들 사이에는 절연막이 개재되고, 상기 개구부는 제2 도전막 패턴의 가장자리와 인접한 절연막을 관통한다. 따라서, 제2 도전막 패턴은 제1 도전막 패턴보다 좁은 폭을 갖는다. 상기 개구부는 슬릿형인 것이 바람직하다.
상기 다른 기술적 과제를 달성하기 위하여 본 발명은 본딩패드 구조체의 제조방법을 제공한다. 이 방법의 일 특징은 제1 도전막 패턴이 형성된 반도체기판 전면에 절연막을 형성하고, 상기 절연막 상에 상기 제1 도전막 패턴과 중첩된 제2 도전막 패턴을 형성한다. 상기 제2 도전막 패턴은 그 가장자리를 관통하는 개구부를 포함한다. 상기 제2 도전막 패턴이 형성된 결과물 전면에 또 다른 절연막을 형성하고, 상기 또 다른 절연막 및 상기 개구부에 의해 노출된 절연막을 연속적으로 식각하여 상기 제2 도전막 패턴의 상부면 및 제1 도전막 패턴의 가장자리를 노출시키는 비아홀을 형성한다. 이어서, 상기 비아홀을 덮는 제3 도전막 패턴을 형성한다.
이 방법의 다른 특징은 제1 도전막 패턴이 형성된 반도체기판 전면에 절연막을 형성하고, 상기 절연막 상에 상기 제1 도전막 패턴과 중첩된 제2 도전막 패턴을 형성한다. 제2 도전막 패턴은 제1 도전막 패턴보다 좁은 폭을 갖는다. 상기 제2 도전막 패턴이 형성된 결과물 전면에 또 다른 절연막을 형성한다. 상기 또 다른 절연막 및 상기 절연막을 연속적으로 식각하여 상기 제2 도전막 패턴의 전면 및 상기 제1 도전막 패턴의 가장자리를 노출시키는 비아홀을 형성한다. 이어서, 상기 비아홀을 덮는 제3 도전막 패턴을 형성한다.
이하, 첨부한 도면들을 참조하여 본 발명의 실시예들을 상세히 설명하기로 한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
도 1은 본 발명의 일 실시예에 따른 본딩패드 구조체의 평면도이고, 도 2는 본 발명의 다른 실시예에 따른 본딩패드 구조체의 평면도이다.
도 1 및 도 2를 참조하면, 반도체기판(도시하지 않음)의 전면을 덮는 제1 절연막(도시하지 않음)의 소정영역 상에 제1 도전막 패턴(5)이 적층된다. 상기 제1 도전막 패턴(5)은 폴리실리콘막 또는 폴리사이드막으로 형성한다. 상기 제1 도전막 패턴(5)이 형성된 결과물은 제2 절연막(도시하지 않음)에 의해 덮여진다. 상기 제2 절연막의 소정영역은 제2 도전막 패턴(9 또는 9a)에 의해 덮여진다. 상기 제2 도전막 패턴(9 또는 9a)는 제1 도전막 패턴(5)과 중첩된다. 여기서, 도 1의 제2 도전막 패턴(9)은 그 가장자리를 관통하는 슬릿형의 개구부(11')를 포함하고, 도 2의 제2 도전막 패턴(9a)은 그 가장자리를 관통하는 복수개의 홀(11a')을 포함한다. 상기개구부(11' 또는 11a')는 상기 제2 도전막 패턴(9 또는 9a) 뿐만 아니라 제2 절연막을 관통하여 상기 제1 도전막 패턴(5)의 가장자리를 노출시킨다.
상기 개구부(11' 또는 11a')를 포함하는 제2 도전막 패턴(9 또는 9a)이 형성된 결과물은 제3 절연막(도시하지 않음)에 의해 덮여진다. 상기 제3 절연막은 상기 제2 도전막 패턴(9 또는 9a) 및 상기 개구부(11' 또는 11a')를 노출시키는 비아홀(15)을 포함한다. 상기 비아홀(15)은 제3 도전막 패턴(17)에 의해 덮여진다. 결과적으로, 상기 제3 도전막 패턴(17)은 상기 비아홀(15) 및 상기 개구부(11' 또는 11a')를 통하여 제2 도전막 패턴(9 또는 9a)의 상부면 및 제1 도전막 패턴(5)의 가장자리와 전기적으로 접속된다. 상기 제2 도전막 패턴(9 또는 9a) 및 제3 도전막 패턴(17)은 각각 제1 금속막 패턴 및 제2 금속막 패턴에 해당한다.
계속해서, 상기 제3 도전막 패턴(17)이 형성된 결과물은 보호막(passivation layer; 도시하지 않음)에 의해 덮여진다. 여기서, 상기 보호막은 상기 제3 도전막 패턴(17)을 노출시키는 패드개구부(21)를 포함한다. 상기 보호막은 산화막 및 질화막을 차례로 적층시키어 형성한다. 상기 산화막은 플라즈마 산화막 또는 고밀도 플라즈마 산화막(HDP oxide layer)으로 형성하거나 이들의 조합으로 형성할 수도 있다. 또한, 상기 질화막은 플라즈마 질화막으로 형성한다.
도 3 내지 도 6은 도 1의 Ⅰ-Ⅰ 또는 도 2의 Ⅱ-Ⅱ에 따라 본 발명에 따른 본딩패드 구조체의 제조방법을 설명하기 위한 단면도들이다.
도 3을 참조하면, 실리콘 웨이퍼와 같은 반도체기판(1) 상에 제1 절연막(3)을 형성한다. 상기 제1 절연막(3) 상에 제1 도전막, 예컨대 폴리실리콘막 또는 폴리사이드막을 형성한 다음, 상기 제1 도전막을 패터닝하여 제1 도전막 패턴(5)을 형성한다. 상기 제1 도전막 패턴(5)은 반도체소자의 국부배선 또는 게이트 전극과 동시에 형성될 수도 있다.
도 4를 참조하면, 상기 제1 도전막 패턴(5)이 형성된 결과물 전면에 제2 절연막(7) 및 제2 도전막을 차례로 형성한다. 상기 제2 도전막을 형성하기 전에 반도체소자의 소정영역에 상기 제2 절연막(7) 및 상기 제1 절연막(3)을 관통하는 금속 콘택홀(도시하지 않음)을 형성할 수도 있다. 상기 제2 도전막은 다층 금속배선을 채택하는 반도체소자의 경우에 제1 금속막에 해당한다. 제1 금속막은 통상적으로 알루미늄막과 같은 금속막으로 형성하며, 타이타늄 질화막과 같은 장벽금속막을 포함할 수도 있다. 또한, 상기 제1 금속막은 구리막과 같은 높은 신뢰성을 갖는 금속막으로 형성할 수도 있다. 상기 제2 도전막을 패터닝하여 상기 제1 도전막 패턴(5) 상부에 제2 도전막 패턴(9 또는 9a)을 형성한다. 이때, 상기 제2 도전막 패턴(9 또는 9a)의 가장자리를 관통하는 개구부(11 또는 11a)가 형성된다. 따라서, 상기 개구부(11 또는 11a)는 제1 도전막 패턴(5)의 가장자리 상의 제2 절연막(7)을 노출시킨다. 여기서, 상기 개구부(11)는 도 1에 도시된 바와 같이 슬릿형으로 형성되고, 상기 개구부(11a)는 도 2에 도시된 바와 같이 복수개의 홀 형태로 형성될 수도 있다. 또한, 상기 개구부(11)는 도시되지는 않았지만 제2 도전막 패턴(9)의 가장자리를 관통하는 복수개의 슬릿을 포함할 수도 있다.
도 5를 참조하면, 상기 제2 도전막 패턴(9 또는 9a)이 형성된 결과물 전면에 제3 절연막(13), 예컨대 금속층간 절연막(inter-metal dielectric layer)을 형성한다. 이어서, 상기 제3 절연막(13) 및 제2 절연막(7)을 연속적으로 패터닝하여 상기 제2 도전막 패턴(9 또는 9a)의 전면을 노출시키는 비아홀(15)을 형성한다. 이때, 도 4의 개구부(11 또는 11a)에 의해 노출된 제2 절연막(7) 또한 식각된다. 따라서, 제1 도전막 패턴(5)의 가장자리를 노출시키는 개구부(11' 또는 11a')가 형성된다.
도 6을 참조하면, 상기 비아홀(15)이 형성된 결과물 전면에 상기 개구부(11' 또는 11a')를 채우는 제3 도전막을 형성한다. 상기 제3 도전막은 다층 금속배선을 채택하는 반도체소자의 경우에 제2 금속막에 해당한다. 제2 금속막은 통상적으로 알루미늄막으로 형성하며, 타이타늄막과 같은 웨팅막(wetting layer)을 포함할 수도 있다. 상기 제3 도전막을 패터닝하여 상기 비아홀(15)을 덮는 제3 도전막 패턴(17)을 형성한다. 이에 따라, 상기 제3 도전막 패턴(17)은 제2 도전막 패턴(9 또는 9a)과 직접적으로 접촉되고, 제1 도전막 패턴(5)의 가장자리와 전기적으로 접속된다. 또한, 제1 도전막 패턴(5) 및 제2 도전막 패턴(9 또는 9a) 사이에는 제2 절연막(7)이 개재된다. 따라서, 제3 도전막 패턴(17)의 중심부의 상부면 및 제3 절연막(13)의 상부면 사이의 단차를 최소화시킬 수 있다.
계속해서, 상기 제3 도전막 패턴(17)이 형성된 결과물 전면에 통상의 방법으로 보호막(passivation layer; 19)을 형성한다. 상기 보호막(19)은 반도체소자를 보호하기 위한 물질막으로서, 외부로부터 습기가 침투하는 것을 차단시키는 역할을 한다. 또한, 상기 보호막(19)은 반도체소자 내의 제3 도전막 패턴, 즉 제2 금속배선을 스크래치 등으로부터 보호하는 역할을 한다. 상기 보호막(19)은 500℃ 이하의 저온에서 형성하는 것이 가능한 절연막으로 형성한다. 예를 들면, 상기 보호막(19)은 플라즈마 산화막 및 플라즈마 질화막을 차례로 적층시키어 형성할 수 있다. 다른 방법으로, 상기 플라즈마 산화막 대신에 갭 영역(gap region)을 채우는 특성이 우수한 고밀도 플라즈마 산화막(HDP oxide layer)을 형성할 수도 있다. 또한, 상기 플라즈마 산화막 및 상기 플라즈마 질화막 사이에 고밀도 플라즈마 산화막을 개재시킬 수도 있다.
이어서, 상기 보호막(19)을 패터닝하여 상기 제3 도전막 패턴(17)을 노출시키는 패드개구부(21)를 형성한다. 이에 따라, 도 6에 도시된 바와 같이 패드개구부(21)에 의해 노출된 제3 도전막 패턴(17)의 상부면 및 보호막(19)의 상부면 사이의 단차(H1)을 최소화시킬 수 있다. 상기 단차(H1)가 작으면, 후속의 어셈블리 공정 여유도가 증가된다. 특히, 도 6에 도시된 바와 같이 제3 도전막 패턴(17)의 중심부에 빔 리드(23)를 접촉시키는 기술을 사용하는 볼 그리드 어레이 패키지를 실시하는 경우에, 빔 리드(23)의 경사각(1)을 감소시킬 수 있다. 이에 따라, 빔 리드(23)의 정렬 여유도가 증가하여 신뢰성 있는 얇은 볼 그리드 어레이(reliable thin BGA) 패키지를 구현할 수 있다.
도 7은 본 발명의 또 다른 실시예에 따른 본딩패드 구조체의 평면도이다.
도 7을 참조하면, 반도체기판(도시하지 않음)의 전면을 덮는 제1 절연막(도시하지 않음)의 소정영역 상에 제1 도전막 패턴(55)이 적층된다. 상기 제1 도전막 패턴(55)을 포함하는 반도체기판 전면은 제2 절연막(도시하지 않음)에 의해 덮여진다. 상기 제2 절연막의 소정영역은 상기 제1 도전막 패턴(55)의 중심부와 중첩되는 제2 도전막 패턴(59)에 의해 덮여진다. 상기 제2 도전막 패턴(59)은 상기 제1 도전막 패턴(55)보다 좁은 폭을 갖는다. 따라서, 상기 제1 도전막 패턴(55)의 가장자리는 상기 제2 도전막 패턴(59)과 중첩되지 않는다. 상기 제1 도전막 패턴(55)은 도 1 및 도 2에서 설명한 제1 도전막 패턴(5)과 동일한 물질막으로 형성된다. 이와 마찬가지로, 상기 제2 도전막 패턴(59) 역시 도 1 및 도 2에서 설명한 제2 도전막 패턴(9 또는 9a)과 동일한 물질막으로 형성된다.
상기 제2 도전막 패턴(59)이 형성된 결과물 전면은 제3 절연막(도시하지 않음), 즉 금속층간 절연막에 의해 덮여진다. 상기 제2 도전막 패턴(59)의 전면 및 상기 제1 도전막 패턴(55)의 가장자리는 상기 제3 절연막 및 상기 제2 절연막을 관통하는 비아홀(63)에 의해 노출된다. 결과적으로, 상기 비아홀(63)은 상기 제2 도전막 패턴(59)보다 크고 상기 제1 도전막 패턴(55)보다 작다. 상기 비아홀(63)은 제3 도전막 패턴(65)에 의해 덮여진다. 따라서, 상기 제3 도전막 패턴(65)은 제2 도전막 패턴(59)의 전면과 직접 접촉되고 상기 제1 도전막 패턴(55)의 가장자리와 전기적으로 접속된다.
상기 제3 도전막 패턴(65)은 도 1 및 도 2에서 설명한 제3 도전막 패턴(17)과 동일한 물질막으로 형성된다. 상기 제3 도전막 패턴(65)을 포함하는 반도체기판 전면은 보호막(도시하지 않음)에 의해 덮여진다. 상기 제3 도전막 패턴(65)은 상기 보호막의 소정영역을 관통하는 패드개구부(69)에 의해 노출된다. 상기 보호막은 도 1 및 도 2에서 설명한 보호막과 동일한 물질막으로 형성된다.
도 8 내지 도 11은 도 7의 Ⅲ-Ⅲ에 따라 본 발명에 따른 본딩패드의 제조방법을 설명하기 위한 단면도들이다.
도 8을 참조하면, 실리콘 웨이퍼와 같은 반도체기판(51) 상에 제1 절연막(53)을 형성한다. 상기 제1 절연막(53)의 소정영역 상에 도 3의 제1 도전막 패턴(5)을 형성하는 방법과 동일한 방법을 사용하여 제1 도전막 패턴(55)을 형성한다.
도 9를 참조하면, 상기 제1 도전막 패턴(55)이 형성된 결과물 전면에 제2 절연막(57) 및 제2 도전막을 차례로 형성한다. 도 9에 도시하지는 않았지만, 상기 제2 도전막을 형성하기 전에 반도체소자의 소정영역에 상기 제2 절연막(57) 및 상기 제1 절연막(53)을 관통하는 금속 콘택홀(도시하지 않음)을 형성할 수도 있다. 상기 제2 도전막은 다층 금속배선을 채택하는 반도체소자의 경우에 제1 금속막에 해당한다. 제1 금속막은 통상적으로 알루미늄막과 같은 금속막으로 형성하며, 타이타늄 질화막과 같은 장벽금속막을 포함할 수도 있다. 또한, 상기 제1 금속막은 구리막과 같은 높은 신뢰성을 갖는 금속막으로 형성할 수도 있다.
상기 제2 도전막을 패터닝하여 상기 제1 도전막 패턴(55) 상부에 제2 도전막 패턴(59)을 형성한다. 이때, 상기 제2 도전막 패턴(59)의 폭은 제1 도전막 패턴(55)의 폭보다 좁다. 따라서, 도 9에 도시된 바와 같이 제1 도전막 패턴(55)의 가장자리는 제2 도전막 패턴(59)과 중첩되지 않는다. 상기 제2 도전막 패턴(59)이 형성된 결과물 전면에 제3 절연막(61), 즉 금속층간 절연막을 형성한다.
도 10을 참조하면, 상기 제3 절연막(61) 및 제2 절연막(57)을 연속적으로 패터닝하여 상기 제2 도전막 패턴(59)의 전면을 노출시키는 비아홀(63)을 형성한다. 이때, 상기 비아홀(63)의 폭은 제2 도전막 패턴(59)의 폭보다 넓고 제1 도전막 패턴(55)의 폭보다 좁다. 따라서, 상기 비아홀(63)은 제1 도전막 패턴(55)의 가장자리를 노출시키는 개구부(63a)를 포함한다. 상기 개구부(63a)는 제2 도전막 패턴(59)을 감싸는 슬릿형태로 형성된다.
도 11을 참조하면, 상기 비아홀(63)이 형성된 결과물 전면에 상기 개구부(63a)를 채우는 제3 도전막을 형성한다. 상기 제3 도전막을 패터닝하여 상기 비아홀(63)을 덮는 제3 도전막 패턴(65)을 형성한다. 상기 제3 도전막 패턴(65)은 도 6의 제3 도전막 패턴(17)을 형성하는 방법과 동일한 방법을 사용하여 형성한다. 결과적으로, 상기 제3 도전막 패턴(65)은 제2 도전막 패턴(59)의 상부면과 직접 접촉되고 상기 개구부(63a)를 통하여 제1 도전막 패턴(55)의 가장자리와 전기적으로 접속된다.
이어서, 상기 제3 도전막 패턴(65)이 형성된 결과물 전면에 보호막(67)을 형성하고, 상기 보호막(67)을 패터닝하여 상기 제3 도전막 패턴(65)을 노출시키는 패드개구부(69)를 형성한다. 이에 따라, 도 11에 도시된 바와 같이 패드개구부(69)에 의해 노출된 제3 도전막 패턴(65)의 상부면 및 보호막(67)의 상부면 사이의 단차(H2)를 도 3 내지 도 6에서 설명한 실시예와 마찬가지로 최소화시킬 수 있다. 단차(H2)가 작으면, 도 6에서 설명한 바와 같이 후속의 얇은 볼 그리드 어레이 패키지(thin BGA) 공정에 사용되는 빔 리드(23)의 경사각(2)을 최소화시킬 수 있다. 결과적으로, 빔 리드(23)의 정렬 여유도가 증가하여 신뢰성 있는 얇은 볼 그리드 어레이(reliable thin BGA) 패키지를 구현할 수 있다.
상술한 바와 같이 본 발명에 따르면, 볼 그리드 어레이와 같은 고난도의 어셈블리 공정에 대한 여유도를 증가시키어 신뢰성 있는 얇은 볼 그리드 어레이 패키지를 구현할 수 있다. 이에 더하여, 제3 도전막 패턴은 제2 도전막 패턴의 상부면과 직접 접촉되고, 제2 도전막 패턴 및 제1 도전막 패턴 사이에는 절연막이 개재된다. 따라서, 금선 또는 빔 리드를 제3 도전막 패턴에 본딩시킬 때 제3 도전막 패턴에 인가되는 스트레스를 최소화시킬 수 있다.

Claims (22)

  1. 반도체기판 상에 형성된 제1 절연막;
    상기 제1 절연막의 소정영역을 덮는 제1 도전막 패턴;
    상기 제1 도전막 패턴 및 상기 제1 절연막을 덮는 제2 절연막;
    상기 제2 절연막의 소정영역 상에 형성되되, 상기 제1 도전막 패턴과 중첩된 제2 도전막 패턴;
    상기 제2 도전막 패턴의 가장자리와 인접하되, 상기 제1 도전막 패턴의 가장자리를 노출시키는 개구부(opening);
    상기 제2 도전막 패턴이 형성된 결과물을 덮되, 상기 제2 도전막 패턴 및 상기 개구부를 노출시키는 비아홀을 갖는 제3 절연막; 및
    상기 비아홀을 덮는 제3 도전막 패턴을 포함하되, 상기 제3 도전막 패턴은 상기 제2 도전막 패턴의 전면에 직접 접촉되고 상기 개구부를 통하여 상기 제1 도전막 패턴과 전기적으로 접속된 것을 특징으로 하는 반도체소자의 본딩패드 구조체.
  2. 제 1 항에 있어서,
    상기 제1 도전막 패턴은 폴리실리콘 패턴인 것을 특징으로 하는 반도체소자의 본딩패드 구조체.
  3. 제 1 항에 있어서,
    상기 제2 도전막 패턴은 제1 금속 패턴인 것을 특징으로 하는 반도체소자의 본딩패드 구조체.
  4. 제 1 항에 있어서,
    상기 개구부는 상기 제2 도전막 패턴의 가장자리를 관통하는 것을 특징으로 하는 반도체소자의 본딩패드 구조체.
  5. 제 4 항에 있어서,
    상기 개구부는 슬릿형(slit-type)인 것을 특징으로 하는 반도체소자의 본딩패드 구조체.
  6. 제 4 항에 있어서,
    상기 개구부는 복수개의 홀을 포함하는 것을 특징으로 하는 반도체소자의 본딩패드 구조체.
  7. 제 1 항에 있어서,
    상기 개구부는 상기 제2 도전막 패턴의 주변영역에 형성되되, 상기 제2 도전막 패턴의 가장자리와 접하는 슬릿형인 것을 특징으로 하는 반도체소자의 본딩패드 구조체.
  8. 제 1 항에 있어서,
    상기 제3 도전막 패턴은 제2 금속 패턴인 것을 특징으로 하는 반도체소자의 본딩패드 구조체.
  9. 제 1 항에 있어서,
    상기 제3 도전막 패턴이 형성된 결과물을 덮되, 상기 제3 도전막 패턴을 노출시키는 패드 개구부를 갖는 보호막(passivation layer)을 더 포함하는 것을 특징으로 하는 반도체소자의 본딩패드 구조체.
  10. 반도체기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막의 소정영역 상에 제1 도전막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴 및 상기 제1 절연막을 덮는 제2 절연막을 형성하는 단계;
    상기 제2 절연막의 소정영역 상에 상기 제1 도전막 패턴과 중첩되고 그 가장자리를 관통하는 개구부를 갖는 제2 도전막 패턴을 형성하는 단계;
    상기 제2 도전막 패턴을 포함하는 반도체기판 전면에 제3 절연막을 형성하는 단계;
    상기 제3 절연막 및 상기 개구부에 의해 노출된 상기 제2 절연막을 연속적으로 패터닝하여 상기 제2 도전막 패턴 및 상기 제1 도전막 패턴의 가장자리를 노출시키는 비아홀을 형성하는 단계; 및
    상기 비아홀을 덮는 제3 도전막 패턴을 형성하는 단계를 포함하는 반도체소자의 본딩패드 구조체 제조방법.
  11. 제 10 항에 있어서,
    상기 제1 도전막 패턴은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 본딩패드 구조체 제조방법.
  12. 제 10 항에 있어서,
    상기 개구부는 일정폭을 갖는 슬릿형으로 형성하는 것을 특징으로 하는 반도체소자의 본딩패드 구조체 제조방법.
  13. 제 10 항에 있어서,
    상기 개구부는 복수개의 홀 형태로 형성하는 것을 특징으로 하는 반도체소자의 본딩패드 구조체 제조방법.
  14. 제 10 항에 있어서,
    상기 제2 도전막 패턴은 제1 금속막으로 형성하는 것을 특징으로 하는 반도체소자의 본딩패드 구조체 제조방법.
  15. 제 10 항에 있어서,
    상기 제3 도전막 패턴은 제2 금속막으로 형성하는 것을 특징으로 하는 반도체소자의 본딩패드 제조방법.
  16. 제 10 항에 있어서,
    상기 제3 도전막 패턴이 형성된 결과물 상에 상기 제3 도전막 패턴을 노출시키는 패드 개구부를 갖는 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 본딩패드 제조방법.
  17. 반도체기판 상에 제1 절연막을 형성하는 단계;
    상기 제1 절연막의 소정영역 상에 제1 도전막 패턴을 형성하는 단계;
    상기 제1 도전막 패턴 및 상기 제1 절연막을 덮는 제2 절연막을 형성하는 단계;
    상기 제2 절연막의 소정영역 상에 상기 제1 도전막 패턴과 중첩되고 상기 제1 도전막 패턴보다 좁은 제2 도전막 패턴을 형성하는 단계;
    상기 제2 도전막 패턴을 포함하는 반도체기판 전면에 제3 절연막을 형성하는 단계;
    상기 제3 절연막 및 상기 제2 절연막을 연속적으로 패터닝하여 상기 제2 도전막 패턴의 전면 및 상기 제1 도전막 패턴의 가장자리를 노출시키는 비아홀을 형성하는 단계; 및
    상기 비아홀을 덮는 제3 도전막 패턴을 형성하는 단계를 포함하는 반도체소자의 본딩패드 구조체 제조방법.
  18. 제 17 항에 있어서,
    상기 제1 도전막 패턴은 폴리실리콘막으로 형성하는 것을 특징으로 하는 반도체소자의 본딩패드 구조체 제조방법.
  19. 제 17 항에 있어서,
    상기 제2 도전막 패턴은 제1 금속막으로 형성하는 것을 특징으로 하는 반도체소자의 본딩패드 구조체 제조방법.
  20. 제 17 항에 있어서,
    상기 비아홀은 상기 제2 도전막 패턴보다 넓고 상기 제1 도전막 패턴보다 좁은 것을 특징으로 하는 반도체소자의 본딩패드 구조체 제조방법.
  21. 제 17 항에 있어서,
    상기 제3 도전막 패턴은 제2 금속막으로 형성하는 것을 특징으로 하는 반도체소자의 본딩패드 구조체 제조방법.
  22. 제 17 항에 있어서,
    상기 제3 도전막 패턴이 형성된 결과물 상에 상기 제3 도전막 패턴을 노출시키는 패드 개구부를 갖는 보호막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자의 본딩패드 제조방법.
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