JP2000138217A - 半導体集積回路装置 - Google Patents
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Abstract
ドを2層構造として、ボンディングパッドのピッチを狭
めると共に、ボンディングズレによる配線のショートを
防止する。 【解決手段】 ボンディングパッド56は、第2層電極
64と第3層電極65で構成し、ボンディングパッドか
ら第1層目の配線で素子と電気的に接続するため、第1
層電極70をボンディングエリア68から内側に向かっ
て遠ざけた。側辺L1を遠ざけたため、ボンディングズ
レによる配線54とのショートが防止でき、且つデッド
スペースである領域を第1層電極の配置領域として有効
に利用できた。
Description
置に関するもので、特に効率の高いBIP−ICの配線
パターンにに関するものである。
電源ラインとグランドラインが設けられ、二層目に相互
配線が設けられたものが主であった。
一例としてある。これは電源ラインとグランドラインと
の間の領域に、素子の配置領域が矩形状に形成される、
いわゆるビルディングブロック方式と呼ばれるものであ
る。本公報は、このビルデイングブロックのサイズが全
て同じもので構成されているものである。
イズが異なるもので、それぞれ電子回路ブロックA〜I
が組み込まれ、全体としてIC回路が実現されているも
のである。各ブロックは、縦(高さ)がdの長さで統一
され、横は、一つの電子回路ブロックが配置できる実質
的に異なった長さに成っている。
(電源ライン10、11、12とグランドライン13、
14、15)で各電子回路ブロックに電源を供給してい
る。
ブロック)は、点線で示され、上からA〜Iで示されて
いる。
の間の接続は、一層目の配線で実現されている。ここで
は、X軸(紙面に対して左右)方向の配線16、Y軸
(紙面に対して縦)方向の配線17が組み合わされて実
現されている。図面では、一点鎖線で示されているもの
が一層目に形成された配線であり、×印で示されている
部分が、半導体素子、とコンタクトしている部分であ
る。
線で実現されている。ここでは2点鎖線で示した。例え
ば、ブロックDとブロックGの間の電気的接続は、配線
18で実現され、ブロックEとブロックHとの接続は、
二層目の配線19と一層目の配線16、17で実現され
ている。これらは、電源ライン12とグランドライン1
4が一層目の配線として延在されているため、二層目に
しか構成できないためである。
との間を若干広げ、これを配線専用領域として活用する
場合もある。これはグランドライン13の上方から二層
目の配線で前記配線専用領域にまで延在し、この配線専
用領域内は、一層目の配線でX軸方向のみ延在され、そ
して、電源ライン11の上を通過するため、再度二層目
の配線で電源ライン11の下、例えばブロックDに延在
されている。
半導体基板と分離領域(以下ISOと呼ぶ)を介して接
続されている。
を構成するアイランドと接続され、GND電位に接地さ
れている。前記ISOは、半導体基板に積層されたエピ
タキシャル層を貫通するもので、半導体基板と同導電型
であるP型で成る。そしてこのISOで囲まれたアイラ
ンドに各半導体素子が形成され、PN分離されている。
このISOは、グランドラインの下層にもコンタクトと
して延在され、絶縁膜の開口部から顔を出している。こ
れが図4では、黒く塗りつぶされた領域である。殆ど
は、グランドラインをGND電位に固定させるために、
点ではなく、帯状に長くコンタクトが形成されている。
設計上ISOの配置ができない場合は、グランドライン
14、15のようにコンタクト孔が幾つかに分断されて
いる場合もあるが、それでも帯状である。
インは、第1層目に形成され、その半導体チップに占め
る面積比率は大きい。従って半導体層に形成される半導
体素子は、第1層目で素子の相互配線が形成されるた
め、また電源ラインとの耐電圧特性、グランドラインと
の耐電圧特性的にも電源ラインやグランドラインの下層
に半導体素子を形成することは難しかった。従ってこの
電源ラインやグランドラインが第1層目に形成される
と、素子の実装密度が低下する問題があった。
図3の様に第3層目に配置し、この下層に半導体素子や
配線を形成し、実装密度を向上しようとした。
グパッド21〜23は、3層配線で形成されるため、図
5の様に、ボンディングパッドは、第1層電極40、第
2層電極41および第3層電極42で構成しようとし
た。ボンディングパッドは、電源、入力信号および出力
信号が与えられるため、ボンディングパッドから素子の
形成領域に配線が延在される。従ってパッドは、ICチ
ップが3層配線で実現されるなら、3層構造で構成され
た方が、素子の形成領域に配線を延在させるパターン設
計をする上でも好都合となる。
3層の電極が積層されたボンディングパッドであると、
電極の合わせ精度等から、上層に向かうにつれて一定の
マージンを取って設計する必要があるため、第1層電極
40のサイズよりも第2層電極41のサイズの方を大き
く、第2層電極41のサイズよりも第3層電極42のサ
イズの方を大きくする必要があった。そのため、ボンデ
ィングパッド自身のサイズが大きくなってしまう問題が
あった。
に半導体チップの周辺に数多く形成されるため、ボンデ
ィングパッドのピッチが広くなり、その数が限られると
共に、半導体チップ内の素子の形成領域を狭くしてしま
う欠点があった。
みて成され、ボンディングパッドを、第2層電極と第3
層電極で構成し、前記第2層電極と前記第3層電極が接
合された領域の外側に、前記第2層電極と電気的にコン
タクトした第1層電極を配置することで解決するもので
ある。
第3層電極で形成し、そのサイズを3層構造よりも小さ
くすると共に、両者の接合エリアより外側で、且つボン
ディングずれによる配線ショートを考慮したデッドスペ
ースDSの部分に第2層電極を延在し、この下層に第1
層電極を配置することで、このデッドスペースの有効利
用が可能となる。
ディングエリアに近いと、ここの部分にボンデイング時
の衝撃が加わり、ここから素子の形成領域に伸びる配線
の断線が発生するが、この段差部が、図2の様に内側
(紙面では右側)に伸びるように設計されてあるため、
ボンディングずれがあってもこの段差部に衝撃が加わる
ことが無く、段差による断線も防止できる。
説明する。本発明は、特にBIP−ICに関するもので
ある。
て図3を使い簡単に説明する。半導体IC(半導体チッ
プ)20の周辺には、ボンディングパッドが形成されて
いる。このボンディングパッド21〜23の形成領域を
除いた実質矩形領域(点線矩形の集合領域)を素子の形
成領域とした。ただしボンディングパッドの下にも保護
ダイオード等が作り込まれている場合があるが、ここの
領域は素子の形成領域として含まない事とする。またボ
ンディングパッドの素子の形成領域との間には、配線の
形成領域がある。
分かれている。一般にIC回路は、幾つかの電子回路ブ
ロックに分かれており、この電子回路ブロックが各ブロ
ックA〜Hに形成されている。つまりここでは8つの回
路ブロックで一つの半導体IC回路が構成されているこ
とになる。また回路ブックとしては、AM回路、マルチ
プレックス回路、FM−IF回路、ノイズキャンセラー
回路等である。この回路ブロックは、ラジオ用であり、
例えばテレビやビデオ等になると別の回路ブロックで構
成されることになる。
4が9個、9個、12個…9個で成っているが、実際
は、数百、数千、数万素子と多い。そしてこのアイラン
ドは、作り込まれる素子の特性に応じてそのサイズも異
なっている。
体基板があり、この基板の上には、N型のエピタキシャ
ル層が少なくとも一層積層されている。このエピタキシ
ャル層は、通常は一層であるが、例えば光IC等では、
二段、三段とエピタキシャル層を積層するものがある。
またこのエピタキシャル層の表面から前記半導体基板ま
で到達するP型のISO(分離領域)があり、このIS
Oで囲まれたアイランドには、各半導体素子が作り込ま
れている。この半導体素子としては、トランジスタ、ダ
イオード、コンデンサ、拡散抵抗、ダイオード等があ
る。またアイランドに於いて、エピタキシャル層と半導
体基板の間には、埋め込み層が形成されている。例え
ば、NPN型トランジスタが形成されるいる所の埋め込
み層は、N+型であり、コレクタ抵抗の低減を目的とし
ている。
は、各回路ブロックを構成する半導体素子がISOで囲
まれた状態で集積形成されている。
1層目の絶縁膜が形成され、この上に第1層目の配線層
が形成されている。更にこの上には、第2層目の絶縁層
が被覆され、第2層目の配線層が形成され、更にその上
には、第3層目の絶縁層が形成され、更に第3層目の配
線層が形成されている。ここで前記絶縁膜や絶縁層は、
シリコン酸化膜、Si3N4膜、PSG膜、NSG膜また
はTEOS膜で、単独でも良いし、組み合わされて複数
の層で形成されても良い。また製法は、スピンオン、C
VD、減圧CVD、プラズマCVD等で形成される。も
ちろんそれぞれは、所定の回路が実現されるためにコン
タクトが形成されている。
れ、例えばリードフレームに実装され、リードとボンデ
イングパッドが金属細線にて接続され、樹脂封止されて
完成される。
於いて、基本的に縦軸の長さ(高さ)をdに統一し、横
軸を任意のサイズにしたものを素子の形成領域に配置し
たものである。
7、28は、3層目の配線層に形成されるため、この下
層には、半導体素子、配線が形成でき、パターン配置の
融通性が向上するメリットを有する。
ードと接続された金属細線を介して接続されているの
で、GND電位として安定している。しかしグランドラ
イン27、28の先端に行くほど、GND電位は不安定
となるが、グランドライン27、28のどこかに分散し
てコンタクトを設け、それ以外はコンタクトを形成しな
ければ、コンタクトの形成領域以外のグランドラインの
下層は、素子や配線の形成領域として活用できるメリッ
トを有する。
示す)、二層目の配線(二点鎖線で示す)および3層目
の配線(実線で示す)の方向を規定している。
クAに示すように、X軸の第1層目の配線29とY軸方
向の一層目の配線30で実現している。配線29、30
は、素子間接続であり、ブロックAの配線31は、素子
とグランドライン27の接続を示している。
一されている。二層目の配線32は、ブロックAとブロ
ックEとの間を接続するものである。主に二層目の配線
は、ブロック間の配線を実現させるためY軸方向に形成
している。
いる。つまりVCCパッド22から延在されている電源
ライン25、26、GNDパッド23から延在されてい
るグランドライン27、28は、全てX軸方向に統一さ
れている。また電源ラインとグランドラインとの間に
は、太い実線で示しているように、横方向のブロック間
の接続も実現している。例えば配線33は、ブロックD
とブロックFを接続するもので、二層配線の上端は、一
層目の配線とコンタクトしてから半導体素子と接続され
ているか、ダイレクトに半導体素子とコンタクトしてい
る。また配線33は、二層配線および/または一層配線
を介してコンタクトしても良いし、ダイレクトにコンタ
クトしても良い。
るが、実際は非常に密でなっている。従って、二層目の
配線をY軸方向、3層目の配線をX軸方向に統一するこ
とで、二層目の配線同士が交差することもなく、3層目
の配線も交差が無くなる。
る関係に配置されるブロック(例えばブロックDとF)
は、二層目の配線と3層目の配線を活用することで、簡
単に接続させることができる。
て説明する。図7は、図3のボンディングパッドエリア
を拡大したもので、符号50は、半導体チップの側辺で
ある。51は、ボンディングパッドである。このボンデ
ィングパッド51…の内側には、素子の形成領域52と
の間に配線領域53が設けられている。配線54は、こ
の配線領域53に何重にも設けられる中のひとつで、ボ
ンディングパッドに一番近接した配線である。
であり、ここに金属細線がボンデイングされる。このボ
ンディングエリア55と配線との間は、例えばボンディ
ング精度のため20μmの間隔DSが設けられている。
この間隔DSは、ボンディングポイントのズレにより配
線54と短絡する恐れがあるためである。しかし設計ツ
ール(自動設計ソフトが取り入れられたCAD)を使っ
てICパターンを配置している際、コンパクションと呼
ぶ配線間隔を所定の間隔にするソフトがある。これは、
設計者が画面上でラフに配置した配線を所定の間隔に縮
めるソフトである。
ドと配線54は、このコンパクション処理により、間隔
DSよりも短く配置されてしまう問題があった。そのた
め、ボンディングパッドと配線54との間には、このコ
ンパクション処理が行われても、間隔が縮まないよう
に、ダミー配線やダミー素子等を設ける必要があった。
であることに着目し、本発明に至ったものである。
ッド51から、2層構造を採用した図8のボンディング
パッド56にし、一層分電極を形成させなくてすむこと
からマージンを余計にとる必要がないため、ボンディン
グパッド56のサイズを全体として小さくした。従っ
て、矢印Pで示すピッチ間隔を狭くできるメリットを有
する。しかも図7に示したように、ボンディングパッド
の精度により必要なデッドスペースDSを有効に活用
し、ここの領域に第1層電極を設けた。つまり図8の如
く、第1層電極をL1までそのむ間隔を縮めることで、
デッドスペースを活用でき、且つボンディングパッド
は、この第1層電極を介して素子と電気的に接続できる
構造となっている。また第1層電極、ボンディングパッ
ドを構成する第2層電極または第3層電極のいずれかま
たは全てを、配線54との間隔DSよりも短くなるよう
に引き延ばして延在させている。そのため、コンパクシ
ョン処理しても配線は、パッシベーション膜の開口部5
5から所定の間隔DSを維持できるメリットを有する。
に縮まる間隔CSは、DS>CSの関係がある。
を参照しながら説明する。まず半導体層60があり、こ
の上には第1層目の絶縁膜61が形成される。配線は3
層構造であるため、第2の絶縁膜62、第3の絶縁膜6
3も被覆されている。
6は、第2層電極64と第3層電極65が積層されて構
成されている。第2層電極64は、第2層目の絶縁層6
1の上に形成され、この上には第3層目の絶縁膜63が
被覆されている。この第3層目の絶縁層63は、第1の
開口部66で第2層電極64を露出している。そしてそ
の上には第3層電極65が形成され、更にパッシベーシ
ョン膜67が形成され、ボンディングエリアを確保する
ために第2の開口部68が開口されている。そしてここ
には、金属細線69がボンデイングされている。
ドスペースDSの所を有効に活用するため、第1層電極
70を第2層電極と第3層電極の接合部の外で、且つ素
子形成領域側に延ばして配置したことに特徴を有する。
また第1層電極は、ボンディングパッドと電気的に接続
するため、第2層電極64とコンタクト孔71を介して
コンタクトしている。
1が配線54と間隔CSに成っても、第3層電極65、
第2層電極64または/および第1層電極70が紙面に
対して右側にのびているので、配線54はボンデイング
エリア68からDSだけ離間された状態で維持できる。
そのため、ボンデイングのズレが発生しても、金属細線
69と配線54との短絡は、抑制できるメリットを有す
る。ここでL1に対応する第1層電極の側辺、第2層電
極64の側辺、第3層電極65の側辺は、一致させても
ずれていても良い。少なくとも一つが図8の側辺L1に
あれば、コンパクション処理を行っても配線54はボン
ディングエリア55と間隔DSを維持して配置される。
り形成される第1の開口部66を小さくすると、第2の
矩形を有する段差部の側辺L2がボンデイングエリアの
そばに配置され事になり、段差部の電極のくびれにより
断線を発生することが判った。
し、第3層電極65は、第3層目の絶縁膜63の開口部
で第2の矩形72を有した段差部を有している。
ざけることで、第3層電極65の段差部の側辺L2が図
1よりも遠ざかるため、多少ボンデイングポイントがず
れても、このポイントがL3、L2の上に成ることが抑
制できる。従って段差部のくびれ部に印加される衝撃が
抑制され、ボンディングズレによる断線を防止すること
ができる。
辺に近接した)一方の前記段差ラインL4と前記第2の
開口部68の距離よりも、他方の前記段差ラインL2と
前記第2の開口部68の距離を大きく取っている。
グランドラインを3層目に配置することにより、このラ
イン下の領域は、素子、配線の形成領域として有効活用
できる。特にボンディングパッド自身を、第2層電極と
第3層電極で形成し、そのサイズを3層構造の積層構造
から成るボンディング用パッドよりも小さくすると共
に、両者の接合エリアより外側で、第2層電極の下層に
第1層電極を配置することで、第1層の配線も実現でき
る。
ディングエリアに近いと、ここの部分にボンデイングが
ずれたときに衝撃が加わり、ここから素子の形成領域に
伸びる配線の断線が発生するが、この段差部が、図2の
様に第2の開口部から遠ざかる様に内側(紙面では右
側)に伸びるように設計されてあるため、段差の上方で
ボンデイングされることによる断線も防止できる。
に用いられるボンディングパッドの説明図である。
に用いられるボンディングパッドの説明図である。
ある。
る。
る。
図である。
説明する平面図である。
Claims (2)
- 【請求項1】 一導電型の半導体層の上層に、3層配線
を形成してIC回路を実現する半導体集積回路装置に於
いて、 前記半導体集積回路装置の周囲に形成されるボンディン
グパッドは、2層目の配線層に形成される矩形の第2層
電極と3層目の配線層に形成される矩形の第3層電極が
積層されて形成され、 前記第2層電極と前記第3層電極が接合された領域の外
側には、前記第2層電極と電気的にコンタクトされた第
1層目の配線層に形成される第1層電極が設けられ、 前記第1層電極から前記半導体層に形成された半導体素
子と電気的に接続される半導体集積回路装置。 - 【請求項2】 半導体チップ周囲のボンディングパッド
形成領域に形成された第1層目の絶縁膜と、 前記第1層目の絶縁膜と積層された第2層目の絶縁膜
と、 前記第2層目の絶縁膜上に形成された第1の矩形を有し
た第2層電極と、 前記第1の矩形の内側に位置する第1の開口部で前記第
2電極を露出する第3層目の絶縁膜と、 前記第1の開口部を覆うと共に前記第2層電極をカバー
し、前記第1の開口部の内側に第2の矩形から成る段差
部を有した第3層電極と、 前記第1の開口部よりも内側に位置する第2の開口部で
前記第3層電極を露出するパッシベーション膜とを有
し、 前記ボンディングパッドと近接した前記半導体チップの
側辺と平行な前記段差部から成る一対の段差ラインは、 前記半導体チップの側辺に近接した一方の前記段差ライ
ンと前記第2の開口部の距離よりも、他方の前記段差ラ
インと前記第2の開口部の距離が大きくなるように設計
されている半導体集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30875198A JP3378811B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP30875198A JP3378811B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体集積回路装置 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000138217A true JP2000138217A (ja) | 2000-05-16 |
JP3378811B2 JP3378811B2 (ja) | 2003-02-17 |
Family
ID=17984863
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP30875198A Expired - Fee Related JP3378811B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP3378811B2 (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR100343284B1 (ko) * | 2000-06-23 | 2002-07-15 | 윤종용 | 반도체소자의 본딩패드 구조체 및 그 제조방법 |
JP2007103852A (ja) * | 2005-10-07 | 2007-04-19 | Fujifilm Corp | 半導体装置およびその製造方法 |
JP2009194152A (ja) * | 2008-02-14 | 2009-08-27 | Casio Comput Co Ltd | 半導体集積回路装置 |
-
1998
- 1998-10-29 JP JP30875198A patent/JP3378811B2/ja not_active Expired - Fee Related
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JP2007103852A (ja) * | 2005-10-07 | 2007-04-19 | Fujifilm Corp | 半導体装置およびその製造方法 |
JP2009194152A (ja) * | 2008-02-14 | 2009-08-27 | Casio Comput Co Ltd | 半導体集積回路装置 |
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Publication number | Publication date |
---|---|
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