JP4311780B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の属する技術分野】
本発明は、半導体集積回路装置に関するもので、特に効率の高いBIP−ICの配線パターンに関するものである。
【0002】
【従来の技術】
従来、BIP−ICの配線は、一層目に電源ラインとグランドラインが設けられ、二層目に相互配線が設けられたものが主であった。
【0003】
例えば、特開平2−3952号公報がその一例としてある。これは電源ラインとグランドラインとの間の領域に、素子の配置領域が矩形状に形成される、いわゆるビルディングブロック方式と呼ばれるものである。本公報は、このビルデイングブロックのサイズが全て同じもので構成されているものである。
【0004】
また図5は、各ビルデイングブロックのサイズが異なるもので、それぞれ電子回路ブロックA〜Iが組み込まれ、全体としてIC回路が実現されているものである。各ブロックは、縦(高さ)がdの長さで統一され、横は、一つの電子回路ブロックが配置できる実質的に異なった長さに成っている。
【0005】
そして一層目に配置される一対の電源線(電源ライン10、11、12とグランドライン13、14、15)で各電子回路ブロックに電源を供給している。
【0006】
ここで各電子回路ブロック(ビルデイングブロック)は、点線で示され、上からA〜Iで示されている。
【0007】
各ビルデイングブロックの中の半導体素子の間の接続は、一層目の配線で実現されている。ここでは、X軸(紙面に対して左右)方向の配線16、Y軸(紙面に対して縦)方向の配線17が組み合わされて実現されている。図面では、一点鎖線で示されているものが一層目に形成された配線であり、×印で示されている部分が、半導体素子、とコンタクトしている部分である。
【0008】
またブロック間の配線は、主に二層目の配線で実現されている。ここでは2点鎖線で示した。例えば、ブロックDとブロックGの間の電気的接続は、配線18で実現され、ブロックEとブロックHとの接続は、二層目の配線19と一層目の配線16、17で実現されている。これらは、電源ライン12とグランドライン14が一層目の配線として延在されているため、二層目にしか構成できないためである。
【0009】
また電源ライン11とグランドライン13との間を若干広げ、これを配線専用領域として活用する場合もある。これはグランドライン13の上方から二層目の配線で前記配線専用領域にまで延在し、この配線専用領域内は、一層目の配線でX軸方向のみ延在され、そして、電源ライン11の上を通過するため、再度二層目の配線で電源ライン11の下、例えばブロックDに延在されている。
【0010】
更にグランドライン13、14、15は、半導体基板と分離領域(以下ISOと呼ぶ)を介して接続されている。また半導体基板は、例えばリードフレームを構成するアイランドと接続され、GND電位に接地されている。前記ISOは、半導体基板に積層されたエピタキシャル層を貫通するもので、半導体基板と同導電型であるP型で成る。そしてこのISOで囲まれたアイランドに各半導体素子が形成され、PN分離されている。そしてこのISOは、グランドラインの下層にもコンタクトとして延在され、絶縁膜の開口部から顔を出している。これが図5では、黒く塗りつぶされた領域である。殆どは、グランドラインをGND電位に固定させるために、点ではなく、帯状に長くコンタクトが形成されている。設計上ISOの配置ができない場合は、グランドライン14、15のようにコンタクト孔が幾つかに分断されている場合もあるが、それでも帯状であり、スポット状にコンタクトされているのは数少ない。
【0011】
【発明が解決しようとする課題】
前述したように、グランドパッドから延在されるグランドライン13、14、15は、それ自身のインピーダンスにより、電圧変動を発生する。そのため、例えば黒い塗りつぶし領域で示すように、幅が数μm〜10μm程度の幅で、長さが数百μm〜1000μm程度の帯状のコンタクトでグランド配線がコンタクトされている。以下全面コンタクトと呼称する。
しかしこの全面コンタクトでは、未だインピーダンスが高く、また長さが非常に長い帯状で全面コンタクトをするため、他のパターンを配置することも困難であり、実装密度の向上ができない問題があった。
【0012】
【課題を解決するための手段】
本発明は前述の課題に鑑みて成され、ブロック列間に位置する半導体層に、分離領域が位置するように構成し、
電子回路ブロックが形成された前記ブロックの上層で、且つ3層目の配線層に電源ラインを、
前記ブロック列間の前記分離領域が位置する上層で、且つ3層目の配線にグランドラインを設けることで解決するものである。
【0013】
電源ラインやグランドラインを3層目に配置することにより、このライン下の領域は、素子、配線の形成領域として有効活用できる。特にブロックの高さを統一し、且つブロックを囲むように分離領域を配置すれば、ブロック列の間の実質直線領域に分離領域を配置できる。従ってこの領域に対応する3層目にグランドラインを配置すると、グランドラインの下層は、どの位置でも実質分離領域が配置されているので、コンタクトを任意の位置で形成できる。
【0014】
またグランドラインの下層に設けられた分離領域は、この分離領域を複数箇所で露出するコンタクトを有することで解決するものである。
【0015】
コンタクトを複数箇所で形成することでよりグランドラインの電位を安定化させることができる。
【0016】
またコンタクトの列の一端から他端までで占める分離領域全域と前記グランド配線がコンタクトした際に、前記グランド配線から前記半導体基板に発生する抵抗値と同等または低く成るように前記コンタクトのピッチを調整することで解決するものである。
【0017】
図3からも判るとおり、コンタクトピッチを80μm以下にすることで、帯状のコンタクトで形成されるコンタクト抵抗よりも小さくなる部分が発生する。従って、グランドラインに形成するコンタクトは、図2の上二本に示すような、長い帯状のコンタクト形状にしなくとも、下二本に示すようにあるコンタクトピッチで従来と同等またはそれ以下のコンタクト抵抗を実現できる。しかもコンタクトとコンタクトの間は、素子、配線の形成領域として活用できるため、従来構造に比べ素子か配線の実装密度を向上できる。また別の言い方をすれば、従来のICをより小さくすることができる。
【0018】
更に、コンタクトサイズを、10μm以下で、前記コンタクト列の一端から他端までの長さは、数百μm〜千μmで、前記コンタクト列は、前記抵抗値と実質同等になるできるだけ大きなピッチに設定することで解決するものである。
【0019】
コンタクトサイズは、10μm以下で、コンタクト列の一端から他端までの長さは、数百μm〜千μmの構造に於いては、前記コンタクト列は、前記全面コンタクトの抵抗値と実質同等になるピッチがある。つまり図3に示すように、約50μmピッチ以下のコンタクト間隔で実質全面コンタクトと同等か、それ以下のGND抵抗値を実現できる。従って、この範囲の中でできるだけ大きなピッチを設定することで、コンタクトとコンタクトの間に更に素子を配置できる。
【0020】
【発明の実施の形態】
以下本発明の実施の形態について説明する。本発明は、特にBIP−ICに関するものである。
【0021】
では第1の実施の形態について、図1を参照しながら説明する。
図では、半導体IC(半導体チップ)20を示し、周辺には、ボンディングパッドが形成されている。このボンディングパッド21〜23の形成領域を除いた実質矩形領域(点線矩形の集合領域)を素子の形成領域とした。ただしボンディングパッドの下にも保護ダイオード等が作り込まれている場合があるが、ここの領域は含まない。
【0022】
この素子の形成領域は、ブロックA〜Hに分かれている。一般にIC回路は、幾つかの電子回路ブロックに分かれており、この電子回路ブロックが各ブロックA〜Hに形成されている。つまりここでは8つの回路ブロックで一つの半導体IC回路が構成されていることになる。また回路ブックとしては、AM回路、マルチプレックス回路、FM−IF回路、ノイズキャンセラー回路等である。この回路ブロックは、ラジオ用であり、例えばテレビやビデオ等になると別の回路ブロックで構成されることになる。
【0023】
ブロックA、B、C…Hは、アイランド24が9個、9個、10個…9個で成っているが、実際は、数百、数千、数万素子と多い。そしてこのアイランドは、作り込まれる素子の特性に応じてそのサイズも異なっている。
【0024】
ICの断面を説明すれば、まずP型の半導体基板があり、この基板の上には、N型のエピタキシャル層が少なくとも一層積層されている。このエピタキシャル層は、通常は一層であるが、例えば光IC等では、二段、三段とエピタキシャル層を積層するものがある。またこのエピタキシャル層の表面から前記半導体基板まで到達するP型のISO(分離領域)があり、このISOで囲まれたアイランドには、各半導体素子が作り込まれている。この半導体素子としては、トランジスタ、ダイオード、コンデンサ、拡散抵抗、ダイオード等がある。またアイランドに於いて、エピタキシャル層と半導体基板の間には、埋め込み層が形成されている。例えば、NPN型トランジスタが形成されるいる所の埋め込み層は、N+型であり、コレクタ抵抗の低減を目的としている。
【0025】
つまり点線で囲まれた各ブロックA〜Hには、各回路ブロックを構成する半導体素子がISOで囲まれた状態で集積形成されている。
【0026】
そして前記エピタキシャル層の上には、第1層目の絶縁膜が形成され、この上に第1層目の配線層が形成されている。更にこの上には、第2層目の絶縁層が被覆され、第2層目の配線層が形成され、更にその上には、第3層目の絶縁層が形成され、更に第3層目の配線層が形成されている。ここで前記絶縁膜や絶縁層は、シリコン酸化膜、Si3N4膜、PSG膜、NSG膜またはTEOS膜で、単独でも良いし、組み合わされて複数の層で形成されても良い。また製法は、スピンオン、CVD、減圧CVD、プラズマCVD等で形成される。もちろんそれぞれは、所定の回路が実現されるためにコンタクトが形成されている。
【0027】
更には、全面にパシベーション膜が設けられ、例えばリードフレームに実装され、リードとボンデイングパッドが金属細線にて接続され、樹脂封止されて完成される。
【0028】
この半導体IC20は、ブロックA〜Hに於いて、基本的に縦軸の長さ(高さ)をdに統一し、横軸を任意のサイズにしたものを素子の形成領域に配置したものである。
【0029】
電源ライン25、26、グランドライン27、28は、3層目の配線層に形成されるため、この下層には、半導体素子、配線が形成でき、パターン配置の融通性が向上する。
【0030】
つまりグランドパッド23は、直接アースリードと金属細線を介して接続されているので、GND電位として安定している。しかしグランドライン27、28の先端に行くほど、GND電位は不安定となるが、これを問題としない場合は、図5のコンタクトのように帯状に長く形成する必要はない。例えば、全くコンタクトを設けないとか、グランドライン27、28のどこかに分散してコンタクトを設け、それ以外はコンタクトを形成しなければ、コンタクトの形成領域以外のグランドラインの下層は、素子や配線の形成領域として活用できるメリットを有する。具体的には図4を参照。
またここでは、一層目の配線(一点鎖線で示す)、二層目の配線(二点鎖線で示す)および3層目の配線(実線で示す)の方向を規定している。
【0031】
つまり各ブロック内の相互配線は、ブロックAに示すように、X軸の第1層目の配線29とY軸方向の一層目の配線30で実現している。配線29、30は、素子間接続であり、ブロックAの配線31は、素子とグランドライン27の接続を示している。
【0032】
続いて二層目の配線は、全てY軸方向に統一されている。二層目の配線32は、ブロックAとブロックEとの間を接続するものである。主に二層目の配線は、ブロック間の配線を実現させるためY軸方向に形成している。
【0033】
更に、3層目の配線は、X軸に統一されている。つまりVCCパッド22から延在されている電源ライン25、26、GNDパッド23から延在されているグランドライン27、28は、全てX軸方向に統一されている。また電源ラインとグランドラインとの間には、黒く塗りつぶされた実線で示しているように、横方向のブロック間の接続も実現している。例えば配線33は、ブロックDとブロックFを接続するもので、二層配線の上端は、一層目の配線とコンタクトしてから半導体素子と接続されているか、ダイレクトに半導体素子とコンタクトしている。また配線33は、二層配線および/または一層配線を介してコンタクトしても良いし、ダイレクトにコンタクトしても良い。
【0034】
本構造では、配線が非常に疎で示されているが、実際は非常に密でなっている。従って、二層目の配線をY軸方向、3層目の配線をX軸方向に統一することで、二層目の配線同士が交差することもなく、3層目の配線も交差が無くなる。
【0035】
またグランドラインや電源ラインと交差する関係に配置されるブロック(例えばブロックDとF)は、二層目の配線と3層目の配線を活用することで、簡単に接続させることができる。
【0036】
前述したように、半導体素子はISOに囲まれて集積されているので、ブロックの周囲にはISOが形成される。従ってブロックの高さを統一させることで、第1列目のブロック列(A〜D)と第二列目のブロック列(E〜H)の間には、実質直線状のグランドラインが配置できる。従ってグランドライン27、28の電位の安定化のために、ISOとコンタクトさせるが、任意の位置に形成できるメリットを有する。
【0037】
続いてコンタクトについて説明する。
【0038】
図2の符号110、111、112、113で示す部分は、半導体層に形成される分離領域とする。また黒く塗りつぶされた領域114、115、116、117は、絶縁膜を開口して形成されたコンタクト孔であり、グランド配線118、119、120、121がコンタクト孔を介して電気的に接続されている。ここでは図面を簡略するため、グランド配線も分離領域と同じサイズとしているが、分離領域はグランド配線より大きく形成されても良い。
【0039】
図2の上の二本は、幅(縦の長さ)8μm(または4μm)で長さが600μmのコンタクト孔114、115である。またコンタクト孔114、115の周辺には約5μmのマージンをとり、グランド配線118、119は、幅18μm(または14μm)、長さ610μmのサイズを有している。またこの下の分離領域110、111のサイズも実質同じにしてある。
【0040】
一方下の二本は、コンタクト孔116、117がアイランド状に形成され、縦横8μm(または4μm)が形成され、グランド配線120、121および分離領域112、113のサイズは、上の二本の配線と同じである。また全てのグランド配線には測定用のパッドが設けられているが、図面では省略している。
【0041】
まず上2本のグランド配線118、119に接続されているパッドに抵抗測定用のプローブを当てて測定した結果が、図3の点線である。つまり上から一本目のグランド配線118、その下のP+型の分離領域110、この分離領域下層のP型の半導体基板、二本目の分離領域111およびその上のグランド配線119間で測定したものである。
【0042】
一方、図3の実線は、図2の下二本のグランド配線120、121に接続された測定用のパッドにプローブを当て、測定したものである。測定されるグランド配線下のコンタクトサイズは、全て統一されている。実験では、8μm×8μm(または4μm×4μm)であり、コンタクトピッチを変えたものが更に用意されている。これらの抵抗値を仮にGND抵抗値と定義して縦軸に、横軸にはピッチを示した。例えば、4μmコンタクト(図では4μ□と示す)では、ピッチが小さくなるに従い、そのGND抵抗値は、ほぼリニアに低下し、破線(帯状の全面コンタクト、図ではストライプ抵抗値と示して有る抵抗値)と交差する当たりから、徐々にその傾きが減少している。そして約60μmピッチ当たりから、ストライプ抵抗値を下回った。
【0043】
8μmコンタクト(図では8μ□)も、ピッチが小さくなるに従い、そのGND抵抗値は、ほぼリニアに低下し、破線と交差する当たりから、徐々にその傾きが減少してきている。そして約80μmピッチ当たりから、ストライプ抵抗値を下回った。
【0044】
例えば、8μmコンタクトでは、〜約80μmピッチまで、実質同程度かそれ以下のGND抵抗値を示す。従って回路上限りなくGND電圧に固定したい場合は、80μmピッチを更に細かくする必要があるが、さほど精度を要しない場合は、できるだけピッチを広げた方が、パターンの融通性が効く。例えば、全面コンタクトのGND抵抗値と同等にするには約80μmピッチまでそのピッチを広げられる。つまりグランド配線は、コンタクトを介して分離領域とコンタクトしていれば良く、隣接するコンタクト孔間の下層には、配線、回路素子を配置できる。
【0045】
つまりストライプ状の全面コンタクトで実現するグランド配線で、図2の上二本で実現する方法で測定したGND抵抗値をRgとする。また、このストライプ状の全面コンタクトの幅と縦横が同じサイズで実現するグランド配線で、図2の下二本で実現する方法で測定したGND抵抗値をRn(ここでnはピッチを示す)で表すと、
Rgと同等、またはそれ以下の抵抗値を示すピッチnの内、できる限り大きなピッチnを選択することで、全面コンタクトのGND抵抗値より大きくないグランド配線を実現できる。またコンタクト孔を介して配置しているので、コンタクト間に半導体素子を配置できパターンの融通性を向上させることができる。
【0046】
図1では、グランドライン27、28にコンタクト孔が設けられている。
【0047】
例えば、ブロックAとブロックEの間のグランドライン27には、この下に形成されているISOとコンタクト孔35、36を介してコンタクトしている部分がある。つまり図5のように帯状に長い領域で分離領域まで完全に開口している部分が無いため、ここには素子や配線32を延在できるメリットを有する。
【0048】
具体的には、それを図4のグランドライン40を用いて説明する。
【0049】
図4は、図1のグランドラインの下に素子や配線を形成した図であり、符号41、42は、点線で示す拡散抵抗である。この拡散抵抗は、前述したエピタキシャル層内にP型またはN型で形成される拡散領域である。×印は、コンタクト孔を示し、グランドライン40の下に形成されたブロックに延在される一層目の配線47と拡散抵抗41は、コンタクト孔43を介して接続されている。また、他端は、コンタクト孔44を介してグランドラインの下に形成される一層目の配線48と接続されている。同様に拡散抵抗42もコンタクト45、46を介して、一層目の配線48、49と接続されている。そして一層目の配線49は、二層目の絶縁層の開口部から成るコンタクト孔50を介して二層目の配線51と接続され、この配線51は、グランドライン40の下を通過して、グランドライン40の上または下にある別のブロックと電気的に接続されている。
【0050】
また符号52は、コンデンサであり、符号53は、NまたはP型の下側の電極領域であり、ここには例えば誘電体薄膜としてSi窒化膜が形成され、その上には、ポリSiとAlで成る一層目の上側電極が形成されている。また符号55は、前記NまたはP型の下側の電極がここまで伸びて、露出している領域であり、ここには、下側電極となる一層目の配線56が形成されている。
【0051】
更に符号57は、縦型トランジスタであり、コレクタ、ベース、エミッタ領域とコンタクトした一層目の電極57〜60が形成されている。
【0052】
つまり従来、図5のように、コンタクトが帯状に形成されているため、このグランドラインの下には、配線や素子を形成することができなかった。しかし図4に示すように、グランドライン40は、3層目に形成されるため、この下層には、半導体素子が形成できるようになった。つまり半導体素子のコンタクトをグランドラインの下に配置しても、一層目、二層目の配線がグランドラインの下に延在できるため、積極的にグランドラインの下に半導体素子が作り込め、その分実装密度の向上が実現できる。また実装密度の向上によりチップサイズの縮小も実現できるメリットを有す。
【0053】
以上、図5では、比較的幅が広く、厚みのある電源ラインおよびグランドラインが配置されることで、グランドラインの下層は、半導体素子の活性領域として活用できなかった。つまり素子間の配線は、一層目に形成する必要性が有るため、グランドラインや電源ラインが邪魔をしていた。実際のチップでは、このグランドラインと電源ラインの配置面積は、非常に大きな比率を占める。また今後進む素子の微細化に伴い、配線の幅を狭くしなければ成らず、配線の膜厚もホトリソグラフィの解像度から薄くする必要があった。従って、一層目に、素子間の配線と電源ラインやグランドラインの配線を同時に形成しようとすると、微細化から電源ラインやグランドラインの厚みを厚きできない問題も出てきている。
【0054】
また一層に電源ラインやグランドラインを形成する構造に於いて、電源ラインとグランドラインの膜厚を厚くすると、この上に形成される絶縁層や配線のステップカバレージが問題となる。
【0055】
本発明は、3層目(最上層のメタル配線層)に電源ライン、グランドラインを配置するため、第1層目の微細化パターンに影響されず、その膜厚を任意に厚くすることができる。しかもこの上には、配線等の導電パターンが形成されないため、ステップカバレージの問題も考えずに済む。
【0056】
またブロックの高さdを統一すると、ブロック列の間には必ずISOが形成される。このISOは、図のように実質直線となり、この上にグランドラインを配置すれば、任意の位置でISOとのコンタクトが実現できる。
【0057】
ここでブロックの高さdは、素子の集積の仕方により微視的に見たら凸凹の形状である。これを説明したのが符号37のアイランドである。実際には、それぞれ素子のサイズが異なるのでアイランド37のように飛び出したり、凹んだりしている。
【0058】
この場合、ここのISOは、幅が狭くなっており、グランドライン27からダイレクトにコンタクトを取ることが難しい。従ってコンタクト38からコンタクト39に走る二層配線、一層配線、または一層、二層の組み合わされた配線で、ブロックCとブロックDの間のISOとコンタクトしている。また例えばブロックCの素子間のISOを広くし、ここでコンタクトしても良い。
【0059】
【発明の効果】
本発明によれば、第1に、電源ラインやグランドラインを3層目に配置することにより、このライン下の領域は、素子、配線の形成領域として有効活用できる。特にブロックの高さを統一し、且つブロックを囲むように分離領域を配置すれば、ブロック列の間の実質直線領域に分離領域を配置できる。従ってこの領域に対応する3層目にグランドラインを配置すると、グランドラインの下層は、どの位置でも実質分離領域が配置されているので、コンタクトを任意の位置で形成できる。
【0060】
またコンタクトを複数箇所で形成することでよりグランドラインの電位を安定化させることができる。
【0061】
また図3からも判るとおり、コンタクトピッチを80μm以下にすることで、帯状のコンタクトで形成されるコンタクト抵抗よりも小さくなる部分が発生する。従って、グランドラインに形成するコンタクトは、図2の上二本に示すような、長い帯状のコンタクト形状にしなくとも、下二本に示すようにあるコンタクトピッチで従来と同等またはそれ以下のコンタクト抵抗を実現できる。しかもコンタクトとコンタクトの間は、素子、配線の形成領域として活用できるため、従来構造に比べ素子か配線の実装密度を向上できる。また別の言い方をすれば、従来のICをより小さくすることができる。
【0062】
更に、コンタクトサイズは、10μm以下で、コンタクト列の一端から他端までの長さは、数百μm〜千μmの構造に於いては、前記コンタクト列は、前記全面コンタクトの抵抗値と実質同等になるピッチがある。つまり図3に示すように、約50μmピッチ以下のコンタクト間隔で実質全面コンタクトと同等か、それ以下のGND抵抗値を実現できる。従って、この範囲の中でできるだけ大きなピッチを設定することで、コンタクトとコンタクトの間に更に素子を配置できる。
【0063】
以上、従来では、電源ライン、グランドラインが一層であったために、このラインの下層を活性領域として実質活用できないでいたが、3層目に配置したことで、この領域を活性領域として活用できることができた。また3層目に配置することで、グランドラインの全面コンタクトが実現できないが、コンタクトピッチの調整により、全面コンタクトと同等またはそれ以下のグランド抵抗を実現できる。
【図面の簡単な説明】
【図1】本発明の実施の形態である半導体集積回路装置の平面図である。
【図2】帯状の全面コンタクトと所定のピッチで作られたコンタクトの抵抗値を測定する方法を説明する図である。
【図3】図2の測定結果を説明する図である。
【図4】グランドラインの下層に配置できる素子を説明する図である。
【図5】従来の半導体装置を説明する平面図である。
Claims (2)
- 所定のアナログ信号処理機能を担う電子回路ブロックが集積化された半導体集積回路装置であって、
一導電型の半導体基板上に積層された少なくとも一層の逆導電型の半導体層と、
前記半導体層表面から前記半導体基板まで到達した一導電型の分離領域と、
前記分離領域で囲まれ、前記電子回路ブロックの一部を構成する半導体素子と、
前記半導体層表面に形成された絶縁膜と、
前記電子回路ブロック内で前記半導体素子間を接続する第1配線が形成された前記絶縁膜上層の第1配線層と、
前記電子ブロック間を接続する第2配線が形成された前記第1配線層上層の第2配線層と、
前記電子回路ブロックに電源を供給する電源ライン及びグランドラインが形成された前記第2配線層上層の第3配線層と、を含んで構成され、
前記電源ラインは、前記電子回路ブロックを構成する前記半導体素子上の領域を含んで配置され、
前記絶縁膜は、前記電子回路ブロック間に位置する前記分離領域上であって、前記グランドライン下の領域において、n個のアイランド状コンタクト孔が所定の間隔で離間して形成され、
前記グランドラインは、前記アイランド状コンタクト孔において前記分離領域とコンタクトされ、
前記第2配線は、前記アイランド状コンタクト孔間を通して前記電子回路ブロック間を接続しており、
前記所定の間隔は、前記半導体基板と前記グランドラインとの抵抗値が、前記アイランド状コンタクト孔と同一の幅であって前記n個のアイランド状コンタクト孔の一端から他端と同一の長さである帯状コンタクト孔が形成された場合における前記抵抗値以下となるように選択されていることを特徴とする半導体集積回路装置。 - 前記電子回路ブロックは、複数の列を成すように配置され、
前記アイランド状コンタクト孔は、実質直線状となるように配列されることを特徴とする請求項1に記載の半導体集積回路装置。
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