JP3408163B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JP3408163B2 JP3408163B2 JP27588598A JP27588598A JP3408163B2 JP 3408163 B2 JP3408163 B2 JP 3408163B2 JP 27588598 A JP27588598 A JP 27588598A JP 27588598 A JP27588598 A JP 27588598A JP 3408163 B2 JP3408163 B2 JP 3408163B2
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Description
【０００１】
【発明の属する技術分野】本発明は、半導体装置および
その製造方法に関するもので、特にＢＩＰ−ＩＣの分離
領域にコンタクトするグランド配線に関するものであ
る。
その製造方法に関するもので、特にＢＩＰ−ＩＣの分離
領域にコンタクトするグランド配線に関するものであ
る。
【０００２】
【従来の技術】一般に、ＢＩＰ−ＩＣは、Ｐ型の半導体
基板にＮ型のエピタキシャル層（以下エピ層と呼ぶ）が
積層されている。このエピ層と半導体基板の間には、Ｎ
＋型の埋め込み層が形成され、形成予定の半導体素子を
囲むようにエピ層から半導体基板に到達するＰ＋型の分
離領域（以下ＩＳＯと呼ぶ）が形成されている。そして
このＩＳＯで囲まれたアイランドにトランジスタ、ダイ
オード、コンデンサ、拡散抵抗等が形成され、更には、
エピ層を覆う絶縁膜にコンタクトが形成され、コンタク
トを介して前記半導体素子が電気的に接続され、所定の
回路が実現されている。
基板にＮ型のエピタキシャル層（以下エピ層と呼ぶ）が
積層されている。このエピ層と半導体基板の間には、Ｎ
＋型の埋め込み層が形成され、形成予定の半導体素子を
囲むようにエピ層から半導体基板に到達するＰ＋型の分
離領域（以下ＩＳＯと呼ぶ）が形成されている。そして
このＩＳＯで囲まれたアイランドにトランジスタ、ダイ
オード、コンデンサ、拡散抵抗等が形成され、更には、
エピ層を覆う絶縁膜にコンタクトが形成され、コンタク
トを介して前記半導体素子が電気的に接続され、所定の
回路が実現されている。
【０００３】図７は、実線で示す半導体チップ１に、点
線で示すブロックパターン２が描かれている。そしてグ
ランドパッド３から延在されるグランド配線４は、回路
上グランド電位に固定すべき所、ノイズ低減領域（ここ
では例えば３カ所とした）に相当する部分で、分離領域
５と電気的に接続されている。ここで分離領域は、前述
したように、作り込まれた半導体素子を囲むように形成
され、これらの半導体素子がブロックとしてまとまって
配置されているので、点線と点線の間にも分離領域が形
成されている。更に半導体基板がアース接地されてお
り、この半導体基板と分離領域５は、同導電型であるた
め、グランド配線４は、グランド電位に固定されること
になる。図面では、分離領域５とコンタクトするグラン
ド配線６が実線四角形で模式的に示されている。そして
半導体層表面に形成された絶縁膜を開口して形成された
コンタクト孔７が形成され、このコンタクト孔７を介し
てグランド配線４と電気的にコンタクトしている。ここ
で、コンタクト孔７は、黒く塗りつぶして有る。
線で示すブロックパターン２が描かれている。そしてグ
ランドパッド３から延在されるグランド配線４は、回路
上グランド電位に固定すべき所、ノイズ低減領域（ここ
では例えば３カ所とした）に相当する部分で、分離領域
５と電気的に接続されている。ここで分離領域は、前述
したように、作り込まれた半導体素子を囲むように形成
され、これらの半導体素子がブロックとしてまとまって
配置されているので、点線と点線の間にも分離領域が形
成されている。更に半導体基板がアース接地されてお
り、この半導体基板と分離領域５は、同導電型であるた
め、グランド配線４は、グランド電位に固定されること
になる。図面では、分離領域５とコンタクトするグラン
ド配線６が実線四角形で模式的に示されている。そして
半導体層表面に形成された絶縁膜を開口して形成された
コンタクト孔７が形成され、このコンタクト孔７を介し
てグランド配線４と電気的にコンタクトしている。ここ
で、コンタクト孔７は、黒く塗りつぶして有る。
【０００４】
【発明が解決しようとする課題】前述したように、グラ
ンドパッドから延在されるグランド配線６は、それ自身
のインピーダンスにより、電圧変動が発生する。そのた
め、例えば図４の上から二本で示すように、幅が数μｍ
〜１０μｍ程度の幅で、長さが数百μｍ〜１０００μｍ
程度の帯状のコンタクトでグランド配線がコンタクトさ
れている。以下全面コンタクトと呼称する。
ンドパッドから延在されるグランド配線６は、それ自身
のインピーダンスにより、電圧変動が発生する。そのた
め、例えば図４の上から二本で示すように、幅が数μｍ
〜１０μｍ程度の幅で、長さが数百μｍ〜１０００μｍ
程度の帯状のコンタクトでグランド配線がコンタクトさ
れている。以下全面コンタクトと呼称する。
【０００５】しかしこの全面コンタクトでは、コンタク
ト段差部により配線メタルの膜厚低下が発生し、未だイ
ンピーダンスが高く、また長さが非常に長いストライプ
状で全面コンタクトをするため、他のパターンを配置す
ることも困難であり、実装密度の向上ができない問題が
あった。
ト段差部により配線メタルの膜厚低下が発生し、未だイ
ンピーダンスが高く、また長さが非常に長いストライプ
状で全面コンタクトをするため、他のパターンを配置す
ることも困難であり、実装密度の向上ができない問題が
あった。
【０００６】
【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、第１に、コンタクト列の一端から他端まで
で占める分離領域全域とグランド配線がコンタクト（全
面コンタクト）した際に発生する抵抗値と同等または低
く成るようにコンタクト列のピッチを調整することで解
決するものである。図４の下側二本に示すように、グラ
ンド配線を所定のピッチでコンタクトした構造にする
と、図５で示すように、ピッチ間隔により、前記帯状全
域のコンタクトと同等またはそれ以下になる部分が発生
する。従って、コンタクトを介してグランド配線と分離
領域が所定のピッチで電気的にコンタクトしてさえいれ
ば良く、グランド配線のコンタクトを全域に渡り全て連
続してコンタクトを形成する必要はない。従って図６の
ようにグランド配線の形状に融通性がとれ、素子の出っ
張りの為配線を回避したり、コンタクトとコンタクトの
間に素子を形成することができる。
みて成され、第１に、コンタクト列の一端から他端まで
で占める分離領域全域とグランド配線がコンタクト（全
面コンタクト）した際に発生する抵抗値と同等または低
く成るようにコンタクト列のピッチを調整することで解
決するものである。図４の下側二本に示すように、グラ
ンド配線を所定のピッチでコンタクトした構造にする
と、図５で示すように、ピッチ間隔により、前記帯状全
域のコンタクトと同等またはそれ以下になる部分が発生
する。従って、コンタクトを介してグランド配線と分離
領域が所定のピッチで電気的にコンタクトしてさえいれ
ば良く、グランド配線のコンタクトを全域に渡り全て連
続してコンタクトを形成する必要はない。従って図６の
ようにグランド配線の形状に融通性がとれ、素子の出っ
張りの為配線を回避したり、コンタクトとコンタクトの
間に素子を形成することができる。
【０００７】第２に、コンタクトサイズは、１０μｍ以
下で、コンタクト列の一端から他端までの長さは、数百
μｍ〜千μｍの構造に於いては、前記コンタクト列は、
前記全面コンタクトの抵抗値と実質同等になるピッチが
ある。つまり図５に示すように、約５０μｍピッチ以下
のコンタクト間隔で実質全面コンタクトと同等か、それ
以下のＧＮＤ抵抗値を実現できる。従って、この範囲の
中でできるだけ大きなピッチを設定することで、コンタ
クトとコンタクトの間に更に素子を配置できる。
下で、コンタクト列の一端から他端までの長さは、数百
μｍ〜千μｍの構造に於いては、前記コンタクト列は、
前記全面コンタクトの抵抗値と実質同等になるピッチが
ある。つまり図５に示すように、約５０μｍピッチ以下
のコンタクト間隔で実質全面コンタクトと同等か、それ
以下のＧＮＤ抵抗値を実現できる。従って、この範囲の
中でできるだけ大きなピッチを設定することで、コンタ
クトとコンタクトの間に更に素子を配置できる。
【０００８】第３に、全面コンタクトから所定ピッチの
コンタクト列にするため、コンタクト列の中の隣接する
二つのコンタクトを接続する前記グランド配線を迂回さ
せ、前記二つのコンタクトの間に半導体素子を設けるこ
とで、パターン配置の融通性を更に向上させることがで
きる。
コンタクト列にするため、コンタクト列の中の隣接する
二つのコンタクトを接続する前記グランド配線を迂回さ
せ、前記二つのコンタクトの間に半導体素子を設けるこ
とで、パターン配置の融通性を更に向上させることがで
きる。
【０００９】第４に、帯状の分離領域全面に前記グラン
ド配線をコンタクトした時に発生する抵抗値と同等また
はそれ以下となるコンタクトピッチを複数を用意し、こ
の複数のコンタクトピッチから選択することで、できる
だけグランド配線の抵抗値を下げたい場合は、狭いピッ
チで、またきびしい条件を要求しない場合は、５０μｍ
程度のラフなピッチでコンタクトし、このラフなピッチ
のコンタクト間に素子を形成し、実装密度の向上、パタ
ーン設計の融通性を向上させることができる。
ド配線をコンタクトした時に発生する抵抗値と同等また
はそれ以下となるコンタクトピッチを複数を用意し、こ
の複数のコンタクトピッチから選択することで、できる
だけグランド配線の抵抗値を下げたい場合は、狭いピッ
チで、またきびしい条件を要求しない場合は、５０μｍ
程度のラフなピッチでコンタクトし、このラフなピッチ
のコンタクト間に素子を形成し、実装密度の向上、パタ
ーン設計の融通性を向上させることができる。
【００１０】
【発明の実施の形態】以下、本発明の実施の形態につい
て、骨子となるポイントを図４、図５および図６の実験
結果により説明する。
て、骨子となるポイントを図４、図５および図６の実験
結果により説明する。
【００１１】図４の符号１０、１１、１２、１３で示す
部分は、半導体層に形成される分離領域とする。また黒
く塗りつぶされた領域１４、１５、１６、１７は、絶縁
膜を開口して形成されたコンタクト孔であり、グランド
配線１８、１９、２０、２１がコンタクト孔を介して電
気的に接続されている。ここでは図面を簡略するため、
グランド配線も分離領域と同じサイズとしている。
部分は、半導体層に形成される分離領域とする。また黒
く塗りつぶされた領域１４、１５、１６、１７は、絶縁
膜を開口して形成されたコンタクト孔であり、グランド
配線１８、１９、２０、２１がコンタクト孔を介して電
気的に接続されている。ここでは図面を簡略するため、
グランド配線も分離領域と同じサイズとしている。
【００１２】上の二本は、幅８μｍ（または４μｍ）で
長さが６００μｍのコンタクト孔１４、１５である。ま
たコンタクト孔１４、１５の周辺には約５μｍのマージ
ンをとり、グランド配線１８、１９は、幅１８μｍ（ま
たは１４μｍ）、長さ６１０μｍのサイズを有してい
る。またこの下の分離領域１０、１１のサイズも実質同
じである。
長さが６００μｍのコンタクト孔１４、１５である。ま
たコンタクト孔１４、１５の周辺には約５μｍのマージ
ンをとり、グランド配線１８、１９は、幅１８μｍ（ま
たは１４μｍ）、長さ６１０μｍのサイズを有してい
る。またこの下の分離領域１０、１１のサイズも実質同
じである。
【００１３】一方下の二本は、コンタクト孔１６、１７
がアイランド状に形成され、縦横４μｍ（または８μ
ｍ）が形成され、グランド配線２０、２１および分離領
域１２、１３のサイズは、上の二本の配線と同じであ
る。また全てのグランド配線には測定用のパッドが設け
られているが、図面では省略している。
がアイランド状に形成され、縦横４μｍ（または８μ
ｍ）が形成され、グランド配線２０、２１および分離領
域１２、１３のサイズは、上の二本の配線と同じであ
る。また全てのグランド配線には測定用のパッドが設け
られているが、図面では省略している。
【００１４】まず上２本のグランド配線１８、１９に接
続されているパッドに抵抗測定用のプローブを当てて測
定した結果が、図５の点線である。つまり上から一本目
のグランド配線１８、その下のＰ＋型の分離領域１０、
この分離領域下層のＰ型の半導体基板、二本目の分離領
域１１およびその上のグランド配線１９間で測定したも
のである。
続されているパッドに抵抗測定用のプローブを当てて測
定した結果が、図５の点線である。つまり上から一本目
のグランド配線１８、その下のＰ＋型の分離領域１０、
この分離領域下層のＰ型の半導体基板、二本目の分離領
域１１およびその上のグランド配線１９間で測定したも
のである。
【００１５】一方、図５の実線は、図４下二本のグラン
ド配線２０、２１に接続された測定用のパッドにプロー
ブを当て、測定したものである。測定されるグランド配
線下のコンタクトサイズは、全て統一されている。実験
では、４μｍ×４μｍ（または８μｍ×８μｍ）であ
り、コンタクトピッチを変えたものが更に用意されてい
る。これらの抵抗値を仮にＧＮＤ抵抗値と定義して縦軸
に、横軸にはピッチを示した。例えば、４μｍコンタク
トでは、ピッチが小さくなるに従い、そのＧＮＤ抵抗値
は、ほぼリニアに低下し、破線（帯状の全面コンタク
ト、図ではストライプ抵抗値と示して有る抵抗値）と交
差する当たりから、徐々にその傾きが減少している。そ
して約６０μｍピッチ当たりから、ストライプ抵抗値を
下回った。８μｍコンタクトも、ピッチが小さくなるに
従い、そのＧＮＤ抵抗値は、ほぼリニアに低下し、破線
と交差する当たりから、徐々にその傾きが減少してきて
いる。そして約８０μｍピッチ当たりから、ストライプ
抵抗値を下回った例えば、８μｍコンタクトでは、約８
０μｍピッチまで、実質同程度のＧＮＤ抵抗値を示す。
従って回路上限りなくＧＮＤ電圧に固定したい場合は、
８０μｍピッチを細かくする必要があるが、さほど精度
を要しない場合は、できるだけピッチを広げた方が、図
６で示すようなパターンの融通性が聞く。例えば、約８
０μｍピッチまでそのピッチを広げられる。つまりグラ
ンド配線は、コンタクトを介して分離領域とコンタクト
していれば良く、グランド配線の配置の仕方により、隣
接するコンタクト孔間には、同層の配線、回路素子を配
置できる。
ド配線２０、２１に接続された測定用のパッドにプロー
ブを当て、測定したものである。測定されるグランド配
線下のコンタクトサイズは、全て統一されている。実験
では、４μｍ×４μｍ（または８μｍ×８μｍ）であ
り、コンタクトピッチを変えたものが更に用意されてい
る。これらの抵抗値を仮にＧＮＤ抵抗値と定義して縦軸
に、横軸にはピッチを示した。例えば、４μｍコンタク
トでは、ピッチが小さくなるに従い、そのＧＮＤ抵抗値
は、ほぼリニアに低下し、破線（帯状の全面コンタク
ト、図ではストライプ抵抗値と示して有る抵抗値）と交
差する当たりから、徐々にその傾きが減少している。そ
して約６０μｍピッチ当たりから、ストライプ抵抗値を
下回った。８μｍコンタクトも、ピッチが小さくなるに
従い、そのＧＮＤ抵抗値は、ほぼリニアに低下し、破線
と交差する当たりから、徐々にその傾きが減少してきて
いる。そして約８０μｍピッチ当たりから、ストライプ
抵抗値を下回った例えば、８μｍコンタクトでは、約８
０μｍピッチまで、実質同程度のＧＮＤ抵抗値を示す。
従って回路上限りなくＧＮＤ電圧に固定したい場合は、
８０μｍピッチを細かくする必要があるが、さほど精度
を要しない場合は、できるだけピッチを広げた方が、図
６で示すようなパターンの融通性が聞く。例えば、約８
０μｍピッチまでそのピッチを広げられる。つまりグラ
ンド配線は、コンタクトを介して分離領域とコンタクト
していれば良く、グランド配線の配置の仕方により、隣
接するコンタクト孔間には、同層の配線、回路素子を配
置できる。
【００１６】つまりストライプ状の全面コンタクトで実
現するグランド配線で、図４の上二本で実現する方法で
測定したＧＮＤ抵抗値をＲｇとする。また、このストラ
イプ状の全面コンタクトの幅と縦横が同じサイズで実現
するグランド配線で、図４の下二本で実現する方法で測
定したＧＮＤ抵抗値をＲｎ（ここでｎはピッチを示す）
で表すと、Ｒｇと同等、またはそれ以下の抵抗値を示す
ピッチｎの内、できる限り大きなピッチｎを選択するこ
とで、ＧＮＤ抵抗値より大きくないグランド配線を実現
できる。またコンタクト孔を介して配置しているので、
グランド配線はどのようにでも迂回でき、コンタクト間
に半導体素子を配置できパターンの融通性を向上させる
ことができる。
現するグランド配線で、図４の上二本で実現する方法で
測定したＧＮＤ抵抗値をＲｇとする。また、このストラ
イプ状の全面コンタクトの幅と縦横が同じサイズで実現
するグランド配線で、図４の下二本で実現する方法で測
定したＧＮＤ抵抗値をＲｎ（ここでｎはピッチを示す）
で表すと、Ｒｇと同等、またはそれ以下の抵抗値を示す
ピッチｎの内、できる限り大きなピッチｎを選択するこ
とで、ＧＮＤ抵抗値より大きくないグランド配線を実現
できる。またコンタクト孔を介して配置しているので、
グランド配線はどのようにでも迂回でき、コンタクト間
に半導体素子を配置できパターンの融通性を向上させる
ことができる。
【００１７】図３に示すように、ＢＩＰ−ＩＣは、Ｎ型
の半導体基板５０にＮ型のエピ層５１が積層されてい
る。このエピ層５１と半導体基板５０の間には、ここで
は図示されていないが、Ｎ＋型の埋め込み層が形成さ
れ、形成予定の半導体素子を囲むようにエピ層から半導
体基板に到達するＰ＋型のＩＳＯ５２が形成されてい
る。そしてこのＩＳＯ５２で囲まれたアイランドにトラ
ンジスタ、ダイオード、コンデンサ、拡散抵抗等が形成
され、更には、絶縁膜５３にコンタクト５４…が形成さ
れ、コンタクト５４…を介して配線と前記半導体素子、
またはグランド配線５４とＩＳＯ５２、ＶＣＣラインと
配線、ＶＣＣラインと半導体素子が電気的に接続され、
所定の回路が実現されている。
の半導体基板５０にＮ型のエピ層５１が積層されてい
る。このエピ層５１と半導体基板５０の間には、ここで
は図示されていないが、Ｎ＋型の埋め込み層が形成さ
れ、形成予定の半導体素子を囲むようにエピ層から半導
体基板に到達するＰ＋型のＩＳＯ５２が形成されてい
る。そしてこのＩＳＯ５２で囲まれたアイランドにトラ
ンジスタ、ダイオード、コンデンサ、拡散抵抗等が形成
され、更には、絶縁膜５３にコンタクト５４…が形成さ
れ、コンタクト５４…を介して配線と前記半導体素子、
またはグランド配線５４とＩＳＯ５２、ＶＣＣラインと
配線、ＶＣＣラインと半導体素子が電気的に接続され、
所定の回路が実現されている。
【００１８】図１は、実線で示す半導体チップ６１に、
点線で示す回路ブロック６２が描かれている。そしてグ
ランドパッド６３から延在されるグランド配線６４は、
回路の上でグランド電位に固定すべき所、ノイズ低減領
域（ここでは例えば３カ所とした）に相当する部分で、
ＩＳＯ６５と電気的に接続されている。ここでＩＳＯ
は、前述したように、作り込まれた半導体素子を囲むよ
うに形成され、これらの半導体素子がブロックとしてま
とまって配置されているので、点線と点線の間はＩＳＯ
が形成されている。更に半導体基板がアース接地されて
おり、この半導体基板とＩＳＯ６５は、同導電型である
ため、グランド配線６４は、グランド電位に固定される
ことになる。図面では、分離領域６５とコンタクトする
グランド配線６６が実線四角形で模式的に示されてい
る。そして半導体層表面に形成された絶縁膜を開口して
形成されたコンタクト孔６７が形成され、このコンタク
ト孔６７を介してグランド配線６４とＩＳＯを電気的に
コンタクトしている。
点線で示す回路ブロック６２が描かれている。そしてグ
ランドパッド６３から延在されるグランド配線６４は、
回路の上でグランド電位に固定すべき所、ノイズ低減領
域（ここでは例えば３カ所とした）に相当する部分で、
ＩＳＯ６５と電気的に接続されている。ここでＩＳＯ
は、前述したように、作り込まれた半導体素子を囲むよ
うに形成され、これらの半導体素子がブロックとしてま
とまって配置されているので、点線と点線の間はＩＳＯ
が形成されている。更に半導体基板がアース接地されて
おり、この半導体基板とＩＳＯ６５は、同導電型である
ため、グランド配線６４は、グランド電位に固定される
ことになる。図面では、分離領域６５とコンタクトする
グランド配線６６が実線四角形で模式的に示されてい
る。そして半導体層表面に形成された絶縁膜を開口して
形成されたコンタクト孔６７が形成され、このコンタク
ト孔６７を介してグランド配線６４とＩＳＯを電気的に
コンタクトしている。
【００１９】図２は、このグランド配線６４の平面図と
断面図を模式的に説明したものである。ストライプ状の
全面コンタクトより抵抗値が下がる理由は、定かではな
いが以下の点と考えられる。つまりストライプ状の全面
コンタクトも同様であるが、コンタクト６７の段差をカ
バーするメタルは薄くなっているが、ストライプ状の全
面コンタクトと比べこの段差は、ピッチを有して飛び飛
びにある。つまり図２では、コンタクトは、図のように
抵抗Ｒ１，Ｒ２…の抵抗値を有するが、このコンタクト
の間は、低抵抗値の厚いメタルで覆われ抵抗値は非常に
小さい。しかし、ストライプ状の全面コンタクトは、前
記厚いメタルの抵抗値が小さい部分も抵抗値を持ってい
るからである。
断面図を模式的に説明したものである。ストライプ状の
全面コンタクトより抵抗値が下がる理由は、定かではな
いが以下の点と考えられる。つまりストライプ状の全面
コンタクトも同様であるが、コンタクト６７の段差をカ
バーするメタルは薄くなっているが、ストライプ状の全
面コンタクトと比べこの段差は、ピッチを有して飛び飛
びにある。つまり図２では、コンタクトは、図のように
抵抗Ｒ１，Ｒ２…の抵抗値を有するが、このコンタクト
の間は、低抵抗値の厚いメタルで覆われ抵抗値は非常に
小さい。しかし、ストライプ状の全面コンタクトは、前
記厚いメタルの抵抗値が小さい部分も抵抗値を持ってい
るからである。
【００２０】図６は、コンタクト６７の間に延在される
べきグランド配線を迂回し、この迂回した領域に抵抗６
８を設けた例を示す。抵抗は、絶縁膜の上に設けられる
ため例えばポリＳｉ、ａ−Ｓｉより成る抵抗体であり、
一端は、グランド配線に、他端は、別の配線に接続さ
れ、所定の回路を実現している。
べきグランド配線を迂回し、この迂回した領域に抵抗６
８を設けた例を示す。抵抗は、絶縁膜の上に設けられる
ため例えばポリＳｉ、ａ−Ｓｉより成る抵抗体であり、
一端は、グランド配線に、他端は、別の配線に接続さ
れ、所定の回路を実現している。
【００２１】従って、パターンの都合で素子を挿入した
い時、このピッチの中に素子が形成でき、パターン配置
の融通性が向上する。ここで挿入される素子は、抵抗体
に限らずトランジスタ、ダイオード、コンデンサ等でも
良い。
い時、このピッチの中に素子が形成でき、パターン配置
の融通性が向上する。ここで挿入される素子は、抵抗体
に限らずトランジスタ、ダイオード、コンデンサ等でも
良い。
【００２２】
【発明の効果】本発明によれば、第１に、コンタクト列
の一端から他端までで占める分離領域全域とグランド配
線がコンタクトした際に発生する抵抗値と同等または低
く成るようにコンタクト列のピッチを調整することで解
決するものである。図４の下側二本に示すように、グラ
ンド配線を所定のピッチでコンタクトした構造にする
と、図５で示すように、ピッチ間隔により、前記全面コ
ンタクトと同等またはそれ以下になる部分が発生する。
従って、グランド配線を全域に渡り全面コンタクトする
必要はない。従って図６のようにグランド配線の形状に
融通性がとれ、素子の出っ張りがある所は、配線を回避
したり、コンタクトとコンタクトの間に素子が形成でき
る。
の一端から他端までで占める分離領域全域とグランド配
線がコンタクトした際に発生する抵抗値と同等または低
く成るようにコンタクト列のピッチを調整することで解
決するものである。図４の下側二本に示すように、グラ
ンド配線を所定のピッチでコンタクトした構造にする
と、図５で示すように、ピッチ間隔により、前記全面コ
ンタクトと同等またはそれ以下になる部分が発生する。
従って、グランド配線を全域に渡り全面コンタクトする
必要はない。従って図６のようにグランド配線の形状に
融通性がとれ、素子の出っ張りがある所は、配線を回避
したり、コンタクトとコンタクトの間に素子が形成でき
る。
【００２３】第２に、コンタクトサイズは、１０μｍ以
下で、コンタクト列の一端から他端までの長さは、数百
μｍ〜千μｍで、前記コンタクト列は、前記全面コンタ
クトの抵抗値と実質同等になるピッチがある。つまり図
５に示すように、約５０μｍピッチ以下で実質全面コン
タクトと同等か、それ以下を実現できる。従って、この
範囲の中でできるだけ大きなピッチを設定することで、
コンタクトとの間に更に素子を配置できる。
下で、コンタクト列の一端から他端までの長さは、数百
μｍ〜千μｍで、前記コンタクト列は、前記全面コンタ
クトの抵抗値と実質同等になるピッチがある。つまり図
５に示すように、約５０μｍピッチ以下で実質全面コン
タクトと同等か、それ以下を実現できる。従って、この
範囲の中でできるだけ大きなピッチを設定することで、
コンタクトとの間に更に素子を配置できる。
【００２４】第３に、コンタクト列の隣接する二つのコ
ンタクトを接続する前記グランド配線を迂回させ、前記
二つのコンタクトの間に半導体素子を設けることで、パ
ターン配置の融通性を向上させることができる。
ンタクトを接続する前記グランド配線を迂回させ、前記
二つのコンタクトの間に半導体素子を設けることで、パ
ターン配置の融通性を向上させることができる。
【００２５】第４に、帯状の分離領域全面に前記グラン
ド配線をコンタクトした時に発生する抵抗値と同等また
はそれ以下となるコンタクトピッチを複数を用意し、こ
の複数のコンタクトピッチから選択することで、できる
だけグランド配線の抵抗値を下げたい場合は、狭いピッ
チで、またきびしい条件を要求しない場合は、５０μｍ
程度のラフなピッチでコンタクトし、このラフなピッチ
のコンタクト間に素子を形成し、実装密度の向上、パタ
ーン設計の融通性の向上を図れる。
ド配線をコンタクトした時に発生する抵抗値と同等また
はそれ以下となるコンタクトピッチを複数を用意し、こ
の複数のコンタクトピッチから選択することで、できる
だけグランド配線の抵抗値を下げたい場合は、狭いピッ
チで、またきびしい条件を要求しない場合は、５０μｍ
程度のラフなピッチでコンタクトし、このラフなピッチ
のコンタクト間に素子を形成し、実装密度の向上、パタ
ーン設計の融通性の向上を図れる。
【図１】本発明の実施の形態である半導体装置の平面図
である。
である。
【図２】図１のコンタクト形状を説明する図である。
【図３】図２のＡ−Ａ線に於ける断面図である。
【図４】ストライプ状の全面コンタクトと所定のピッチ
で作られたコンタクトの抵抗値を測定する方法を説明す
る図である。
で作られたコンタクトの抵抗値を測定する方法を説明す
る図である。
【図５】図４の測定結果を説明する図である。
【図６】グランド配線の迂回を説明する図である。
【図７】従来の半導体装置を説明する平面図である。
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 大澤 充夫
大阪府守口市京阪本通２丁目５番５号
三洋電機株式会社内
(56)参考文献 特開 平８−162535（ＪＰ，Ａ)
特開 平４−139842（ＪＰ，Ａ)
特開 平２−23662（ＪＰ，Ａ)
特開 平１−185940（ＪＰ，Ａ)
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/822
H01L 21/768
H01L 21/82
H01L 27/04
Claims (4)
- 【請求項１】 一導電型の半導体基板に積層された逆導
電型の半導体層と、 前記半導体層表面から前記半導体基板まで到達する一導
電型の分離領域と、 前記分離領域で囲まれた半導体素子と、 前記半導体層表面に形成される絶縁膜と、 前記半導体層表面に形成された分離領域を露出するコン
タクト列と、 前記コンタクト列を介して前記分離領域と電気的に接続
されるグランド配線とを少なくとも有し、前記半導体基板と前記分離領域に電気的に接続された前
記グランド配線との抵抗値が前記分離領域と前記グラン
ド配線が連続してコンタクトした際の前記抵抗値に比べ
て同等またはそれ以下になるように、前記分離領域に接
続される前記グランド配線のコンタクト列のピッチが選
択されることを特徴とする 半導体装置。 - 【請求項２】 前記コンタクト列の隣接する二つのコン
タクトを接続する前記グランド配線を迂回させ、前記二
つのコンタクトの間に半導体素子が設けられる請求項１
記載の半導体装置。 - 【請求項３】 一導電型の半導体基板に積層された逆導
電型の半導体層に一導電型の分離領域で囲まれた複数の
半導体素子を形成すると共に、 回路のグランド配線が延在予定の前記半導体層に、アー
ス接地に必要な面積を有する帯状の前記分離領域を設
け、 前記半導体層表面に形成された絶縁膜にコンタクトホー
ルを形成し、回路を構成するための配線を形成する半導
体装置の製造方法であり、前記半導体基板と前記分離領域に電気的に接続された前
記グランド配線との抵抗値が前記分離領域と前記グラン
ド配線が連続してコンタクトした際の前記抵抗値に比べ
て同等またはそれ以下になる コンタクトピッチを複数用
意し、この複数のコンタクトピッチから選択することを
特徴とした半導体装置の製造方法。 - 【請求項４】 前記複数のコンタクトピッチの中からで
きるだけ大きなコンタクトピッチを選択し、隣接する二
つのコンタクトの間に半導体素子を形成する請求項３記
載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27588598A JP3408163B2 (ja) | 1998-09-29 | 1998-09-29 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27588598A JP3408163B2 (ja) | 1998-09-29 | 1998-09-29 | 半導体装置およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000114460A JP2000114460A (ja) | 2000-04-21 |
| JP3408163B2 true JP3408163B2 (ja) | 2003-05-19 |
Family
ID=17561803
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27588598A Expired - Lifetime JP3408163B2 (ja) | 1998-09-29 | 1998-09-29 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3408163B2 (ja) |
-
1998
- 1998-09-29 JP JP27588598A patent/JP3408163B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000114460A (ja) | 2000-04-21 |
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