JP3439134B2 - 半導体集積回路装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路装
置に関するもので、特に効率の高いＢＩＰ−ＩＣの配線
パターンにに関するものである。

【０００２】

【従来の技術】従来、ＢＩＰ−ＩＣの配線は、一層目に
電源ラインとグランドラインが設けられ、二層目に相互
配線が設けられたものが主であった。

【０００３】例えば、特開平２−３９５２号公報がその
一例としてある。これは電源ラインとグランドラインと
の間の領域に、素子の配置領域が矩形状に形成される、
いわゆるビルディングブロック方式と呼ばれるものであ
る。本公報は、このビルデイングブロックのサイズが全
て同じもので構成されているものである。

【０００４】また図１０は、各ビルデイングブロックの
サイズが異なるもので、それぞれ電子回路ブロックＡ〜
Ｉが組み込まれ、全体としてＩＣ回路が実現されている
ものである。各ブロックは、縦がｄの長さで統一され、
横は、一つの電子回路ブロックが配置できる実質的に異
なった長さに成っている。

【０００５】そして一層目に配置される一対の電源線
（電源ライン１０、１１、１２とグランドライン１３、
１４、１５）で各電子回路ブロックに電源を供給してい
る。

【０００６】ここで各電子回路ブロック（ビルデイング
ブロック）は、点線で示され、上からＡ〜Ｉで示されて
いる。

【０００７】各ビルデイングブロックの中の半導体素子
の間の接続は、一層目の配線で実現されている。ここで
は、Ｘ軸（紙面に対して左右）方向の配線１６、Ｙ軸
（紙面に対して縦）方向の配線１７が組み合わされて実
現されている。図面では、一点鎖線で示されているもの
が一層目に形成された配線であり、×印で示されている
部分が、半導体素子、とコンタクトしている部分であ
る。

【０００８】またブロック間の配線は、主に二層目の配
線で実現されている。ここでは２点鎖線で示した。例え
ば、ブロックＤとブロックＧの間の電気的接続は、配線
１８で実現され、ブロックＥとブロックＨとの接続は、
二層目の配線１９と一層目の配線１６、１７で実現され
ている。これらは、電源ライン１２とグランドライン１
４が一層目の配線として延在されているため、二層目に
しか構成できないためである。

【０００９】また電源ライン１１とグランドライン１３
との間を若干広げ、これを配線専用領域として活用する
場合もある。これはグランドライン１３の上方から二層
目の配線で前記配線専用領域にまで延在し、この配線専
用領域内は、一層目の配線でＸ軸方向のみ延在され、そ
して、電源ライン１１の上を通過するため、再度二層目
の配線で電源ライン１１の下、例えばブロックＤに延在
されている。

【００１０】更にグランドライン１３、１４、１５は、
半導体基板と分離領域（以下ＩＳＯと呼ぶ）を介して接
続されている。また半導体基板は、例えばリードフレー
ムを構成するアイランドと接続され、ＧＮＤ電位に接地
されている。前記ＩＳＯは、半導体基板に積層されたエ
ピタキシャル層を貫通するもので、半導体基板と同導電
型であるＰ型で成る。そしてこのＩＳＯで囲まれたアイ
ランドに各半導体素子が形成され、ＰＮ分離されてい
る。そしてこのＩＳＯは、グランドラインの下層にもコ
ンタクトとして延在され、絶縁膜の開口部から顔を出し
ている。これが図１０では、黒く塗りつぶされた領域で
ある。殆どは、グランドラインをＧＮＤ電位に固定させ
るために、点ではなく、帯状に長くコンタクトが形成さ
れている。設計上ＩＳＯの配置ができない場合は、グラ
ンドライン１４、１５のようにコンタクト孔が幾つかに
分断されている場合もあるが、それでも帯状であり、ス
ポット状にコンタクトされているのは数少ない。

【００１１】

【発明が解決しようとする課題】前述したように、グラ
ンドパッドから延在されるグランドライン１３、１４、
１５は、それ自身のインピーダンスにより、電圧変動を
発生する。そのため、例えば黒い塗りつぶし領域で示す
ように、幅が数μｍ〜１０μｍ程度の幅で、長さが数百
μｍ〜１０００μｍ程度の帯状のコンタクトでグランド
配線がコンタクトされている。以下全面コンタクトと呼
称する。しかしこの全面コンタクトでは、未だインピー
ダンスが高く、また長さが非常に長い帯状で全面コンタ
クトをするため、他のパターンを配置することも困難で
あり、実装密度の向上ができない問題があった。

【００１２】

【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、電子回路に電源を供給する電源ラインおよ
びグランドラインを、第３層目の配線が設けられる層に
設け、且つ所定の間隔（ｄ）で一方の方向（Ｘ軸方向）
に複数対で延在させ、前記電源ラインと前記グランドラ
インの間に位置する半導体領域は、前記電子回路を構成
する複数の電子回路ブロックが形成される第１列目の領
域、第２列目の領域、…であり、前記電子回路ブロック
を構成する半導体素子を、前記第１列目の領域、前記第
２列目の領域、…に於いて、前記間隔ｄと前記一方の方
向（Ｘ軸方向）に所定の長さを使って形成される配置領
域（Ａ、Ｂ、Ｃ…）に実質的に設け、前記配置領域
（Ａ、Ｂ、Ｃ…）内の前記半導体素子間を接続する配線
は、第１層目の配線が設けられる層に、一方の方向（Ｘ
軸方向）及び／又は他方の方向（Ｙ軸方向）に延在させ
て設け、前記電源ラインまたは前記グランドラインと直
交する位置関係に配置された半導体素子との間を接続す
る配線は、第２層目の配線が設けられる層に設けられ、
且つ他方の方向（Ｙ軸方向）に延在されて設けられ、前
記電源ラインまたはグランドラインと平行な方向に位置
する前記配置領域間を接続する配線を、第３層目の配線
が設けられる層で、前記電源ラインと前記グランドライ
ンの間に延在させて設け、前記電源ラインまたは前記グ
ランドラインと斜めに交差する位置関係に配置される前
記配置領域の間を接続する配線は、第２層目の配線が設
けられる層に設けられ、且つ他方の方向（Ｙ軸方向）に
延在される第１の配線と、第３層目の配線が設けられる
層で、前記電源ラインと前記グランドラインの間に延在
されて設けられ第２の配線により成る事で解決するもの
である。

【００１３】特に３層目の配線層にグランドラインを設
けることで、グランドラインの下には、半導体素子や配
線を配置でき、しかも一層目の配線層、二層目の配線層
および３層目の配線層の延在方向を決めているので、パ
ターン配置が非常に容易となる。

【００１４】また前記グランドラインの下層に対応する
半導体層、前記グランドラインの下層に対応する第１層
目の配線が設けられる層、前記グランドラインの下層に
対応する第２層目の配線が設けられる層に、半導体素子
または配線を設けることで解決するものである。

【００１５】またグランドラインの下層に沿って設けら
れた分離領域は、この分離領域を複数箇所で露出するコ
ンタクト列を有し、前記前記コンタクト列の一端から他
端までで占める分離領域全域と前記グランド配線がコン
タクトした際に、前記グランド配線から前記半導体基板
に発生する抵抗値と同等または低く成るように前記コン
タクト列のピッチを調整することで解決するものであ
る。

【００１６】更にコンタクトサイズは、１０μｍ以下
で、前記コンタクト列の一端から他端までの長さは、数
百μｍ〜千μｍで、前記コンタクト列は、前記抵抗値と
実質同等になるできるだけ大きなピッチに設定すること
で解決するものである。

【００１７】図６からも判るとおり、コンタクトピッチ
を８０μｍ以下にすることで、帯状のコンタクトで形成
されるコンタクト抵抗よりも小さくなる部分が発生す
る。従って、グランドラインに形成するコンタクトは、
図５の上二本に示すような、長い帯状のコンタクト形状
にしなくとも、下二本に示すようにあるコンタクトピッ
チで従来と同等またはそれ以下のコンタクト抵抗を実現
できる。しかもコンタクトとコンタクトの間は、素子、
配線の形成領域として活用できるため、従来構造に比べ
素子か配線の実装密度を向上できる。また別の言い方を
すれば、従来のＩＣをより小さくすることができる。

【００１８】コンタクトサイズは、１０μｍ以下で、コ
ンタクト列の一端から他端までの長さは、数百μｍ〜千
μｍの構造に於いては、前記コンタクト列は、前記全面
コンタクトの抵抗値と実質同等になるピッチがある。つ
まり図６に示すように、約５０μｍピッチ以下のコンタ
クト間隔で実質全面コンタクトと同等か、それ以下のＧ
ＮＤ抵抗値を実現できる。従って、この範囲の中ででき
るだけ大きなピッチを設定することで、コンタクトとコ
ンタクトの間に更に素子を配置できる。

【００１９】

【発明の実施の形態】以下本発明の実施の形態について
説明する。本発明は、特にＢＩＰ−ＩＣに関するもので
ある。

【００２０】では第１の実施の形態について、図１を参
照しながら説明する。図では、半導体ＩＣ（半導体チッ
プ）２０を示し、周辺には、ボンディングパッドが形成
されている。このボンディングパッド２１〜２３の形成
領域を除いた実質矩形領域（外側から２番目に示す点線
で示した四角形領域）２４を素子の形成領域とした。た
だしボンディングパッドの下にも保護ダイオード等が作
り込まれている場合がある。

【００２１】この素子の形成領域２４は、ブロックＡ〜
Ｇに分かれている。一般にＩＣ回路は、幾つかの電子回
路ブロックに分かれており、この電子回路ブロックが各
ブロックＡ〜Ｇに形成されている。つまりここでは七つ
の回路ブロックで一つの半導体ＩＣ回路が構成されてい
ることになる。また回路ブックとしては、ＡＭ回路、マ
ルチプレックス回路、ＦＭ−ＩＦ回路、ノイズキャンセ
ラー回路等である。この回路ブロックは、ラジオ用であ
り、例えばテレビやビデオ等になると別の回路ブロック
で構成されることになる。

【００２２】ＩＣの断面を説明すれば、まずＰ型の半導
体基板があり、この基板の上には、Ｎ型のエピタキシャ
ル層が少なくとも一層積層されている。このエピタキシ
ャル層は、通常は一層であるが、例えば光ＩＣ等では、
二段、三段とエピタキシャル層を積層するものがある。
またこのエピタキシャル層の表面から前記半導体基板ま
で到達するＩＳＯがあり、このＩＳＯで囲まれたアイラ
ンドには、各半導体素子が作り込まれている。この半導
体素子としては、トランジスタ、ダイオード、コンデン
サ、拡散抵抗、ダイオード等がある。またアイランドに
於いて、エピタキシャル層と半導体基板の間には、埋め
込み層が形成されている。例えば、ＮＰＮ型トランジス
タが形成されるいる所の埋め込み層は、Ｎ＋型であり、
コレクタ抵抗の低減を目的としている。

【００２３】つまり点線で囲まれた各ブロックＡ〜Ｇに
は、各回路ブロックを構成する半導体素子が形成されて
いる。

【００２４】そして前記エピタキシャル層の上には、第
１層目の絶縁膜が形成され、この上に第１層目の配線層
が形成されている。更にこの上には、第２層目の絶縁層
が被覆され、第２層目の配線層が形成され、更にその上
には、第３層目の絶縁層が形成され、更に第３層目の配
線層が形成されている。ここで前記絶縁膜や絶縁層は、
シリコン酸化膜、Ｓｉ3Ｎ4膜、ＰＳＧ膜、ＮＳＧ膜また
はＴＥＯＳ膜で、単独でも良いし、組み合わされて複数
の層で形成されても良い。また製法は、スピンオン、Ｃ
ＶＤ、減圧ＣＶＤ、プラズマＣＶＤ等で形成される。も
ちろんそれぞれは、所定の回路が実現されるためにコン
タクトが形成されている。

【００２５】更には、全面にパシベーション膜が設けら
れ、例えばリードフレームに実装され、リードとボンデ
イングパッドが金属細線にて接続され、樹脂封止されて
完成される。

【００２６】本発明の特徴は、グランドライン２５〜２
７を第３層目に形成することにある。グランドパッド２
３は、直接リードと金属細線を介して接続されているの
で、ＧＮＤ電位として安定している。しかしグランドラ
イン２５〜２７の先端に行くほど、ＧＮＤ電位は不安定
となるが、これを問題としない場合は、また図１０のコ
ンタクトのように帯状に長く形成する必要はない。例え
ば、全くコンタクトを設けないとか、グランドライン２
５〜２７のどこかに幾つかのコンタクト２８〜３０を設
け、それ以外はコンタクトを形成しなければ、コンタク
ト２８〜３０の形成領域以外のグランドラインの下層
は、素子や配線の形成領域として活用できる。具体的に
は図７を参照。また各ブロック内の素子の相互接続は、
ブロックＦに一例として図示したが、Ｘ軸、Ｙ軸の一層
目の配線３１、３２を多用して実現される。また×印
は、コンタクトを示す。またブロック間の接続は、例え
ばブロックＡからブロックＦに延在されている第１層目
の配線３３や第２層目の配線３４で実現されている。

【００２７】続いて、第２の実施の形態について図２を
参照して説明する前に、図５、図６を参照して、本発明
の第２のポイントについて以下に説明する。

【００２８】図５の符号１１０、１１１、１１２、１１
３で示す部分は、半導体層に形成される分離領域とす
る。また黒く塗りつぶされた領域１１４、１１５、１１
６、１１７は、絶縁膜を開口して形成されたコンタクト
孔であり、グランド配線１１８、１１９、１２０、１２
１がコンタクト孔を介して電気的に接続されている。こ
こでは図面を簡略するため、グランド配線も分離領域と
同じサイズとしているが、分離領域はグランド配線より
大きく形成されても良い。

【００２９】図５の上の二本は、幅（縦の長さ）８μｍ
（または４μｍ）で長さが６００μｍのコンタクト孔１
１４、１１５である。またコンタクト孔１１４、１１５
の周辺には約５μｍのマージンをとり、グランド配線１
１８、１１９は、幅１８μｍ（または１４μｍ）、長さ
６１０μｍのサイズを有している。またこの下の分離領
域１１０、１１１のサイズも実質同じにしてある。

【００３０】一方下の二本は、コンタクト孔１１６、１
１７がアイランド状に形成され、縦横８μｍ（または４
μｍ）が形成され、グランド配線１２０、１２１および
分離領域１１２、１１３のサイズは、上の二本の配線と
同じである。また全てのグランド配線には測定用のパッ
ドが設けられているが、図面では省略している。

【００３１】まず上２本のグランド配線１１８、１１９
に接続されているパッドに抵抗測定用のプローブを当て
て測定した結果が、図６の点線である。つまり上から一
本目のグランド配線１１８、その下のＰ＋型の分離領域
１１０、この分離領域下層のＰ型の半導体基板、二本目
の分離領域１１１およびその上のグランド配線１１９間
で測定したものである。

【００３２】一方、図６の実線は、図５の下二本のグラ
ンド配線１２０、１２１に接続された測定用のパッドに
プローブを当て、測定したものである。測定されるグラ
ンド配線下のコンタクトサイズは、全て統一されてい
る。実験では、８μｍ×８μｍ（または４μｍ×４μ
ｍ）であり、コンタクトピッチを変えたものが更に用意
されている。これらの抵抗値を仮にＧＮＤ抵抗値と定義
して縦軸に、横軸にはピッチを示した。例えば、４μｍ
コンタクト（図では４μ□と示す）では、ピッチが小さ
くなるに従い、そのＧＮＤ抵抗値は、ほぼリニアに低下
し、破線（帯状の全面コンタクト、図ではストライプ抵
抗値と示して有る抵抗値）と交差する当たりから、徐々
にその傾きが減少している。そして約６０μｍピッチ当
たりから、ストライプ抵抗値を下回った。

【００３３】８μｍコンタクト（図では８μ□）も、ピ
ッチが小さくなるに従い、そのＧＮＤ抵抗値は、ほぼリ
ニアに低下し、破線と交差する当たりから、徐々にその
傾きが減少してきている。そして約８０μｍピッチ当た
りから、ストライプ抵抗値を下回った。

【００３４】例えば、８μｍコンタクトでは、〜約８０
μｍピッチまで、実質同程度かそれ以下のＧＮＤ抵抗値
を示す。従って回路上限りなくＧＮＤ電圧に固定したい
場合は、８０μｍピッチを更に細かくする必要がある
が、さほど精度を要しない場合は、できるだけピッチを
広げた方が、パターンの融通性が効く。例えば、全面コ
ンタクトのＧＮＤ抵抗値と同等にするには約８０μｍピ
ッチまでそのピッチを広げられる。つまりグランド配線
は、コンタクトを介して分離領域とコンタクトしていれ
ば良く、隣接するコンタクト孔間の下層には、配線、回
路素子を配置できる。

【００３５】つまりストライプ状の全面コンタクトで実
現するグランド配線で、図５の上二本で実現する方法で
測定したＧＮＤ抵抗値をＲｇとする。また、このストラ
イプ状の全面コンタクトの幅と縦横が同じサイズで実現
するグランド配線で、図５の下二本で実現する方法で測
定したＧＮＤ抵抗値をＲｎ（ここでｎはピッチを示す）
で表すと、Ｒｇと同等、またはそれ以下の抵抗値を示す
ピッチｎの内、できる限り大きなピッチｎを選択するこ
とで、全面コンタクトのＧＮＤ抵抗値より大きくないグ
ランド配線を実現できる。またコンタクト孔を介して配
置しているので、コンタクト間に半導体素子を配置でき
パターンの融通性を向上させることができる。

【００３６】図２は、実質図１と同じであり、異なる所
は、グランドライン２５〜２７にコンタクト孔が設けら
れている点である。従って図１と同じ部分は、同じ符号
で示し、以下には、異なる点のみ説明してゆく。例え
ば、ブロックＡとブロックＦの間のグランドライン２５
の間には、この下に形成されているＩＳＯとコンタクト
孔３５、３６を介してコンタクトしている部分がある。
つまり図１０のように帯状に長い領域で分離領域まで完
全に開口している部分が無いため、ここには素子や配線
３３、３４が延在できるメリットを有する。

【００３７】具体的には、それを図７で説明する。つま
りコンタクト間の間に形成されるグランドラインとして
図７のグランドライン４０を用いて説明する。

【００３８】図７は、図２（または図４）のグランドラ
イン４０の下に素子や配線を形成した図であり、符号４
１、４２は、点線で示す拡散抵抗である。この拡散抵抗
は、前述したエピタキシャル層内にＰ型またはＮ型で形
成される拡散領域である。×印は、コンタクト孔を示
し、グランドライン４０の下に形成されたブロックに延
在される一層目の配線４７と拡散抵抗４１は、コンタク
ト孔４３を介して接続されている。また、他端は、コン
タクト孔４４を介してグランドラインの下に形成される
一層目の配線４８と接続されている。同様に拡散抵抗４
２もコンタクト４５、４６を介して、一層目の配線４
８、４９と接続されている。そして一層目の配線４９
は、二層目の絶縁層の開口部から成るコンタクト孔５０
を介して二層目の配線５１と接続され、この配線５１
は、グランドライン４０の下を通過して、グランドライ
ン４０の上または下にある別のブロックと電気的に接続
されている。

【００３９】また符号５２は、コンデンサであり、符号
５３は、ＮまたはＰ型の下側の電極領域であり、ここに
は例えば誘電体薄膜としてＳｉ窒化膜が形成され、その
上には、ポリＳｉとＡｌで成る一層目の上側電極が形成
されている。また符号５５は、前記ＮまたはＰ型の下側
の電極がここまで伸びて、露出している領域であり、こ
こには、下側電極となる一層目の配線５６が形成されて
いる。

【００４０】更に符号５７は、縦型トランジスタであ
り、コレクタ、ベース、エミッタ領域とコンタクトした
一層目の電極５７〜６０が形成されている。

【００４１】つまり従来、図１０のように、コンタクト
が帯状に形成されているため、このグランドラインの下
には、配線や素子を形成することができなかった。しか
し図７に示すように、グランドライン４は、３層目に形
成されるため、この下層には、半導体素子が形成できる
ようになった。つまり半導体素子のコンタクトをグラン
ドラインの下に配置しても、一層目、二層目の配線がグ
ランドラインの下に延在できるため、積極的にグランド
ラインの下に半導体素子が作り込め、その分実装密度の
向上が実現できる。また実装密度の向上によりチップサ
イズの縮小も実現できるメリットを有す。

【００４２】第３の実施の形態を図３を用いて説明す
る。この半導体ＩＣ７０は、図１のブロックに於いて、
縦軸の長さをｄに統一し、横軸を任意のサイズにしたも
のを電源ラインとグランドラインの間に形成したもので
ある。（どちらかというと、ブロックの上下側辺の近傍
上に電源ラインとグランドラインを配置したものと言え
る。） 半導体ＩＣ（半導体チップ）７０の周辺には、ボンディ
ングパッドが形成されている。このボンディングパッド
７１〜７３の形成領域を除いた実質矩形領域（点線で示
した四角形領域）７４を素子の形成領域とした。ただし
ボンディングパッドの下にも保護ダイオード等が作り込
まれている場合がある。

【００４３】この素子の形成領域７４は、ブロックＡ〜
Ｉに分かれている。回路ブロックは、第１の実施の形態
と同様に、ＩＣ回路を構成するものであり、ここでは九
つの電子回路ブロックで一つの半導体ＩＣ回路が構成さ
れていることになる。

【００４４】電源ライン７５〜７７、グランドライン７
８〜８０は、３層目の配線層に形成されるため、この下
層には、図７で説明したように、半導体素子、配線が形
成でき、パターン配置の融通性が向上する。

【００４５】またここでは、一層目の配線、二層目の配
線および３層目の配線の方向を規定している。

【００４６】つまり各ブロック内の相互配線は、ブロッ
クＡやブロックＤに示すように、Ｘ軸の第１層目の配線
８１とＹ軸方向の一層目の配線８２で実現している。配
線８１は、素子間接続であり、ブロックＡの配線８２
は、素子とグランドライン７８の接続を示している。

【００４７】続いて二層目の配線は、全てＹ軸方向に統
一されている。二層目の配線８３は、ブロックＡとブロ
ックＤとの間を接続し、配線８４は、ブロックＢとブロ
ックＨとを接続するものである。主に二層目の配線は、
ブロック間の配線を実現させるためＹ軸方向に形成して
いる。

【００４８】更に、３層目の配線は、Ｘ軸に統一されて
いる。つまりＶＣＣパッド７２から延在されている電源
ライン７５〜７７、ＧＮＤパッド７３から延在されてい
るグランドライン７８〜８０は、全てＸ軸方向に統一さ
れている。また電源ラインとグランドラインとの間に
は、黒く塗りつぶされた線で示しているように、横方向
のブロック間の接続も実現している。例えば配線８５
は、ブロックＢとブロックＣを接続するもので、左端
は、一層目の配線とコンタクトしてから半導体素子と接
続されている。また３層目の配線８６は、ブロックＣと
ブロックＧを接続するものであり、ブロックＣから配線
８６までは、二層目の配線で、配線８６の左端からブロ
ックＧまでも二層目の配線で実現されている。

【００４９】本構造では、配線が非常に疎で示されてい
るが、実際は非常に密でなっている。従って、二層目の
配線をＹ軸方向、３層目の配線をＸ軸方向に統一するこ
とで、二層目の配線同士が交差することもなく、３層目
の配線も交差が無くなる。

【００５０】またグランドラインや電源ラインと交差す
る関係に配置されるブロック（例えばブロックＣとＧ）
は、二層目の配線と３層目の配線を活用することで、簡
単に接続させることができる。

【００５１】図４は、実質図３と同じであり、異なる所
は、グランドライン７８〜８０にコンタクト孔が設けら
れている点である。また図３と同じ部分は、同じ符号で
示し、説明は省略する。

【００５２】またコンタクトとコンタクトの間のグラン
ドライン下には、前述した図７の構成を採用できるの
で、やはりパターン配置の融通性が向上し、実装密度を
向上させることができる。

【００５３】続いて、図８と図９にグランドラインとＩ
ＳＯの別のコンタクト方法を説明する。

【００５４】図２、図４および図１０は、グランドライ
ンから真下のＩＳＯにダイレクトにコンタクトしている
が、図８は、グランドライン２００の外側に位置するＩ
ＳＯとコンタクトするものである。やはり一点鎖線は、
一層目の配線であり、２点鎖線は二層目の配線である。
また図８（ｂ）は、Ａ−Ａ線の断面図であり、（Ｃ）
は、Ｂ−Ｂ線の断面図である。

【００５５】コンタクト孔２０１、２０２は、第一層目
の絶縁膜からＩＳＯが露出されている部分であり、ＩＳ
Ｏはコンタクト孔２０１から２０２に向かって左右に延
在されていても、島状に配置されていても良い。つまり
一層目の配線２０３の上端は、コンタクト孔２０１を介
してＩＳＯと接続され、下端は二層目の絶縁層から露出
している一層目の配線２０３のコンタクト孔２０４を介
して二層目の配線２０５と接続されている。また二層目
の配線２０５は、第三層目の絶縁層から露出している二
層目の配線コンタクト２０６を介してグランドライン２
００とコンタクトしている。

【００５６】もしもコンタクト２０６の位置がコンタク
ト２０４の上にある場合、コンタクト２０１（または２
０２）がコンタクト２０４の下に位置する場合、図の×
印で示した凹み部が有るため、コンタクト孔を形成しず
らい欠点を有するが、ここでは全てのコンタクト２０２
（または２０１）、２０４、２０６の位置が全てずれて
いるため、コンタクト孔を凹み部に影響されず開口させ
ることができるメリットを有する。

【００５７】図９は、グランドライン３００の内側に位
置するＩＳＯとコンタクトするものである。やはり一点
鎖線は、一層目の配線であり、２点鎖線は二層目の配線
である。また図８（ｂ）は、（ａ）のＡ−Ａ線の断面図
である。一層目の配線３０１の右端は、コンタクト孔３
０２を介してＩＳＯと接続され、左端は二層目の絶縁層
から露出している一層目の配線３０１のコンタクト孔３
０３を介して二層目の配線３０４と接続されている。ま
た二層目の配線３０４は、第３層目の絶縁層から露出し
ている二層目の配線のコンタクト３０５を介してグラン
ドライン３００とコンタクトしている。

【００５８】コンタクト３０２の位置がコンタクト３０
５の上にあるが、×印で示す凹み部３０６は、二層目の
絶縁層３０７で緩和されるため、これも凹み部が有るた
めに発生するコンタクト孔の形成しずらさを抑制させる
ことができる。

【００５９】

【発明の効果】本発明によれば、第１に、電子回路ブロ
ックが形成された前記ブロックの上層で、且つ３層目の
配線層にグランドラインを設ける事で、グランドライン
下の領域は、素子、配線の形成領域として有効活用でき
る。

【００６０】また第１の配線層、第２の配線層および第
３の配線層の方向を統一しているので、配線パターンの
交差が無い良好なパターン配置が実現できる。またグラ
ンド配線の下層に設けられた分離領域は、この分離領域
を複数箇所で露出するコンタクト列を成し、前記前記コ
ンタクト列の一端から他端までで占める分離領域全域と
前記グランド配線がコンタクトした際に、前記グランド
配線から前記半導体基板に発生する抵抗値と同等または
低く成るように前記コンタクト列のピッチを調整する事
で、図６からも判るとおり、コンタクトピッチを８０μ
ｍ以下にすることで、帯状のコンタクトで形成されるコ
ンタクト抵抗よりも小さくなる部分が発生する。従っ
て、グランドラインに形成するコンタクトは、図５の上
二本に示すような、長い帯状のコンタクト形状にしなく
とも、下二本に示すようにあるコンタクトピッチで従来
と同等またはそれ以下のコンタクト抵抗を実現できる。
しかもコンタクトとコンタクトの間は、素子、配線の形
成領域として活用できるため、従来構造に比べ素子か配
線の実装密度を向上できる。また別の言い方をすれば、
従来のＩＣをより小さくすることができる。

【００６１】更に、コンタクトサイズを、１０μｍ以下
で、前記コンタクト列の一端から他端までの長さは、数
百μｍ〜千μｍで、前記コンタクト列は、前記抵抗値と
実質同等になるできるだけ大きなピッチに設定すること
で、コンタクトとコンタクトの間に更に素子を配置でき
る。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態である半導体集積回
路装置の平面図である。

【図２】図１に所定のピッチのコンタクト孔を採用した
図である。

【図３】本発明の第２の実施の形態である半導体集積回
路装置の平面図である。

【図４】図３に所定のピッチのコンタクト孔を採用した
図である。

【図５】帯状の全面コンタクトと所定のピッチで作られ
たコンタクトの抵抗値を測定する方法を説明する図であ
る。

【図６】図５の測定結果を説明する図である。

【図７】グランドラインの下層に配置できる素子を説明
する図である。

【図８】グランドラインとのコンタクト方法を説明する
図である。

【図９】グランドラインとのコンタクト方法を説明する
図である。

【図１０】従来の半導体装置を説明する平面図である。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 大澤 充夫 大阪府守口市京阪本通２丁目５番５号 三洋電機株式会社内 (56)参考文献 特開 平２−248049（ＪＰ，Ａ) 特開 平８−125150（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/822 H01L 21/82 H01L 27/04 H01L 21/768

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 所定の機能を有する電子回路が形成さ
   れる半導体集積回路装置であり、 前記電子回路に電源を供給する電源ラインおよびグラン
   ドラインは、第３層目の配線が設けられる層に設けら
   れ、且つ所定の間隔（ｄ）でＸ軸方向に複数対で延在さ
   れ、 前記電源ラインと前記グランドラインの間に位置する半
   導体領域は、前記電子回路を構成する複数の電子回路ブ
   ロックが形成される複数列の領域であり、 前記電子回路ブロックを構成する半導体素子は、前記複
   数列の領域に於いて、前記間隔ｄと前記Ｘ軸方向に所定
   の長さを使って形成される複数の配置領域に実質的に設
   けられ、前記複数の配置領域 内の前記半導体素子間を接続する配
   線は、第１層目の配線が設けられる層に、Ｘ軸方向及び
   ／又はＹ軸方向に延在されて設けられ、 前記電源ラインまたは前記グランドラインと直交する位
   置関係に配置された半導体素子との間を接続する配線
   は、第２層目の配線が設けられる層に設けられ、且つＹ
   軸方向に延在されて設けられ、 前記電源ラインまたはグランドラインと平行な方向に位
   置する前記複数の配置領域間を接続する配線は、第３層
   目の配線が設けられる層で、前記電源ラインと前記グラ
   ンドラインの間に延在されて設けられ、 前記電源ラインまたは前記グランドラインと斜めに交差
   する位置関係に配置される前記配置領域の間を接続する
   配線は、第２層目の配線が設けられる層に設けられ、且
   つＹ軸方向に延在される第１の配線と、第３層目の配線
   が設けられる層で、前記電源ラインと前記グランドライ
   ンの間に延在されて設けられ第２の配線により形成さ
   れ、 前記グランドラインの下層に沿って設けられた分離領域
   には、この分離領域を複数箇所で露出するコンタクト列
   を有し、前記コンタクト列の各コンタクトは、前記第１
   の絶縁膜のコンタクト孔で前記分離領域とコンタクトし
   て前記グランドラインの下層に延在される一層目の配線
   と、前記グランドライン下にある前記一層目の配線と電
   気的に接続し、前記グランドラインに沿って延在され、
   その延在された端部で前記グランドラインとコンタクト
   する第２層目の配線とで形成されることを特徴とした半
   導体集積回路装置。
2. 【請求項２】 前記グランドラインの下層に対応する半
   導体層、前記グランドラインの下層に対応する第１層目
   の配線が設けられる層、前記グランドラインの下層に対
   応する第２層目の配線が設けられる層に、半導体素子ま
   たは配線を設けたことを特徴とした請求項１記載の半導
   体集積回路装置。
3. 【請求項３】 半導体基板と前記分離領域に電気的に接
   続された前記グランドラインとの抵抗値が前記分離領域
   と前記グランドラインが連続してコンタクトした際の前
   記抵抗値に比べて同等またはそれ以下になるように、前
   記分離領域を露出する前記コンタクト列のピッチを選択
   することを特徴とした請求項１記載の半導体集積回路装
   置。