JP3378811B2 - 半導体集積回路装置 - Google Patents
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Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体集積回路装
置に関するもので、特に効率の高いＢＩＰ−ＩＣの配線
パターンにに関するものである。 【０００２】 【従来の技術】従来、ＢＩＰ−ＩＣの配線は、一層目に
電源ラインとグランドラインが設けられ、二層目に相互
配線が設けられたものが主であった。 【０００３】例えば、特開平２−３９５２号公報がその
一例としてある。これは電源ラインとグランドラインと
の間の領域に、素子の配置領域が矩形状に形成される、
いわゆるビルディングブロック方式と呼ばれるものであ
る。本公報は、このビルデイングブロックのサイズが全
て同じもので構成されているものである。 【０００４】また図４は、各ビルデイングブロックのサ
イズが異なるもので、それぞれ電子回路ブロックＡ〜Ｉ
が組み込まれ、全体としてＩＣ回路が実現されているも
のである。各ブロックは、縦（高さ）がｄの長さで統一
され、横は、一つの電子回路ブロックが配置できる実質
的に異なった長さに成っている。 【０００５】そして一層目に配置される一対の電源線
（電源ライン１０、１１、１２とグランドライン１３、
１４、１５）で各電子回路ブロックに電源を供給してい
る。 【０００６】ここで各電子回路ブロック（ビルデイング
ブロック）は、点線で示され、上からＡ〜Ｉで示されて
いる。 【０００７】各ビルデイングブロックの中の半導体素子
の間の接続は、一層目の配線で実現されている。ここで
は、Ｘ軸（紙面に対して左右）方向の配線１６、Ｙ軸
（紙面に対して縦）方向の配線１７が組み合わされて実
現されている。図面では、一点鎖線で示されているもの
が一層目に形成された配線であり、×印で示されている
部分が、半導体素子、とコンタクトしている部分であ
る。 【０００８】またブロック間の配線は、主に二層目の配
線で実現されている。ここでは２点鎖線で示した。例え
ば、ブロックＤとブロックＧの間の電気的接続は、配線
１８で実現され、ブロックＥとブロックＨとの接続は、
二層目の配線１９と一層目の配線１６、１７で実現され
ている。これらは、電源ライン１２とグランドライン１
４が一層目の配線として延在されているため、二層目に
しか構成できないためである。 【０００９】また電源ライン１１とグランドライン１３
との間を若干広げ、これを配線専用領域として活用する
場合もある。これはグランドライン１３の上方から二層
目の配線で前記配線専用領域にまで延在し、この配線専
用領域内は、一層目の配線でＸ軸方向のみ延在され、そ
して、電源ライン１１の上を通過するため、再度二層目
の配線で電源ライン１１の下、例えばブロックＤに延在
されている。 【００１０】更にグランドライン１３、１４、１５は、
半導体基板と分離領域（以下ＩＳＯと呼ぶ）を介して接
続されている。 【００１１】また半導体基板は、例えばリードフレーム
を構成するアイランドと接続され、ＧＮＤ電位に接地さ
れている。前記ＩＳＯは、半導体基板に積層されたエピ
タキシャル層を貫通するもので、半導体基板と同導電型
であるＰ型で成る。そしてこのＩＳＯで囲まれたアイラ
ンドに各半導体素子が形成され、ＰＮ分離されている。
このＩＳＯは、グランドラインの下層にもコンタクトと
して延在され、絶縁膜の開口部から顔を出している。こ
れが図４では、黒く塗りつぶされた領域である。殆ど
は、グランドラインをＧＮＤ電位に固定させるために、
点ではなく、帯状に長くコンタクトが形成されている。
設計上ＩＳＯの配置ができない場合は、グランドライン
１４、１５のようにコンタクト孔が幾つかに分断されて
いる場合もあるが、それでも帯状である。 【００１２】前述したように、電源ラインやグランドラ
インは、第１層目に形成され、その半導体チップに占め
る面積比率は大きい。従って半導体層に形成される半導
体素子は、第１層目で素子の相互配線が形成されるた
め、また電源ラインとの耐電圧特性、グランドラインと
の耐電圧特性的にも電源ラインやグランドラインの下層
に半導体素子を形成することは難しかった。従ってこの
電源ラインやグランドラインが第１層目に形成される
と、素子の実装密度が低下する問題があった。 【００１３】そのため、電源ラインとグランドラインを
図３の様に第３層目に配置し、この下層に半導体素子や
配線を形成し、実装密度を向上しようとした。 【００１４】一方、図３の周囲に形成されるボンデイン
グパッド２１〜２３は、３層配線で形成されるため、図
５の様に、ボンディングパッドは、第１層電極４０、第
２層電極４１および第３層電極４２で構成しようとし
た。ボンディングパッドは、電源、入力信号および出力
信号が与えられるため、ボンディングパッドから素子の
形成領域に配線が延在される。従ってパッドは、ＩＣチ
ップが３層配線で実現されるなら、３層構造で構成され
た方が、素子の形成領域に配線を延在させるパターン設
計をする上でも好都合となる。 【００１５】 【発明が解決しようとする課題】しかし、図５の様に、
３層の電極が積層されたボンディングパッドであると、
電極の合わせ精度等から、上層に向かうにつれて一定の
マージンを取って設計する必要があるため、第１層電極
４０のサイズよりも第２層電極４１のサイズの方を大き
く、第２層電極４１のサイズよりも第３層電極４２のサ
イズの方を大きくする必要があった。そのため、ボンデ
ィングパッド自身のサイズが大きくなってしまう問題が
あった。 【００１６】従ってボンディングパッドは、図３のよう
に半導体チップの周辺に数多く形成されるため、ボンデ
ィングパッドのピッチが広くなり、その数が限られると
共に、半導体チップ内の素子の形成領域を狭くしてしま
う欠点があった。 【００１７】 【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、ボンディングパッドを、第２層電極と第３
層電極で構成し、前記第２層電極と前記第３層電極が接
合された領域の外側に、前記第２層電極と電気的にコン
タクトした第１層電極を配置することで解決するもので
ある。 【００１８】ボンディングパッド自身は、第２層電極と
第３層電極で形成し、そのサイズを３層構造よりも小さ
くすると共に、両者の接合エリアより外側で、且つボン
ディングずれによる配線ショートを考慮したデッドスペ
ースＤＳの部分に第２層電極を延在し、この下層に第１
層電極を配置することで、このデッドスペースの有効利
用が可能となる。 【００１９】また第３層電極に形成される段差部がボン
ディングエリアに近いと、ここの部分にボンデイング時
の衝撃が加わり、ここから素子の形成領域に伸びる配線
の断線が発生するが、この段差部が、図２の様に内側
（紙面では右側）に伸びるように設計されてあるため、
ボンディングずれがあってもこの段差部に衝撃が加わる
ことが無く、段差による断線も防止できる。 【００２０】 【発明の実施の形態】以下本発明の実施の形態について
説明する。本発明は、特にＢＩＰ−ＩＣに関するもので
ある。 【００２１】まず３層配線を使ったＢＩＰ−ＩＣについ
て図３を使い簡単に説明する。半導体ＩＣ（半導体チッ
プ）２０の周辺には、ボンディングパッドが形成されて
いる。このボンディングパッド２１〜２３の形成領域を
除いた実質矩形領域（点線矩形の集合領域）を素子の形
成領域とした。ただしボンディングパッドの下にも保護
ダイオード等が作り込まれている場合があるが、ここの
領域は素子の形成領域として含まない事とする。またボ
ンディングパッドの素子の形成領域との間には、配線の
形成領域がある。 【００２２】この素子の形成領域は、ブロックＡ〜Ｈに
分かれている。一般にＩＣ回路は、幾つかの電子回路ブ
ロックに分かれており、この電子回路ブロックが各ブロ
ックＡ〜Ｈに形成されている。つまりここでは８つの回
路ブロックで一つの半導体ＩＣ回路が構成されているこ
とになる。また回路ブックとしては、ＡＭ回路、マルチ
プレックス回路、ＦＭ−ＩＦ回路、ノイズキャンセラー
回路等である。この回路ブロックは、ラジオ用であり、
例えばテレビやビデオ等になると別の回路ブロックで構
成されることになる。 【００２３】ブロックＡ、Ｂ、Ｃ…Ｈは、アイランド２
４が９個、９個、１２個…９個で成っているが、実際
は、数百、数千、数万素子と多い。そしてこのアイラン
ドは、作り込まれる素子の特性に応じてそのサイズも異
なっている。 【００２４】ＩＣの断面を説明すれば、まずＰ型の半導
体基板があり、この基板の上には、Ｎ型のエピタキシャ
ル層が少なくとも一層積層されている。このエピタキシ
ャル層は、通常は一層であるが、例えば光ＩＣ等では、
二段、三段とエピタキシャル層を積層するものがある。
またこのエピタキシャル層の表面から前記半導体基板ま
で到達するＰ型のＩＳＯ（分離領域）があり、このＩＳ
Ｏで囲まれたアイランドには、各半導体素子が作り込ま
れている。この半導体素子としては、トランジスタ、ダ
イオード、コンデンサ、拡散抵抗、ダイオード等があ
る。またアイランドに於いて、エピタキシャル層と半導
体基板の間には、埋め込み層が形成されている。例え
ば、ＮＰＮ型トランジスタが形成されるいる所の埋め込
み層は、Ｎ＋型であり、コレクタ抵抗の低減を目的とし
ている。 【００２５】つまり点線で囲まれた各ブロックＡ〜Ｈに
は、各回路ブロックを構成する半導体素子がＩＳＯで囲
まれた状態で集積形成されている。 【００２６】そして前記エピタキシャル層の上には、第
１層目の絶縁膜が形成され、この上に第１層目の配線層
が形成されている。更にこの上には、第２層目の絶縁層
が被覆され、第２層目の配線層が形成され、更にその上
には、第３層目の絶縁層が形成され、更に第３層目の配
線層が形成されている。ここで前記絶縁膜や絶縁層は、
シリコン酸化膜、Ｓｉ3Ｎ4膜、ＰＳＧ膜、ＮＳＧ膜また
はＴＥＯＳ膜で、単独でも良いし、組み合わされて複数
の層で形成されても良い。また製法は、スピンオン、Ｃ
ＶＤ、減圧ＣＶＤ、プラズマＣＶＤ等で形成される。も
ちろんそれぞれは、所定の回路が実現されるためにコン
タクトが形成されている。 【００２７】更には、全面にパシベーション膜が設けら
れ、例えばリードフレームに実装され、リードとボンデ
イングパッドが金属細線にて接続され、樹脂封止されて
完成される。 【００２８】この半導体ＩＣ２０は、ブロックＡ〜Ｈに
於いて、基本的に縦軸の長さ（高さ）をｄに統一し、横
軸を任意のサイズにしたものを素子の形成領域に配置し
たものである。 【００２９】電源ライン２５、２６、グランドライン２
７、２８は、３層目の配線層に形成されるため、この下
層には、半導体素子、配線が形成でき、パターン配置の
融通性が向上するメリットを有する。 【００３０】またグランドパッド２３は、直接アースリ
ードと接続された金属細線を介して接続されているの
で、ＧＮＤ電位として安定している。しかしグランドラ
イン２７、２８の先端に行くほど、ＧＮＤ電位は不安定
となるが、グランドライン２７、２８のどこかに分散し
てコンタクトを設け、それ以外はコンタクトを形成しな
ければ、コンタクトの形成領域以外のグランドラインの
下層は、素子や配線の形成領域として活用できるメリッ
トを有する。 【００３１】またここでは、一層目の配線（一点鎖線で
示す）、二層目の配線（二点鎖線で示す）および３層目
の配線（実線で示す）の方向を規定している。 【００３２】つまり各ブロック内の相互配線は、ブロッ
クＡに示すように、Ｘ軸の第１層目の配線２９とＹ軸方
向の一層目の配線３０で実現している。配線２９、３０
は、素子間接続であり、ブロックＡの配線３１は、素子
とグランドライン２７の接続を示している。 【００３３】続いて二層目の配線は、全てＹ軸方向に統
一されている。二層目の配線３２は、ブロックＡとブロ
ックＥとの間を接続するものである。主に二層目の配線
は、ブロック間の配線を実現させるためＹ軸方向に形成
している。 【００３４】更に、３層目の配線は、Ｘ軸に統一されて
いる。つまりＶＣＣパッド２２から延在されている電源
ライン２５、２６、ＧＮＤパッド２３から延在されてい
るグランドライン２７、２８は、全てＸ軸方向に統一さ
れている。また電源ラインとグランドラインとの間に
は、太い実線で示しているように、横方向のブロック間
の接続も実現している。例えば配線３３は、ブロックＤ
とブロックＦを接続するもので、二層配線の上端は、一
層目の配線とコンタクトしてから半導体素子と接続され
ているか、ダイレクトに半導体素子とコンタクトしてい
る。また配線３３は、二層配線および／または一層配線
を介してコンタクトしても良いし、ダイレクトにコンタ
クトしても良い。 【００３５】本構造では、配線が非常に疎で示されてい
るが、実際は非常に密でなっている。従って、二層目の
配線をＹ軸方向、３層目の配線をＸ軸方向に統一するこ
とで、二層目の配線同士が交差することもなく、３層目
の配線も交差が無くなる。 【００３６】またグランドラインや電源ラインと交差す
る関係に配置されるブロック（例えばブロックＤとＦ）
は、二層目の配線と３層目の配線を活用することで、簡
単に接続させることができる。 【００３７】続いて本発明のボンディングパッドについ
て説明する。図７は、図３のボンディングパッドエリア
を拡大したもので、符号５０は、半導体チップの側辺で
ある。５１は、ボンディングパッドである。このボンデ
ィングパッド５１…の内側には、素子の形成領域５２と
の間に配線領域５３が設けられている。配線５４は、こ
の配線領域５３に何重にも設けられる中のひとつで、ボ
ンディングパッドに一番近接した配線である。 【００３８】符号５５は、パッシベーション膜の開口部
であり、ここに金属細線がボンデイングされる。このボ
ンディングエリア５５と配線との間は、例えばボンディ
ング精度のため２０μｍの間隔ＤＳが設けられている。
この間隔ＤＳは、ボンディングポイントのズレにより配
線５４と短絡する恐れがあるためである。しかし設計ツ
ール（自動設計ソフトが取り入れられたＣＡＤ）を使っ
てＩＣパターンを配置している際、コンパクションと呼
ぶ配線間隔を所定の間隔にするソフトがある。これは、
設計者が画面上でラフに配置した配線を所定の間隔に縮
めるソフトである。 【００３９】ところが図７のように、ボンディングパッ
ドと配線５４は、このコンパクション処理により、間隔
ＤＳよりも短く配置されてしまう問題があった。そのた
め、ボンディングパッドと配線５４との間には、このコ
ンパクション処理が行われても、間隔が縮まないよう
に、ダミー配線やダミー素子等を設ける必要があった。 【００４０】本発明は、この間隔ＤＳがデッドスペース
であることに着目し、本発明に至ったものである。 【００４１】まず図５の様な３層構造のボンディングパ
ッド５１から、２層構造を採用した図８のボンディング
パッド５６にし、一層分電極を形成させなくてすむこと
からマージンを余計にとる必要がないため、ボンディン
グパッド５６のサイズを全体として小さくした。従っ
て、矢印Ｐで示すピッチ間隔を狭くできるメリットを有
する。しかも図７に示したように、ボンディングパッド
の精度により必要なデッドスペースＤＳを有効に活用
し、ここの領域に第１層電極を設けた。つまり図８の如
く、第１層電極をＬ１までそのむ間隔を縮めることで、
デッドスペースを活用でき、且つボンディングパッド
は、この第１層電極を介して素子と電気的に接続できる
構造となっている。また第１層電極、ボンディングパッ
ドを構成する第２層電極または第３層電極のいずれかま
たは全てを、配線５４との間隔ＤＳよりも短くなるよう
に引き延ばして延在させている。そのため、コンパクシ
ョン処理しても配線は、パッシベーション膜の開口部５
５から所定の間隔ＤＳを維持できるメリットを有する。 【００４２】ここでコンパクション処理により所定の値
に縮まる間隔ＣＳは、ＤＳ＞ＣＳの関係がある。 【００４３】以下にこのボンディングパッド５６を図１
を参照しながら説明する。まず半導体層６０があり、こ
の上には第１層目の絶縁膜６１が形成される。配線は３
層構造であるため、第２の絶縁膜６２、第３の絶縁膜６
３も被覆されている。 【００４４】まず前述したようにボンディングパッド５
６は、第２層電極６４と第３層電極６５が積層されて構
成されている。第２層電極６４は、第２層目の絶縁層６
１の上に形成され、この上には第３層目の絶縁膜６３が
被覆されている。この第３層目の絶縁層６３は、第１の
開口部６６で第２層電極６４を露出している。そしてそ
の上には第３層電極６５が形成され、更にパッシベーシ
ョン膜６７が形成され、ボンディングエリアを確保する
ために第２の開口部６８が開口されている。そしてここ
には、金属細線６９がボンデイングされている。 【００４５】本発明の特徴は、前述の通り、図７のデッ
ドスペースＤＳの所を有効に活用するため、第１層電極
７０を第２層電極と第３層電極の接合部の外で、且つ素
子形成領域側に延ばして配置したことに特徴を有する。
また第１層電極は、ボンディングパッドと電気的に接続
するため、第２層電極６４とコンタクト孔７１を介して
コンタクトしている。 【００４６】つまりコンパクション処理により、側辺Ｌ
１が配線５４と間隔ＣＳに成っても、第３層電極６５、
第２層電極６４または／および第１層電極７０が紙面に
対して右側にのびているので、配線５４はボンデイング
エリア６８からＤＳだけ離間された状態で維持できる。
そのため、ボンデイングのズレが発生しても、金属細線
６９と配線５４との短絡は、抑制できるメリットを有す
る。ここでＬ１に対応する第１層電極の側辺、第２層電
極６４の側辺、第３層電極６５の側辺は、一致させても
ずれていても良い。少なくとも一つが図８の側辺Ｌ１に
あれば、コンパクション処理を行っても配線５４はボン
ディングエリア５５と間隔ＤＳを維持して配置される。 【００４７】しかしながら、第３層目の絶縁膜６３によ
り形成される第１の開口部６６を小さくすると、第２の
矩形を有する段差部の側辺Ｌ２がボンデイングエリアの
そばに配置され事になり、段差部の電極のくびれにより
断線を発生することが判った。 【００４８】これを改善したものが、図２である。 【００４９】ここで第２層電極６４は、第１の矩形を有
し、第３層電極６５は、第３層目の絶縁膜６３の開口部
で第２の矩形７２を有した段差部を有している。 【００５０】つまり側辺Ｌ３を第２の開口部６８から遠
ざけることで、第３層電極６５の段差部の側辺Ｌ２が図
１よりも遠ざかるため、多少ボンデイングポイントがず
れても、このポイントがＬ３、Ｌ２の上に成ることが抑
制できる。従って段差部のくびれ部に印加される衝撃が
抑制され、ボンディングズレによる断線を防止すること
ができる。 【００５１】平面的に見ると、（前記半導体チップの側
辺に近接した）一方の前記段差ラインＬ４と前記第２の
開口部６８の距離よりも、他方の前記段差ラインＬ２と
前記第２の開口部６８の距離を大きく取っている。 【００５２】 【発明の効果】本発明によれば、第１に、電源ラインや
グランドラインを３層目に配置することにより、このラ
イン下の領域は、素子、配線の形成領域として有効活用
できる。特にボンディングパッド自身を、第２層電極と
第３層電極で形成し、そのサイズを３層構造の積層構造
から成るボンディング用パッドよりも小さくすると共
に、両者の接合エリアより外側で、第２層電極の下層に
第１層電極を配置することで、第１層の配線も実現でき
る。 【００５３】また第３層電極に形成される段差部がボン
ディングエリアに近いと、ここの部分にボンデイングが
ずれたときに衝撃が加わり、ここから素子の形成領域に
伸びる配線の断線が発生するが、この段差部が、図２の
様に第２の開口部から遠ざかる様に内側（紙面では右
側）に伸びるように設計されてあるため、段差の上方で
ボンデイングされることによる断線も防止できる。
置に関するもので、特に効率の高いＢＩＰ−ＩＣの配線
パターンにに関するものである。 【０００２】 【従来の技術】従来、ＢＩＰ−ＩＣの配線は、一層目に
電源ラインとグランドラインが設けられ、二層目に相互
配線が設けられたものが主であった。 【０００３】例えば、特開平２−３９５２号公報がその
一例としてある。これは電源ラインとグランドラインと
の間の領域に、素子の配置領域が矩形状に形成される、
いわゆるビルディングブロック方式と呼ばれるものであ
る。本公報は、このビルデイングブロックのサイズが全
て同じもので構成されているものである。 【０００４】また図４は、各ビルデイングブロックのサ
イズが異なるもので、それぞれ電子回路ブロックＡ〜Ｉ
が組み込まれ、全体としてＩＣ回路が実現されているも
のである。各ブロックは、縦（高さ）がｄの長さで統一
され、横は、一つの電子回路ブロックが配置できる実質
的に異なった長さに成っている。 【０００５】そして一層目に配置される一対の電源線
（電源ライン１０、１１、１２とグランドライン１３、
１４、１５）で各電子回路ブロックに電源を供給してい
る。 【０００６】ここで各電子回路ブロック（ビルデイング
ブロック）は、点線で示され、上からＡ〜Ｉで示されて
いる。 【０００７】各ビルデイングブロックの中の半導体素子
の間の接続は、一層目の配線で実現されている。ここで
は、Ｘ軸（紙面に対して左右）方向の配線１６、Ｙ軸
（紙面に対して縦）方向の配線１７が組み合わされて実
現されている。図面では、一点鎖線で示されているもの
が一層目に形成された配線であり、×印で示されている
部分が、半導体素子、とコンタクトしている部分であ
る。 【０００８】またブロック間の配線は、主に二層目の配
線で実現されている。ここでは２点鎖線で示した。例え
ば、ブロックＤとブロックＧの間の電気的接続は、配線
１８で実現され、ブロックＥとブロックＨとの接続は、
二層目の配線１９と一層目の配線１６、１７で実現され
ている。これらは、電源ライン１２とグランドライン１
４が一層目の配線として延在されているため、二層目に
しか構成できないためである。 【０００９】また電源ライン１１とグランドライン１３
との間を若干広げ、これを配線専用領域として活用する
場合もある。これはグランドライン１３の上方から二層
目の配線で前記配線専用領域にまで延在し、この配線専
用領域内は、一層目の配線でＸ軸方向のみ延在され、そ
して、電源ライン１１の上を通過するため、再度二層目
の配線で電源ライン１１の下、例えばブロックＤに延在
されている。 【００１０】更にグランドライン１３、１４、１５は、
半導体基板と分離領域（以下ＩＳＯと呼ぶ）を介して接
続されている。 【００１１】また半導体基板は、例えばリードフレーム
を構成するアイランドと接続され、ＧＮＤ電位に接地さ
れている。前記ＩＳＯは、半導体基板に積層されたエピ
タキシャル層を貫通するもので、半導体基板と同導電型
であるＰ型で成る。そしてこのＩＳＯで囲まれたアイラ
ンドに各半導体素子が形成され、ＰＮ分離されている。
このＩＳＯは、グランドラインの下層にもコンタクトと
して延在され、絶縁膜の開口部から顔を出している。こ
れが図４では、黒く塗りつぶされた領域である。殆ど
は、グランドラインをＧＮＤ電位に固定させるために、
点ではなく、帯状に長くコンタクトが形成されている。
設計上ＩＳＯの配置ができない場合は、グランドライン
１４、１５のようにコンタクト孔が幾つかに分断されて
いる場合もあるが、それでも帯状である。 【００１２】前述したように、電源ラインやグランドラ
インは、第１層目に形成され、その半導体チップに占め
る面積比率は大きい。従って半導体層に形成される半導
体素子は、第１層目で素子の相互配線が形成されるた
め、また電源ラインとの耐電圧特性、グランドラインと
の耐電圧特性的にも電源ラインやグランドラインの下層
に半導体素子を形成することは難しかった。従ってこの
電源ラインやグランドラインが第１層目に形成される
と、素子の実装密度が低下する問題があった。 【００１３】そのため、電源ラインとグランドラインを
図３の様に第３層目に配置し、この下層に半導体素子や
配線を形成し、実装密度を向上しようとした。 【００１４】一方、図３の周囲に形成されるボンデイン
グパッド２１〜２３は、３層配線で形成されるため、図
５の様に、ボンディングパッドは、第１層電極４０、第
２層電極４１および第３層電極４２で構成しようとし
た。ボンディングパッドは、電源、入力信号および出力
信号が与えられるため、ボンディングパッドから素子の
形成領域に配線が延在される。従ってパッドは、ＩＣチ
ップが３層配線で実現されるなら、３層構造で構成され
た方が、素子の形成領域に配線を延在させるパターン設
計をする上でも好都合となる。 【００１５】 【発明が解決しようとする課題】しかし、図５の様に、
３層の電極が積層されたボンディングパッドであると、
電極の合わせ精度等から、上層に向かうにつれて一定の
マージンを取って設計する必要があるため、第１層電極
４０のサイズよりも第２層電極４１のサイズの方を大き
く、第２層電極４１のサイズよりも第３層電極４２のサ
イズの方を大きくする必要があった。そのため、ボンデ
ィングパッド自身のサイズが大きくなってしまう問題が
あった。 【００１６】従ってボンディングパッドは、図３のよう
に半導体チップの周辺に数多く形成されるため、ボンデ
ィングパッドのピッチが広くなり、その数が限られると
共に、半導体チップ内の素子の形成領域を狭くしてしま
う欠点があった。 【００１７】 【課題を解決するための手段】本発明は前述の課題に鑑
みて成され、ボンディングパッドを、第２層電極と第３
層電極で構成し、前記第２層電極と前記第３層電極が接
合された領域の外側に、前記第２層電極と電気的にコン
タクトした第１層電極を配置することで解決するもので
ある。 【００１８】ボンディングパッド自身は、第２層電極と
第３層電極で形成し、そのサイズを３層構造よりも小さ
くすると共に、両者の接合エリアより外側で、且つボン
ディングずれによる配線ショートを考慮したデッドスペ
ースＤＳの部分に第２層電極を延在し、この下層に第１
層電極を配置することで、このデッドスペースの有効利
用が可能となる。 【００１９】また第３層電極に形成される段差部がボン
ディングエリアに近いと、ここの部分にボンデイング時
の衝撃が加わり、ここから素子の形成領域に伸びる配線
の断線が発生するが、この段差部が、図２の様に内側
（紙面では右側）に伸びるように設計されてあるため、
ボンディングずれがあってもこの段差部に衝撃が加わる
ことが無く、段差による断線も防止できる。 【００２０】 【発明の実施の形態】以下本発明の実施の形態について
説明する。本発明は、特にＢＩＰ−ＩＣに関するもので
ある。 【００２１】まず３層配線を使ったＢＩＰ−ＩＣについ
て図３を使い簡単に説明する。半導体ＩＣ（半導体チッ
プ）２０の周辺には、ボンディングパッドが形成されて
いる。このボンディングパッド２１〜２３の形成領域を
除いた実質矩形領域（点線矩形の集合領域）を素子の形
成領域とした。ただしボンディングパッドの下にも保護
ダイオード等が作り込まれている場合があるが、ここの
領域は素子の形成領域として含まない事とする。またボ
ンディングパッドの素子の形成領域との間には、配線の
形成領域がある。 【００２２】この素子の形成領域は、ブロックＡ〜Ｈに
分かれている。一般にＩＣ回路は、幾つかの電子回路ブ
ロックに分かれており、この電子回路ブロックが各ブロ
ックＡ〜Ｈに形成されている。つまりここでは８つの回
路ブロックで一つの半導体ＩＣ回路が構成されているこ
とになる。また回路ブックとしては、ＡＭ回路、マルチ
プレックス回路、ＦＭ−ＩＦ回路、ノイズキャンセラー
回路等である。この回路ブロックは、ラジオ用であり、
例えばテレビやビデオ等になると別の回路ブロックで構
成されることになる。 【００２３】ブロックＡ、Ｂ、Ｃ…Ｈは、アイランド２
４が９個、９個、１２個…９個で成っているが、実際
は、数百、数千、数万素子と多い。そしてこのアイラン
ドは、作り込まれる素子の特性に応じてそのサイズも異
なっている。 【００２４】ＩＣの断面を説明すれば、まずＰ型の半導
体基板があり、この基板の上には、Ｎ型のエピタキシャ
ル層が少なくとも一層積層されている。このエピタキシ
ャル層は、通常は一層であるが、例えば光ＩＣ等では、
二段、三段とエピタキシャル層を積層するものがある。
またこのエピタキシャル層の表面から前記半導体基板ま
で到達するＰ型のＩＳＯ（分離領域）があり、このＩＳ
Ｏで囲まれたアイランドには、各半導体素子が作り込ま
れている。この半導体素子としては、トランジスタ、ダ
イオード、コンデンサ、拡散抵抗、ダイオード等があ
る。またアイランドに於いて、エピタキシャル層と半導
体基板の間には、埋め込み層が形成されている。例え
ば、ＮＰＮ型トランジスタが形成されるいる所の埋め込
み層は、Ｎ＋型であり、コレクタ抵抗の低減を目的とし
ている。 【００２５】つまり点線で囲まれた各ブロックＡ〜Ｈに
は、各回路ブロックを構成する半導体素子がＩＳＯで囲
まれた状態で集積形成されている。 【００２６】そして前記エピタキシャル層の上には、第
１層目の絶縁膜が形成され、この上に第１層目の配線層
が形成されている。更にこの上には、第２層目の絶縁層
が被覆され、第２層目の配線層が形成され、更にその上
には、第３層目の絶縁層が形成され、更に第３層目の配
線層が形成されている。ここで前記絶縁膜や絶縁層は、
シリコン酸化膜、Ｓｉ3Ｎ4膜、ＰＳＧ膜、ＮＳＧ膜また
はＴＥＯＳ膜で、単独でも良いし、組み合わされて複数
の層で形成されても良い。また製法は、スピンオン、Ｃ
ＶＤ、減圧ＣＶＤ、プラズマＣＶＤ等で形成される。も
ちろんそれぞれは、所定の回路が実現されるためにコン
タクトが形成されている。 【００２７】更には、全面にパシベーション膜が設けら
れ、例えばリードフレームに実装され、リードとボンデ
イングパッドが金属細線にて接続され、樹脂封止されて
完成される。 【００２８】この半導体ＩＣ２０は、ブロックＡ〜Ｈに
於いて、基本的に縦軸の長さ（高さ）をｄに統一し、横
軸を任意のサイズにしたものを素子の形成領域に配置し
たものである。 【００２９】電源ライン２５、２６、グランドライン２
７、２８は、３層目の配線層に形成されるため、この下
層には、半導体素子、配線が形成でき、パターン配置の
融通性が向上するメリットを有する。 【００３０】またグランドパッド２３は、直接アースリ
ードと接続された金属細線を介して接続されているの
で、ＧＮＤ電位として安定している。しかしグランドラ
イン２７、２８の先端に行くほど、ＧＮＤ電位は不安定
となるが、グランドライン２７、２８のどこかに分散し
てコンタクトを設け、それ以外はコンタクトを形成しな
ければ、コンタクトの形成領域以外のグランドラインの
下層は、素子や配線の形成領域として活用できるメリッ
トを有する。 【００３１】またここでは、一層目の配線（一点鎖線で
示す）、二層目の配線（二点鎖線で示す）および３層目
の配線（実線で示す）の方向を規定している。 【００３２】つまり各ブロック内の相互配線は、ブロッ
クＡに示すように、Ｘ軸の第１層目の配線２９とＹ軸方
向の一層目の配線３０で実現している。配線２９、３０
は、素子間接続であり、ブロックＡの配線３１は、素子
とグランドライン２７の接続を示している。 【００３３】続いて二層目の配線は、全てＹ軸方向に統
一されている。二層目の配線３２は、ブロックＡとブロ
ックＥとの間を接続するものである。主に二層目の配線
は、ブロック間の配線を実現させるためＹ軸方向に形成
している。 【００３４】更に、３層目の配線は、Ｘ軸に統一されて
いる。つまりＶＣＣパッド２２から延在されている電源
ライン２５、２６、ＧＮＤパッド２３から延在されてい
るグランドライン２７、２８は、全てＸ軸方向に統一さ
れている。また電源ラインとグランドラインとの間に
は、太い実線で示しているように、横方向のブロック間
の接続も実現している。例えば配線３３は、ブロックＤ
とブロックＦを接続するもので、二層配線の上端は、一
層目の配線とコンタクトしてから半導体素子と接続され
ているか、ダイレクトに半導体素子とコンタクトしてい
る。また配線３３は、二層配線および／または一層配線
を介してコンタクトしても良いし、ダイレクトにコンタ
クトしても良い。 【００３５】本構造では、配線が非常に疎で示されてい
るが、実際は非常に密でなっている。従って、二層目の
配線をＹ軸方向、３層目の配線をＸ軸方向に統一するこ
とで、二層目の配線同士が交差することもなく、３層目
の配線も交差が無くなる。 【００３６】またグランドラインや電源ラインと交差す
る関係に配置されるブロック（例えばブロックＤとＦ）
は、二層目の配線と３層目の配線を活用することで、簡
単に接続させることができる。 【００３７】続いて本発明のボンディングパッドについ
て説明する。図７は、図３のボンディングパッドエリア
を拡大したもので、符号５０は、半導体チップの側辺で
ある。５１は、ボンディングパッドである。このボンデ
ィングパッド５１…の内側には、素子の形成領域５２と
の間に配線領域５３が設けられている。配線５４は、こ
の配線領域５３に何重にも設けられる中のひとつで、ボ
ンディングパッドに一番近接した配線である。 【００３８】符号５５は、パッシベーション膜の開口部
であり、ここに金属細線がボンデイングされる。このボ
ンディングエリア５５と配線との間は、例えばボンディ
ング精度のため２０μｍの間隔ＤＳが設けられている。
この間隔ＤＳは、ボンディングポイントのズレにより配
線５４と短絡する恐れがあるためである。しかし設計ツ
ール（自動設計ソフトが取り入れられたＣＡＤ）を使っ
てＩＣパターンを配置している際、コンパクションと呼
ぶ配線間隔を所定の間隔にするソフトがある。これは、
設計者が画面上でラフに配置した配線を所定の間隔に縮
めるソフトである。 【００３９】ところが図７のように、ボンディングパッ
ドと配線５４は、このコンパクション処理により、間隔
ＤＳよりも短く配置されてしまう問題があった。そのた
め、ボンディングパッドと配線５４との間には、このコ
ンパクション処理が行われても、間隔が縮まないよう
に、ダミー配線やダミー素子等を設ける必要があった。 【００４０】本発明は、この間隔ＤＳがデッドスペース
であることに着目し、本発明に至ったものである。 【００４１】まず図５の様な３層構造のボンディングパ
ッド５１から、２層構造を採用した図８のボンディング
パッド５６にし、一層分電極を形成させなくてすむこと
からマージンを余計にとる必要がないため、ボンディン
グパッド５６のサイズを全体として小さくした。従っ
て、矢印Ｐで示すピッチ間隔を狭くできるメリットを有
する。しかも図７に示したように、ボンディングパッド
の精度により必要なデッドスペースＤＳを有効に活用
し、ここの領域に第１層電極を設けた。つまり図８の如
く、第１層電極をＬ１までそのむ間隔を縮めることで、
デッドスペースを活用でき、且つボンディングパッド
は、この第１層電極を介して素子と電気的に接続できる
構造となっている。また第１層電極、ボンディングパッ
ドを構成する第２層電極または第３層電極のいずれかま
たは全てを、配線５４との間隔ＤＳよりも短くなるよう
に引き延ばして延在させている。そのため、コンパクシ
ョン処理しても配線は、パッシベーション膜の開口部５
５から所定の間隔ＤＳを維持できるメリットを有する。 【００４２】ここでコンパクション処理により所定の値
に縮まる間隔ＣＳは、ＤＳ＞ＣＳの関係がある。 【００４３】以下にこのボンディングパッド５６を図１
を参照しながら説明する。まず半導体層６０があり、こ
の上には第１層目の絶縁膜６１が形成される。配線は３
層構造であるため、第２の絶縁膜６２、第３の絶縁膜６
３も被覆されている。 【００４４】まず前述したようにボンディングパッド５
６は、第２層電極６４と第３層電極６５が積層されて構
成されている。第２層電極６４は、第２層目の絶縁層６
１の上に形成され、この上には第３層目の絶縁膜６３が
被覆されている。この第３層目の絶縁層６３は、第１の
開口部６６で第２層電極６４を露出している。そしてそ
の上には第３層電極６５が形成され、更にパッシベーシ
ョン膜６７が形成され、ボンディングエリアを確保する
ために第２の開口部６８が開口されている。そしてここ
には、金属細線６９がボンデイングされている。 【００４５】本発明の特徴は、前述の通り、図７のデッ
ドスペースＤＳの所を有効に活用するため、第１層電極
７０を第２層電極と第３層電極の接合部の外で、且つ素
子形成領域側に延ばして配置したことに特徴を有する。
また第１層電極は、ボンディングパッドと電気的に接続
するため、第２層電極６４とコンタクト孔７１を介して
コンタクトしている。 【００４６】つまりコンパクション処理により、側辺Ｌ
１が配線５４と間隔ＣＳに成っても、第３層電極６５、
第２層電極６４または／および第１層電極７０が紙面に
対して右側にのびているので、配線５４はボンデイング
エリア６８からＤＳだけ離間された状態で維持できる。
そのため、ボンデイングのズレが発生しても、金属細線
６９と配線５４との短絡は、抑制できるメリットを有す
る。ここでＬ１に対応する第１層電極の側辺、第２層電
極６４の側辺、第３層電極６５の側辺は、一致させても
ずれていても良い。少なくとも一つが図８の側辺Ｌ１に
あれば、コンパクション処理を行っても配線５４はボン
ディングエリア５５と間隔ＤＳを維持して配置される。 【００４７】しかしながら、第３層目の絶縁膜６３によ
り形成される第１の開口部６６を小さくすると、第２の
矩形を有する段差部の側辺Ｌ２がボンデイングエリアの
そばに配置され事になり、段差部の電極のくびれにより
断線を発生することが判った。 【００４８】これを改善したものが、図２である。 【００４９】ここで第２層電極６４は、第１の矩形を有
し、第３層電極６５は、第３層目の絶縁膜６３の開口部
で第２の矩形７２を有した段差部を有している。 【００５０】つまり側辺Ｌ３を第２の開口部６８から遠
ざけることで、第３層電極６５の段差部の側辺Ｌ２が図
１よりも遠ざかるため、多少ボンデイングポイントがず
れても、このポイントがＬ３、Ｌ２の上に成ることが抑
制できる。従って段差部のくびれ部に印加される衝撃が
抑制され、ボンディングズレによる断線を防止すること
ができる。 【００５１】平面的に見ると、（前記半導体チップの側
辺に近接した）一方の前記段差ラインＬ４と前記第２の
開口部６８の距離よりも、他方の前記段差ラインＬ２と
前記第２の開口部６８の距離を大きく取っている。 【００５２】 【発明の効果】本発明によれば、第１に、電源ラインや
グランドラインを３層目に配置することにより、このラ
イン下の領域は、素子、配線の形成領域として有効活用
できる。特にボンディングパッド自身を、第２層電極と
第３層電極で形成し、そのサイズを３層構造の積層構造
から成るボンディング用パッドよりも小さくすると共
に、両者の接合エリアより外側で、第２層電極の下層に
第１層電極を配置することで、第１層の配線も実現でき
る。 【００５３】また第３層電極に形成される段差部がボン
ディングエリアに近いと、ここの部分にボンデイングが
ずれたときに衝撃が加わり、ここから素子の形成領域に
伸びる配線の断線が発生するが、この段差部が、図２の
様に第２の開口部から遠ざかる様に内側（紙面では右
側）に伸びるように設計されてあるため、段差の上方で
ボンデイングされることによる断線も防止できる。
【図面の簡単な説明】
【図１】本発明の実施の形態である半導体集積回路装置
に用いられるボンディングパッドの説明図である。 【図２】本発明の実施の形態である半導体集積回路装置
に用いられるボンディングパッドの説明図である。 【図３】３層配線の半導体集積回路装置を説明する図で
ある。 【図４】従来の半導体装置を説明する平面図である。 【図５】３層のボンディングパッドを説明する図であ
る。 【図６】２層のボンディングパッドを説明する図であ
る。 【図７】ボンディングパッドおよびその近傍を説明する
図である。 【図８】本発明のボンディングパッドおよびその近傍を
説明する平面図である。
に用いられるボンディングパッドの説明図である。 【図２】本発明の実施の形態である半導体集積回路装置
に用いられるボンディングパッドの説明図である。 【図３】３層配線の半導体集積回路装置を説明する図で
ある。 【図４】従来の半導体装置を説明する平面図である。 【図５】３層のボンディングパッドを説明する図であ
る。 【図６】２層のボンディングパッドを説明する図であ
る。 【図７】ボンディングパッドおよびその近傍を説明する
図である。 【図８】本発明のボンディングパッドおよびその近傍を
説明する平面図である。
─────────────────────────────────────────────────────
フロントページの続き
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 21/3205
H01L 21/60 301
H01L 21/82
H01L 27/04
H01L 21/768
Claims (1)
- (57)【特許請求の範囲】 【請求項１】 半導体チップ周囲のボンディングパッド
形成領域に形成された第１層目の絶縁膜と、 前記第１層目の絶縁膜と積層された第２層目の絶縁膜
と、 前記２層目の絶縁膜上に形成された第１の矩形を有した
第２層電極と、 前記第１の矩形の内側に位置する第１の開口部で前記第
２層電極を露出する第３層目の絶縁膜と、 前記第１の開口部を覆うと共に前記第２層電極をカバー
し、前記第１の開口部の内側に第２の矩形から成る段差
部を有した第３層電極と、 前記第１の開口部よりも内側に位置する第２の開口部で
前記第３層電極を露出するパッシべーション膜とを有
し、前記ボンディングパッド形成領域に形成された ボンディ
ングパッドと近接した前記半導体チップの側辺と平行な
前記段差部から成る一対の段差ラインは、 前記半導体チップの側辺に近接した一方の前記段差ライ
ンと前記第２の開口部の距離よりも、他方の前記段差ラ
インと前記第２の開口部の距離が大きくなるように設計
されている半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30875198A JP3378811B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30875198A JP3378811B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000138217A JP2000138217A (ja) | 2000-05-16 |
| JP3378811B2 true JP3378811B2 (ja) | 2003-02-17 |
Family
ID=17984863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30875198A Expired - Fee Related JP3378811B2 (ja) | 1998-10-29 | 1998-10-29 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3378811B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100343284B1 (ko) * | 2000-06-23 | 2002-07-15 | 윤종용 | 반도체소자의 본딩패드 구조체 및 그 제조방법 |
| JP2007103852A (ja) * | 2005-10-07 | 2007-04-19 | Fujifilm Corp | 半導体装置およびその製造方法 |
| JP5262161B2 (ja) * | 2008-02-14 | 2013-08-14 | カシオ計算機株式会社 | 半導体集積回路装置 |
-
1998
- 1998-10-29 JP JP30875198A patent/JP3378811B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000138217A (ja) | 2000-05-16 |
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